JPH0632215B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0632215B2 JPH0632215B2 JP58080878A JP8087883A JPH0632215B2 JP H0632215 B2 JPH0632215 B2 JP H0632215B2 JP 58080878 A JP58080878 A JP 58080878A JP 8087883 A JP8087883 A JP 8087883A JP H0632215 B2 JPH0632215 B2 JP H0632215B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- address
- decoder
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関し、特に１メガビット
以上の大容量のダイナミックメモリに適したアドレスマ
ルチプレクス方式に関する。
以上の大容量のダイナミックメモリに適したアドレスマ
ルチプレクス方式に関する。
近年ダイナミックメモリはますます大容量化が進められ
てきており、１メガビット以上のメモリも提案されてい
る。このような大容量のメモリにあっては、必要なピン
数を減らすために、アドレス指定方式としてアドレス信
号を２回に分けて与えるようにしたアドレスマルチプレ
クス方式が採用されている。このアドレスマルチプレク
ス方式を採用した場合、６４ＫＲＡＭ（ランダム・アク
セス・メモリ）ではパッケージ全体のピン数は１６ピン
で済む。また、従来リフレッシュ用に使用されていたピ
ン（１番ピン）をアドレスＡ８用に使うことにより２５
６ＫＲＡＭを１６ピンで構成する方式も本出願人によっ
て既に提案されている。
てきており、１メガビット以上のメモリも提案されてい
る。このような大容量のメモリにあっては、必要なピン
数を減らすために、アドレス指定方式としてアドレス信
号を２回に分けて与えるようにしたアドレスマルチプレ
クス方式が採用されている。このアドレスマルチプレク
ス方式を採用した場合、６４ＫＲＡＭ（ランダム・アク
セス・メモリ）ではパッケージ全体のピン数は１６ピン
で済む。また、従来リフレッシュ用に使用されていたピ
ン（１番ピン）をアドレスＡ８用に使うことにより２５
６ＫＲＡＭを１６ピンで構成する方式も本出願人によっ
て既に提案されている。
しかしながら、このような方式を採用しても、ニブルモ
ードやバイトモードのように複数ビットのデータをシリ
ーズに読み書きする方式を採らないかぎり、１メガビッ
ト以上のメモリを１６ピンで構成することはできない。
ードやバイトモードのように複数ビットのデータをシリ
ーズに読み書きする方式を採らないかぎり、１メガビッ
ト以上のメモリを１６ピンで構成することはできない。
また、メモリアレイの大容量化が進むに従って、Ｘ，Ｙ
デコーダでメモリアレイをアクセスしてからメインアン
プ（ラッチ回路）にデータが読む出されるまで時間がし
だいに長くなってしまうと考えられる。
デコーダでメモリアレイをアクセスしてからメインアン
プ（ラッチ回路）にデータが読む出されるまで時間がし
だいに長くなってしまうと考えられる。
この発明は上記のような背景の下になされたもので、１
メガビット以上のメモリであっても１６ピン構成で１ビ
ットずつデータの読み書きを行なえるようにするととも
に、メモリが大容量化された場合にもアクセス時間がそ
れほど長くならないようにすることを目的とする。
メガビット以上のメモリであっても１６ピン構成で１ビ
ットずつデータの読み書きを行なえるようにするととも
に、メモリが大容量化された場合にもアクセス時間がそ
れほど長くならないようにすることを目的とする。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添附図面からあきらかになるので
あろう。
本明細書の記述および添附図面からあきらかになるので
あろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわちこの発明は、Ｘ系とＹ系のアドレス信号の他に
Ｚ系のアドレス信号を受けるアドレスバッファと、Ｚア
ドレスデコーダの機能を有する回路とを設け、Ｘ，Ｙお
よびＺ系のアドレス信号を順繰に入れて、先ずＸ，Ｙ系
のアドレス信号でメモリアレイ内から複数ビットのデー
タを同時に読み出してラッチさせ、しかる後Ｚアドレス
デコーダでそのうち一つのデータを読み出すことができ
るようにすることによって必要なアドレスピン数を減ら
すとともに、大容量のメモリでは結果的にアクセス時間
を短くできるようにするものである。
Ｚ系のアドレス信号を受けるアドレスバッファと、Ｚア
ドレスデコーダの機能を有する回路とを設け、Ｘ，Ｙお
よびＺ系のアドレス信号を順繰に入れて、先ずＸ，Ｙ系
のアドレス信号でメモリアレイ内から複数ビットのデー
タを同時に読み出してラッチさせ、しかる後Ｚアドレス
デコーダでそのうち一つのデータを読み出すことができ
るようにすることによって必要なアドレスピン数を減ら
すとともに、大容量のメモリでは結果的にアクセス時間
を短くできるようにするものである。
以下図面を用いてこの発明を具体的に説明する。
第１図は一例として本発明を１メガビットのダイナミッ
クＲＡＭに適用したものを示す。
クＲＡＭに適用したものを示す。
特に制限されないが、この実施例のＲＡＭは、通常の１
ビットずつのデータの読み書きの他に、８ビットまたは
１６ビットのデータをシリーズに読み書きする機能をも
有するようにされている。
ビットずつのデータの読み書きの他に、８ビットまたは
１６ビットのデータをシリーズに読み書きする機能をも
有するようにされている。
図において、１は１メガビットのメモリセルがマトリッ
クス状に配設されてなるメモリアレイで、このメモリア
レイ１の一側と中央にそれぞれＸデコーダ回路２とＹデ
コーダ回路３が配置されている。
クス状に配設されてなるメモリアレイで、このメモリア
レイ１の一側と中央にそれぞれＸデコーダ回路２とＹデ
コーダ回路３が配置されている。
４ａ，４ｂ，４ｃは図示しないＣＰＵ（マイクロプロセ
ッサ）等から３回に分けて供給されるＸ系のアドレス信
号Ａx0〜Ａx7とＹ系のアドレス信号Ａy0〜Ａy7およびＺ
系のアドレス信号Ａz0〜Ａz3を取り込みラッチするアド
レスバッファ回路である。
ッサ）等から３回に分けて供給されるＸ系のアドレス信
号Ａx0〜Ａx7とＹ系のアドレス信号Ａy0〜Ａy7およびＺ
系のアドレス信号Ａz0〜Ａz3を取り込みラッチするアド
レスバッファ回路である。
また、５はＣＰＵ等の外部装置から供給される外部制御
信号たる行アドレスストローブ信号（以下▲▼信
号と称する）や、列アドレスストローブ信号（以下▲
▼信号と称する）、Ｚアドレスストローブ信号（以
下▲▼信号と称する）およびライトイネーブル信
号▲▼を受けて適当な内部制御信号を形成するコン
トロール回路である。
信号たる行アドレスストローブ信号（以下▲▼信
号と称する）や、列アドレスストローブ信号（以下▲
▼信号と称する）、Ｚアドレスストローブ信号（以
下▲▼信号と称する）およびライトイネーブル信
号▲▼を受けて適当な内部制御信号を形成するコン
トロール回路である。
外部から供給され▲▼信号がハイレベルからロウ
レベルに立ち下がると、これに同期してコントロール回
路５において内部制御信号φx1が形成され、Ｘアドレス
バッファ回路４ａに供給される。すると、Ｘアドレスバ
ッファ回路４ａは、そのときアドレス入力端子Ａ0〜Ａ7
に供給されているアドレス信号Ａx0〜Ａx7を取り込んで
内部アドレス信号ａｘｉ，▲▼を形成し出力す
る。この内部アドレス信号ａｘｉ，▲▼はＸデコ
ーダ回路２に供給され、コントロール回路５から供給さ
れる適当な内部制御信号のタイミングによりメモリアレ
イ内の対応するワード線が選択レベルにされる。
レベルに立ち下がると、これに同期してコントロール回
路５において内部制御信号φx1が形成され、Ｘアドレス
バッファ回路４ａに供給される。すると、Ｘアドレスバ
ッファ回路４ａは、そのときアドレス入力端子Ａ0〜Ａ7
に供給されているアドレス信号Ａx0〜Ａx7を取り込んで
内部アドレス信号ａｘｉ，▲▼を形成し出力す
る。この内部アドレス信号ａｘｉ，▲▼はＸデコ
ーダ回路２に供給され、コントロール回路５から供給さ
れる適当な内部制御信号のタイミングによりメモリアレ
イ内の対応するワード線が選択レベルにされる。
また、外部から供給される▲▼信号が上記▲
▼信号よりも小し遅れてハイレベルからロウレベルに
立ち下がると、内部制御信号φy1が形成され、Ｙアドレ
スバッファ回路４ｂに供給される。すると、Ｙアドレス
バッファ回路４ｂは、そのときアドレス入力端子Ａ0〜
Ａ7に供給されているアドレス信号Ａy0〜ＡY7を取り込
み内部アドレス信号ａｙｉ，▲▼を形成し出力す
る。この内部でアドレス信号ａｙｉ，▲▼はＹデ
コーダ回路３に供給され、Ｙデコーダ回路３がコントロ
ール回路５から出力される適当な内部制御信号のタイミ
ングで、アドレス信号Ａy0〜Ａy7に対応された１６本の
データ線を選択する。すると、選択されたデータ線が、
Ｙデコーダ回路３内に設けられているコモンＩ／Ｏ線Ｃ
Ｄ0〜ＣＤ15に接続され、Ｘデコーダ回路２とＹデコー
ダ回路３によって選択されたメモリアレイ１内の１６個
のメモリセルのデータ（“０”ｏｒ“１”）が読み出さ
れて、１６ビットのラッチ回路６に送られて保持させ
る。このラッチ回路６にはデータの出入口となる１６個
のゲートからなるゲート回路７が接続されている。
▼信号よりも小し遅れてハイレベルからロウレベルに
立ち下がると、内部制御信号φy1が形成され、Ｙアドレ
スバッファ回路４ｂに供給される。すると、Ｙアドレス
バッファ回路４ｂは、そのときアドレス入力端子Ａ0〜
Ａ7に供給されているアドレス信号Ａy0〜ＡY7を取り込
み内部アドレス信号ａｙｉ，▲▼を形成し出力す
る。この内部でアドレス信号ａｙｉ，▲▼はＹデ
コーダ回路３に供給され、Ｙデコーダ回路３がコントロ
ール回路５から出力される適当な内部制御信号のタイミ
ングで、アドレス信号Ａy0〜Ａy7に対応された１６本の
データ線を選択する。すると、選択されたデータ線が、
Ｙデコーダ回路３内に設けられているコモンＩ／Ｏ線Ｃ
Ｄ0〜ＣＤ15に接続され、Ｘデコーダ回路２とＹデコー
ダ回路３によって選択されたメモリアレイ１内の１６個
のメモリセルのデータ（“０”ｏｒ“１”）が読み出さ
れて、１６ビットのラッチ回路６に送られて保持させ
る。このラッチ回路６にはデータの出入口となる１６個
のゲートからなるゲート回路７が接続されている。
一方、上記▲▼信号の立下がりに続いて▲
▼信号がハイレベルからロウレベルに立ち下がると、コ
ントロール回路５から内部制御信号φz1が出力され、Ｚ
アドレスバッファ回路４ｃに供給される。するとＺアド
レスバッファ回路４ｃは、特に制限されないが、例え
ば、アドレス入力端子Ａ0〜Ａ3にそのとき供給されてい
るＺアドレス信号Ａz0〜Ａz3を取り込み内部アドレス信
号ａｚｊ，▲▼を形成し出力する。この内部アド
レス信号ａｚｊ，▲▼はシフトレジスタの機能を
有するＺアドレスデコーダ８に供給される。このＺアド
レスデコーダ８は、コントロール回路５から供給される
内部制御信号φz2のタイミングで、上記ゲート回路７内
のＺアドレス信号Ａz0〜Ａz3に対応された一つのゲート
を開いて、ラッチ回路６に保持されているデータのうち
一ビットを出力バッファ９に送る。出力バッファ９は、
コントロール回路５より供給される内部制御信号φＲの
タイミングにより、データ出力端子Ｄoutから上記読出
しデータを外部へ出力する。
▼信号がハイレベルからロウレベルに立ち下がると、コ
ントロール回路５から内部制御信号φz1が出力され、Ｚ
アドレスバッファ回路４ｃに供給される。するとＺアド
レスバッファ回路４ｃは、特に制限されないが、例え
ば、アドレス入力端子Ａ0〜Ａ3にそのとき供給されてい
るＺアドレス信号Ａz0〜Ａz3を取り込み内部アドレス信
号ａｚｊ，▲▼を形成し出力する。この内部アド
レス信号ａｚｊ，▲▼はシフトレジスタの機能を
有するＺアドレスデコーダ８に供給される。このＺアド
レスデコーダ８は、コントロール回路５から供給される
内部制御信号φz2のタイミングで、上記ゲート回路７内
のＺアドレス信号Ａz0〜Ａz3に対応された一つのゲート
を開いて、ラッチ回路６に保持されているデータのうち
一ビットを出力バッファ９に送る。出力バッファ９は、
コントロール回路５より供給される内部制御信号φＲの
タイミングにより、データ出力端子Ｄoutから上記読出
しデータを外部へ出力する。
なお、上記読出し動作は、ライトイネーブル信号▲
▼がハイレベルにされている場合であり、ライトイネー
ブル信号▲▼がロウレベルにされていると、コント
ロール回路５からの内部制御信号φRによって上記出力
バッファ９が非動作状態にされ、代わりに入力バッファ
１０がコントロール回路５から供給される内部制御信号
φwのタイミングでデータ入力端子Ｄinに入力されてい
るデータを取り込む。そして取り込まれたデータは、そ
のときＺ系のアドレスデコーダ８によって開かれている
ゲートを通って、ラッチ回路６に供給される。このラッ
チ回路６は書込みドライバを有しており、ラッチされた
データを、そのときＸ，Ｙデコーダ２と３によって選択
されているメモリセルに書き込む。
▼がハイレベルにされている場合であり、ライトイネー
ブル信号▲▼がロウレベルにされていると、コント
ロール回路５からの内部制御信号φRによって上記出力
バッファ９が非動作状態にされ、代わりに入力バッファ
１０がコントロール回路５から供給される内部制御信号
φwのタイミングでデータ入力端子Ｄinに入力されてい
るデータを取り込む。そして取り込まれたデータは、そ
のときＺ系のアドレスデコーダ８によって開かれている
ゲートを通って、ラッチ回路６に供給される。このラッ
チ回路６は書込みドライバを有しており、ラッチされた
データを、そのときＸ，Ｙデコーダ２と３によって選択
されているメモリセルに書き込む。
上記実施例のメモリは、上記のごとく一ビットずつデー
タを読み書きする動作モードの他、１６ビットおよび８
ビットのデータをシリーズに読み出し、あるいは書き込
めるようにされている。
タを読み書きする動作モードの他、１６ビットおよび８
ビットのデータをシリーズに読み出し、あるいは書き込
めるようにされている。
特に制限されないが、例えば、▲▼信号の立下が
りに続いて▲▼信号が立ち下がって１６ビットの
データがラッチ回路６に読み出されてから、従来のニブ
ルモードのように▲▼信号がトグル（ハイとロウ
の繰返し）されると、アドレスデコーダ８がシフトレジ
スタとして動作され、ゲート回路７内の１６個のゲート
を順番に開いて、１６ビットのデータがシリーズに読み
出され、あるいは書き込まれる。
りに続いて▲▼信号が立ち下がって１６ビットの
データがラッチ回路６に読み出されてから、従来のニブ
ルモードのように▲▼信号がトグル（ハイとロウ
の繰返し）されると、アドレスデコーダ８がシフトレジ
スタとして動作され、ゲート回路７内の１６個のゲート
を順番に開いて、１６ビットのデータがシリーズに読み
出され、あるいは書き込まれる。
また、上記アドレスデコーダ８は２つに分割されてお
り、上記のごとく１６ビットのシフトレジスタとして動
作できるとともに、適当な内部制御信号により、８ビッ
トずつのシフトレジスタとしても動作できるようにされ
ている。従って、８ビットのデータをシリーズに読み出
し、あるいは書き込むことができる。
り、上記のごとく１６ビットのシフトレジスタとして動
作できるとともに、適当な内部制御信号により、８ビッ
トずつのシフトレジスタとしても動作できるようにされ
ている。従って、８ビットのデータをシリーズに読み出
し、あるいは書き込むことができる。
この場合、上記１６ビットの読出しすなわち２バイトモ
ードと８ビットの読出しすなわちバイトモードとの切り
換えは、上記▲▼信号と他の▲▼信号もし
くは▲▼信号との組合せに基づいて行なわせるこ
とができる。例えば、バイトモードにおける８ビットの
読出し、書込み▲▼信号のトグルによって行なわ
せるようにすればよい。
ードと８ビットの読出しすなわちバイトモードとの切り
換えは、上記▲▼信号と他の▲▼信号もし
くは▲▼信号との組合せに基づいて行なわせるこ
とができる。例えば、バイトモードにおける８ビットの
読出し、書込み▲▼信号のトグルによって行なわ
せるようにすればよい。
さらに、バイトモードにおける２つの８ビットシフトレ
ジスタのいずれを動作させるかは、例えばＺアドレス信
号Ａz0〜Ａz3を取り込む際に遊んでいるアドレス入力端
子Ａ4〜Ａ7を使って指定してやることができる。
ジスタのいずれを動作させるかは、例えばＺアドレス信
号Ａz0〜Ａz3を取り込む際に遊んでいるアドレス入力端
子Ａ4〜Ａ7を使って指定してやることができる。
上記１メガビットのＲＡＭにおいては、アドレス信号指
定を３つのアドレス信号Ａｘ，Ａｙ，Ａｚによってマル
チプレクス方式で行なうようにされているので、従来の
ようにアドレスＡｘとＡｙでアドレス指定を行なう場合
に必要とされる１０本のアドレス入力用のピンを８本に
減らすことができる。従って、新たに▲▼信号入
力用の専用端子を１本設けても、全体としてピンを１本
節約することができる。従来、１メガビットＲＡＭでは
最低１７本のピンが必要とされていたため１８ピンパッ
ケージにせざるを得なかったものが、本発明を適用すれ
ば１６ピンパッケージにすることが可能となる。
定を３つのアドレス信号Ａｘ，Ａｙ，Ａｚによってマル
チプレクス方式で行なうようにされているので、従来の
ようにアドレスＡｘとＡｙでアドレス指定を行なう場合
に必要とされる１０本のアドレス入力用のピンを８本に
減らすことができる。従って、新たに▲▼信号入
力用の専用端子を１本設けても、全体としてピンを１本
節約することができる。従来、１メガビットＲＡＭでは
最低１７本のピンが必要とされていたため１８ピンパッ
ケージにせざるを得なかったものが、本発明を適用すれ
ば１６ピンパッケージにすることが可能となる。
同様にして、４メガビットＲＡＭに本発明を適用し、上
記実施例のラッチ回路６を３２ビット構成にすることに
より、従来方式では１８ピンパッケージにしなければな
らないものを、１６ピンで済ませることができるように
なる。
記実施例のラッチ回路６を３２ビット構成にすることに
より、従来方式では１８ピンパッケージにしなければな
らないものを、１６ピンで済ませることができるように
なる。
しかも、本発明では３段階のアドレス信号でメモリをア
クセスするようになっているため、２段階のアドレス信
号でアクセスする従来方式に比べて一見アクセス時間が
長くされるように思われる。ところが、１メガあるいは
それ以上の大容量メモリになるに従って、Ｘ，Ｙデコー
ダによってラッチ回路もしくはメインアンプにデータを
読み出すまでの時間がだんだんと長くなる。そのため、
本発明のごとく３段階でアクセスするようにしても、一
旦ラッチ回路に読み出し、このラッチ回路からＺアドレ
スによって一ビットのデータの読み出しを行なっている
間に、Ｘ，Ｙデコーダにより次の１６ビットのデータの
読出しを開始すれば、全体のアクセス時間は従来の２段
階のアクセスに比べて長くされることはなく、大容量に
なるほど、かえって短くされる可能性がある。
クセスするようになっているため、２段階のアドレス信
号でアクセスする従来方式に比べて一見アクセス時間が
長くされるように思われる。ところが、１メガあるいは
それ以上の大容量メモリになるに従って、Ｘ，Ｙデコー
ダによってラッチ回路もしくはメインアンプにデータを
読み出すまでの時間がだんだんと長くなる。そのため、
本発明のごとく３段階でアクセスするようにしても、一
旦ラッチ回路に読み出し、このラッチ回路からＺアドレ
スによって一ビットのデータの読み出しを行なっている
間に、Ｘ，Ｙデコーダにより次の１６ビットのデータの
読出しを開始すれば、全体のアクセス時間は従来の２段
階のアクセスに比べて長くされることはなく、大容量に
なるほど、かえって短くされる可能性がある。
従って、ピン数節約のメリットを無視して、シフトレジ
スタ（Ｚアドレスデコーダ）を８ビットもしくは４ビッ
ト構成にしたとしても、大容量のメモリではアクセス時
間を短くすることができるというそれなりの効果を得る
ことが可能である。
スタ（Ｚアドレスデコーダ）を８ビットもしくは４ビッ
ト構成にしたとしても、大容量のメモリではアクセス時
間を短くすることができるというそれなりの効果を得る
ことが可能である。
以上説明したごとくこの発明は、マルチプレクス方式の
メモリにおいて、時分割で入力されるアドレス信号に基
づいてＸデコーダとＹデコーダが複数ビットのデータを
メモリセルから一旦ラッチ回路に読み出してから、Ｚデ
コーダによって上記ラッチ回路内のデータを一つ選択し
て出力させるように構成したので、ラッチ回路を１６ビ
ット以上に構成すればＹアドレス信号の取り込みタイミ
ングを与える外部制御信号（▲▼信号）専用の入
力ピンを新たに設けても、アドレス入力ピンを２本以上
節約できることにより、メモリ全体のピン数を減らし、
例えば１メガビットのダイナミックメモリを１６ピンパ
ッケージに納めることができる。また、更に大容量のメ
モリでは、メモリアレイから一旦ラッチ回路にデータを
読み出してＺデコーダで選択出力させる間に次のデータ
の読出しを開始させることにより、メモリ全体としての
アクセス時間を短縮させることができるという効果があ
る。
メモリにおいて、時分割で入力されるアドレス信号に基
づいてＸデコーダとＹデコーダが複数ビットのデータを
メモリセルから一旦ラッチ回路に読み出してから、Ｚデ
コーダによって上記ラッチ回路内のデータを一つ選択し
て出力させるように構成したので、ラッチ回路を１６ビ
ット以上に構成すればＹアドレス信号の取り込みタイミ
ングを与える外部制御信号（▲▼信号）専用の入
力ピンを新たに設けても、アドレス入力ピンを２本以上
節約できることにより、メモリ全体のピン数を減らし、
例えば１メガビットのダイナミックメモリを１６ピンパ
ッケージに納めることができる。また、更に大容量のメ
モリでは、メモリアレイから一旦ラッチ回路にデータを
読み出してＺデコーダで選択出力させる間に次のデータ
の読出しを開始させることにより、メモリ全体としての
アクセス時間を短縮させることができるという効果があ
る。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
例えば、前記実施例ではＺ系のアドレスデコーダとして
シフトレジスタの機能を有するものが用いられている
が、バイトモードや２バイトモードが不用な場合には、
単にアドレスデコーダとしてのみ動作するものを用いる
ことができる。
シフトレジスタの機能を有するものが用いられている
が、バイトモードや２バイトモードが不用な場合には、
単にアドレスデコーダとしてのみ動作するものを用いる
ことができる。
実施例では本発明をダイナミックＲＡＭに適用した場合
について説明したがこの発明はスタティックＲＡＭやＲ
ＯＭ（リード・オンリ・メモリ）にも応用できるもので
ある。
について説明したがこの発明はスタティックＲＡＭやＲ
ＯＭ（リード・オンリ・メモリ）にも応用できるもので
ある。
第１図は本発明を適用したダイナミックＲＡＭの一実施
例を示すブロック構成図である。 １…メモリアレイ、２…第１デコーダ回路（Ｘデコーダ
回路）、３…第２デコーダ回路（Ｙデコーダ回路）、４
ａ，４ｂ，４ｃ…アドレスバッファ回路、５…コントロ
ール回路、８…第３デコーダ回路（Ｚアドレスデコー
ダ）。
例を示すブロック構成図である。 １…メモリアレイ、２…第１デコーダ回路（Ｘデコーダ
回路）、３…第２デコーダ回路（Ｙデコーダ回路）、４
ａ，４ｂ，４ｃ…アドレスバッファ回路、５…コントロ
ール回路、８…第３デコーダ回路（Ｚアドレスデコー
ダ）。
Claims (1)
- 【請求項１】ロウ系の第１のデコーダ回路と、カラム系
の第２のデコーダ回路とによってアクセスされて複数ビ
ットのダイナミック型メモリセルが選択されるメモリア
レイと、上記第２のデコーダ回路によって選択された複
数ビットのデータを保持するラッチ回路と、シフトレジ
スタの機能を有する第３のデコーダ回路によって選択さ
れて、上記ラッチ回路を介して読み出されているデータ
を出力させ又は外部からの書き込みデータを入力させる
ゲート手段と、該ゲート手段を通してデータを第１の外
部端子へ出力させる出力バッファと、第２の外部端子か
ら供給された書き込みデータを上記ゲート手段に入力さ
せる入力バッファと、これらの回路の制御を行なうコン
トロール回路とを備えてなるとともに、上記ゲート手段
は複数ビットのデータをシリアルに読み書きするバイト
モードと２バイトモードの切り換えを行なうように構成
されてなり、アドレス入力端子からのモード選択信号が
上記コントロール回路に入力され、該コントロール回路
出力に基づき、上記バイトモードまたは上記２バイトモ
ードが選択されるとともに上記ラッチ回路は上記第２の
デコーダ回路と上記第３のデコーダ回路との間に接続さ
れてなり、上記コントロール回路は、外部から入力され
るアドレスストローブ信号に対応して読み出し動作のと
きにラッチ回路に読み出しデータがラッチされると、そ
のデータ出力動作と並行して次に読み出されるメモリセ
ルの選択動作を行うものであることを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080878A JPH0632215B2 (ja) | 1983-05-11 | 1983-05-11 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080878A JPH0632215B2 (ja) | 1983-05-11 | 1983-05-11 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59207484A JPS59207484A (ja) | 1984-11-24 |
| JPH0632215B2 true JPH0632215B2 (ja) | 1994-04-27 |
Family
ID=13730596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58080878A Expired - Lifetime JPH0632215B2 (ja) | 1983-05-11 | 1983-05-11 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0632215B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0812753B2 (ja) * | 1984-12-05 | 1996-02-07 | 株式会社東芝 | ダイナミック型メモリ |
-
1983
- 1983-05-11 JP JP58080878A patent/JPH0632215B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59207484A (ja) | 1984-11-24 |
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