JP4682355B2 - 広いデータパスメモリデバイスのためのブロック書き込み回路および方法 - Google Patents
広いデータパスメモリデバイスのためのブロック書き込み回路および方法 Download PDFInfo
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Description
(技術分野)
本発明は、概して半導体メモリに関し、より詳細には広い内部データパスを有するメモリデバイス内でブロック書き込みデータ転送を行うための方法および回路に関する。
【0002】
(発明の背景)
コンピュータシステムは典型的には、コンピュータユーザのための情報を表示する映像システムを含む。典型的な映像システムでは、当業者に理解されるように、映像コントローラがビデオメモリに格納されているデータにアクセスし、陰極線管のような表示装置を駆動させて格納された情報を表示する。ビデオメモリは典型的には専門のダイナミックランダムアクセスメモリ(「DRAM」)(例えば同期グラフィックDRAM(「SGRAM」))を含み、このダイナミックランダムアクセスメモリは、映像コントローラが格納された映像データにより効率的にアクセスすることができ、表示装置を駆動させることができる特別な機能を含む。このような特別な機能は、典型的には、ビットマスキング、バイトマスキング、およびブロック書き込み機能を含む。ビットマスキングでは、SGRAMのデータバスに印加される書き込みデータの選択ビットが、対応するアドレスメモリセルからマスキングされるので、これらのセルに格納されたデータは、上書きされない。バイトマスキングは、データバスに印加される書き込みデータのバイトが8つの対応するメモリセルから選択的にマスキングされる点を除いて同じである。ブロック書き込み機能により、SGRAMは1ビットのデータをメモリセルの群またはブロックへと転送することができ、同じデータを多くのメモリセルに転送するのに要する時間を低下させることができる。ブロック書き込み機能の典型的な用途は、映像スクリーンの所望のバックグラウンド色に対応するデータをSGRAMの複数のメモリセルに書き込むことである。
【0003】
図1は、従来のSGRAM100の一部の機能的ブロック図であり、SGRAM100は、行および列状に配列された複数のメモリセル(図示せず)を含むメモリセルアレイ104に結合された従来のブロック書き込み回路102を含む。アレイ104にはメモリセルのブロック106が示されており、これはアレイ内の活性化した行の8個のメモリセル群に対応する。複数のディジット線DL0〜DL7は、ブロック106内の個々のメモリセルに結合されて示されている。当業者であれば、アレイ104が説明を容易にするために簡略化されて示されており、センス増幅器および相補信号のような構成要素が簡潔にするために省かれているということを認識する。
【0004】
ブロック書き込み回路102は、列マスクレジスタ110に格納された複数の列マスクビットCM0〜CM7を受け取る列マスクデコーダ108を含む。列マスクビットCM0〜CM7は、当業者により理解されるように、SGRAM100に適用されるブロック書き込みコマンドに一致する個々のデータ端末DQ0〜DQ7に配置されるデータに対応する。列マスクビットCM0〜CM7に応答して、列マスクデコーダ108は、複数の列選択信号CSEL0〜CSEL7を活性化する。列マスクビットCM0〜CM7のうち1つをセットすると、列マスクデコーダ108は、対応する列選択信号CSEL0〜CSEL7を非活性化し、マスクビットCM0〜CM7のうち1つをクリアにすると、列マスク回路108は対応する列選択信号CSEL0〜CSEL7を活性化する。複数の入力/出力トランジスタ112a〜hは、それぞれディジット線DL0〜DL7と入力/出力または入力/出力線I/Olとの間で結合される。トランジスタ112a〜hの各々が、そのゲートで列選択信号CSEL0〜CSEL7のそれぞれ1つを受け取る。列選択信号CSEL0〜CSEL7が活性化である場合には、トランジスタ112a〜h各々がONとなり、それにより入力/出力線I/Olを対応するディジット線DL0〜DL7に結合する。列選択信号CSEL0〜CSEL7のいずれもが非活性化である場合には、対応するトランジスタ112a〜hはOFFとなり、対応するディジット線DL0〜DL7を入力/出力線I/Olから切り離す。
【0005】
書き込みドライバ114は、その入力で色ビットCR0またはデータ端末DQ0に印加された書き込みデータビットのいずれかを受け取り、イネーブル入力で受け取ったマスク信号\M(本明細書中\はオーバーバーを指す)に応答して、入力で受けとったデータを入力/出力線I/Olに印加する。ANDゲート116は、第1の入力上に印加されたバイトマスク信号DQM0および第2の入力上に印加されたマスクビットMR0に応答してマスク信号\Mを発生する。マスクビットMR0が、ローにセットされるか、またはバイトマスク信号がアクティブハイである場合、ANDゲート116は、マスク信号\Mをアクティブローにし、マスクビットMR0がクリアされてハイとなり、バイトマスク信号DQM0がイナクティブローとなる場合、ANDゲート116はマスク信号\Mをイナクティブハイにする。当業者によって理解されるように、動作中に標準書き込み動作をする間、従来のアドレスデコード回路(図1では図示せず)は、SGRAM100に印加されるアドレス信号をデコードし、アレイ104内の対応するメモリセルを活性化する。次いで、マスク信号\Mがイナクティブハイの場合には、書き込みドライバ114は、端子DQ0上に印加されたデータを入力/出力線I/Olに転送し、マスク信号\Mがアクティブローの場合には、その出力を高インピーダンス状態でし、入力/出力線I/Olからこのデータを切り離すかまたは「マスク」する。
【0006】
動作中にブロック書き込みデータ転送を行っている間、ブロック書き込み回路102は、次により詳細に記述するように、色ビットCR0をブロック106内のメモリセルのうち選択されたセルに転送する。当業者により理解されるように、ブロック書き込み中、アドレスでコード回路は、再度SGRAM100に印加されたアドレス信号をデコードし、アレイ104内の対応するメモリセルを活性化する。マスクビットMR0がセットされるか、またはバイトマスク信号DQM0がアクティブハイのいずれかである場合には、書き込みドライバ114は、その出力を高インピーダンス状態にし、列選択信号CSEL0〜CSEL7の状態と関係なくブロック106内のメモリセルから色ビットCR0をマッピングする。この状況において、ブロック106に格納されたデータは、ブロック書き込み動作中には変更されない。マスクビットMR0がクリアされ、バイトマスク信号DQM0がイナクティブローである場合には、書き込みドライバ114が色ビットCR0を入力/出力線I/Olに配置し、列マスクデコーダ108は、列マスクビットCM0〜CM7に応答して、列選択信号CSEL0〜CSEL7のうち選択された1つを活性化する。列選択信号CSEL0〜CSEL7に応答して、トランジスタ112a〜hのうち選択されたトランジスタがONとなり、対応するDL0〜DL7を入力/出力線I/Olに結合する。次いで色ビットCR0はトランジスタ112a〜hのアクティブ化したトランジスタを通じ、対応するディジット線DL0〜DL7を介してブロック106内の個々のメモリセルに送信される。列マスクビットCM0〜CM7のいずれもがセットされると、列選択信号CSEL0〜CSEL7の対応する1つが非活性化されて、トランジスタ112a〜hの関連付けられた1つをオフにする。それによりブロック106内の対応するメモリセルから色ビットCR0をマスキングする。例えば、列マスクビットCR6がセットされると、列選択信号CSEL6が非活性化され、トランジスタ112gをOFFにし、それによりディジット線DL6に結合されたブロック106内のメモリセルから色ビットCR0をマスキングする。このように、列マスクデコーダ108は、ブロック18内の個々のセルから色ビットCR0をマスキングし、このことは「色マスキング」として公知である。
【0007】
この説明から、ブロック書き込みの間、トランジスタ112a〜hのいくつかは、通常、同時に活性化され、ディジット線DL0〜DL7のうちのいくつかを入力/出力線I/O1に結合することが分かる。実際、列マスクビットCM0〜CM7がどれも設定されない場合には、トランジスタ112a〜hの全部がONになり、ディジット線DL0〜DL7の全部を入力/出力線I/O1に結合する。ディジット線DL0〜DL7のより多くが入力/出力線I/O1に結合されるので、入力/出力線I/O1が生じる負荷が増加し、この増加した負荷は書き込みドライバ114が駆動しれなければならない。入力/出力線I/O1に結合されたディジット線DL0〜DL7のそれぞれが、ドライバ114が駆動しなければならない追加の並列な負荷を生じるので、入力/出力線I/O1によって生じる負荷が増加する。ディジット線DL0〜DL7のそれぞれによって生じる追加の負荷は、当業者に理解されるように、ディジット線によって生じる追加の容量とともに、ディジット線に結合されたセンス増幅器(図1には示されていない)によって生じる負荷を含む。入力/出力線I/O1によって生じる追加の負荷の結果、書き込みドライバ114が入力/出力線I/O1上の電圧を所望のレベルにまで駆動するのに時間が長くかかり、それにより、従来のブロック書き込み回路102が各ブロック書き込みデータの転送を実行するのにかかる時間が増加する。当業者は、標準的な書き込みデータ転送の間、1つのディジット線DLが入力/出力線I/O1に結合され、書き込みドライバ114により駆動される負荷をブロック書き込み転送と比較して低減し、それによりそのような標準的な書き込み転送を実行するのに必要な時間を低減することを理解し得る。
【0008】
従来のブロック書き込み回路102は、通常、ブロック書き込み動作を実行するのに必要な時間を増加させるが、その回路は、ほとんどの従来のSGRAMで十分動作する。しかしながら、マイクロプロセッサの速さとメモリデバイスの帯域幅とが堅調に増加するにつれて、ブロック書き込み動作を実行するのにかかる時間がより重要になる。さらに、従来のブロック書き込み回路102により実行される列マスキングは、パケット化DRAMや混載型DRAMのような非常に広い内部データパスを有する多くの新しいメモリデバイスで実現するのは困難であり得る。内部データパスは入力/出力線I/Oを含み、広い内部データパスはそれに応じてそのような入力/出力線I/Oを多く含む。広い内部データパスを使用すると、各アレイに関連する入力/出力線I/Oの数が増加し、各アレイに関連する列選択信号CSELの数は通常、減少する。それぞれの列選択信号CSELあたり、より多くのデータが入力/出力線I/O上のアレイから転送されるので、列選択線の数は減少する。例えば、各行が128個の列を含み、64本の入力/出力線I/O(すなわち、64ビット内部データバス)がそのアレイと関連しているようなアレイでは、わずか2つの列選択信号CSELが必要である。すなわち、1つは第1の64列のメモリセルに格納されたデータをそれぞれの入力/出力線に転送する列選択信号であり、もう1つは、同じことを第2の64列に格納されたデータについて行う第2の列選択信号である。列選択信号CSELの数が減少するにつれ、ブロック書き込み動作中に列マスキングを実行するための、図1に示されるアプローチは実現するのが困難になり得る。列マスクデコーダ108はもはや、各列選択トランジスタに別々の列選択信号CSELを印加しないからである。例えば、128列のメモリセルと64本の関連した入力/出力線を有する上述したアレイでは、第1の64列に関連する列選択トランジスタのゲートは第1の列選択信号を受け取るように一緒に結合されている。この状況では、個々の列選択トランジスタは、それぞれのゲートが一緒に結合されているので、別々にアクティブ化され得ない。
【0009】
ブロック書き込み動作にかかる時間を低減し、各ブロック内でビットの列マスキングを実行する、広い内部データパスを有するメモリデバイスにおけるブロック書き込み回路への要求がある。
【0010】
(発明の要旨)
メモリデバイスのブロック書き込み回路は、広い内部データパスを有するメモリデバイス中で、ブロック書き込み動作を実行する。メモリデバイスは、行および列に配置された複数のメモリセルを有する少なくとも1つのアレイを含む。アレイは複数のディジット線を含み、各ディジット線は、関連した列中の複数のメモリセルに結合されている。本発明の1つの局面によれば、ブロック書き込み回路は、複数の入力/出力線と、入力/出力線およびディジット線の間に結合されたスイッチ回路とを含む。スイッチ回路は、アドレス信号に応答して、ブロック書き込み動作モードの間、少なくとも1つのディジット線を各入力/出力線に選択的に結合する、複数のドライバ回路のそれぞれは、各入力/出力線に結合された入力および出力を含み、その入力上に印加されるデータ信号に応答して、その出力上のデータ信号を処理する。マルチプレクサ回路は、データ信号を受け取るのに適合した入力と、ドライバ回路のそれぞれの入力に結合された複数の出力とを有する。マルチプレクサ回路は、ブロック書き込み動作モードの間、制御信号に応答してその入力をその出力に結合する。
【0011】
本発明の他の局面では、マルチプレクサ回路は、列マスキング信号に応答して、出力のうち選択されたいくつかからその入力を切り離す。このようにして、マルチプレクサ回路は、その入力に印加される対応する入力/出力線からのデータをマスクし、それにより、アレイ中の対応するメモリセルからのデータをマスクする。
【0012】
(好適な実施形態の詳細な説明)
図2は、図2Aに示されたメモリデバイスの一部と、図2Bに示されたメモリデバイスの一部との位置関係を示す図である。図2AおよびBは、本発明の1つの実施形態による、ブロック書き込み回路304に結合された広い内部データパス302を有する、メモリデバイス300の一部の機能ブロック図である。ブロック書き込み回路304は、標準およびブロック書き込みモードで動作し、下記でさらに詳述するとおり、データバスDQ1〜DQ32に印加されたデータを、広い内部データパス302上を複数のアレイ306〜320のアドレッシングされたメモリセルに伝送する。
【0013】
メモリデバイス300において、広い内部データパス302は、アレイ306〜320内のアドレッシングされたメモリセルとデータ伝送を行う、128本の入力/出力線I/O1〜I/O128を含む。アレイ306〜320のそれぞれは、行および列に配列された複数のメモリセル(図示せず)を含む。アレイ306〜320は、示されるとおり、隣接するアレイが広い内部データパス302の入力/出力線I/O1〜I/O128の内の同じ32本に結合されるように配列される。例えば、アレイ306および308は、データ線I/O1〜I/O32に結合され、アレイ310および312は、データ線I/O33〜I/O64に結合される、等である。アレイ318および320の入力/出力線I/O97〜I/O128との結合は、さらに詳細に示すが、アレイ306〜316については示さない。当業者は、これらのアレイが関連づけられたデータ線I/O1〜I/O128に同様にして結合されることを理解する。アレイ318および320のそれぞれは、アレイ内の個々の列内のメモリセルに結合される多数のディジット線DL1〜DLNを含む。ディジット線DL1〜DLNは、個々の列選択トランジスタ321を介して、対応する入力/出力線I/O97〜I/O128に結合される。複数の列選択信号CSEL1〜CSELXが、列選択トランジスタ321の個々のゲートに印加される。図2AおよびBの実施形態において、列選択信号CSELは、典型的に、32個の列選択トランジスタ321に印加される。当業者は、図2AおよびBがアレイ318および320と、対応する入力/出力線I/O97〜I/O128の間の相互接続を簡略して示していること、およびセンス増幅器等の付加的なコンポーネント、および補足信号線が簡略化のために省略されていることを理解する。また、アレイ306〜320、および広いデータパス302の物理的な構成が、従来のメモリデバイスとは極めて異なるが、本発明には重要ではなく、簡略化のためにさらには詳述しない。メモリデバイス300において、アレイ306〜320、および入力/出力I/O1〜I/O128の数は、メモリデバイス300の特定の構造に応じて変更する。
【0014】
アレイ306〜320の動作は同一であり、簡略化のために、アレイ318の動作のみをさらに詳述する。当業者が理解するように、メモリデバイス300はまた、メモリデバイスに印加される個々のアドレス信号をデコードし、アレイ306〜320内の対応するメモリセルにアクセスする、行および列アドレスデコード回路(図2AおよびBには示さず)を含む。アレイ318内のアドレッシングされたメモリセルと入力/出力線I/O97〜I/O128間のデータ伝送を行うために、行アドレスデコード回路は、メモリデバイス300に印加された行アドレスをデコードし、アレイ318内の対応する行を活性化する。この時点で、活性化された行内のメモリセルに格納されたデータは、個々のディジット線DL1〜DLNに配置される。列アドレスデコード回路は、次いで、メモリデバイス300に印加された列アドレスをデコードし、列選択信号CSEL1〜CSELXのうちの対応する1つを活性化する。活性化された列選択信号を受信する32個の列選択トランジスタ321は、関連づけられたディジット線DL1〜DLNを、個々の入力/出力線I/O97〜I/O128に結合する。例えば、信号CSEL1が活性化されるときに、ディジット線DL1〜DL32は、活性化された列選択トランジスタ321を介して、個々の入力/出力線I/O97〜I/O128に結合される。この時点で、データは、入力/出力線I/O97〜I/O128とアドレッシングされたメモリセル間を伝送される。読み込み動作中に、アドレッシングされたメモリセル内に格納されたデータは、列選択トランジスタ321を介して、対応するディジット線上を入力/出力線I/O97〜I/O128へと伝送される。書き込み動作中に、入力/出力線I/O97〜I/O128上の書き込みデータは、個々のトランジスタ321を介して、対応するディジット線上をアドレッシングされたメモリセルへ伝送される。
【0015】
ブロック書き込み回路304は、メモリデバイス300のデータ端末DQ1〜DQ32に印加される個々のデータ信号を受信する複数の入力バッファBUF1〜BUF32を含む。データ端末DQ1〜DQ32と入力バッファBUF1〜BUF32間で結合される色レジスタが示されるが、これは、色ビットCR1〜CR32を格納する。色レジスタ322は、ブロック書き込み回路304がブロック書き込みモードで動作するときに、色ビットCR1〜CR32を、それぞれ、入力バッファBUF1〜BUF32に印加し、それ以外のときには、下記にさらに詳述するとおり、端末DQ1〜DQ32のデータを、それぞれ、バッファBUF1〜BUF32にそれぞれ印加する。バッファBUF1〜BUF32は、個々のマスク信号\M1〜\M32をマスク回路324からさらに受信する。バッファBUF1〜BUF32の各々は、関連づけられたマスク信号がイナクティブであるときに、出力の信号を入力に印加された信号と同じ論理レベルにし、関連付けられたマスク信号がアクティブであるときには、出力を高いインピーダンスの状態にする。このようにして、マスク信号\M1〜\M32のいずれかがアクティブであるときに、バッファBUF1〜BUF32のうちの対応する1つが、個々の入力に印加されるデータ信号をマスクする。
【0016】
マスク回路324は、個々の出力のマスク信号\M1〜\M32を発生させる、複数のANDゲートAND1〜AND32を含む。ゲートAND1〜AND32は、個々の第1の入力にマスクビットMR1〜MR32を受信する。マスクビットMR1〜MR32は、データ端末DQ1〜DQ32に結合されたマスクレジスタ326に格納される。ゲートAND1〜AND32それぞれは、図3にはバイトマスク信号DQM0およびDQM3のみを示しているが、第2の入力に4バイトマスク信号DQM0〜DQM3のうちの1つをさらに受信する。バイトマスク信号DQM0〜DQM3のそれぞれは、ゲートAND1〜AND32のうちの8個からなる群の第2の入力に印加される。よって、バイトマスク信号DQM0、DQM1、DQM2およびDQM3は、それぞれ、ゲートAND1〜AND8、AND9〜AND16、AND17〜AND24、およびAND25〜AND32の第2の入力に印加される。ゲートAND1〜AND32のそれぞれは、関連付けられたバイトマスク信号DQM0〜DQM3がアクティブハイであるとき、または関連付けられたマスクビットMR1−MR32がアクティブローにセットされるときのいずれかに、対応するマスク信号\M1〜\M32をアクティブにする。例えば、マスクビットMR1がセットされるか、バイトマスク信号DQM0がアクティブハイであるときに、ゲートAND1は、マスク信号\M1をアクティブローにする。マスクビットMR1がクリアにされてハイになるか、またはバイトマスク信号DQM0がイナクティブローであるときに、ゲートAND1はマスク信号\M1をイナクティブハイにする。
【0017】
ブロック書き込み回路304は、各入力上のバッファBUF1〜BUF32により出力されるデータ信号を受信する複数のマルチプレクサMUX1〜MUX32をさらに含む。各マルチプレクサMUX1〜MUX32は、4つの出力を有し、複数のアドレス信号ADDRおよびブロック書き込み信号BLKWRTを受信する。信号ADDRおよびBLKWRTがマルチプレクサMUX32のみに印加されている様子が示されているが、これらの信号は実際はマルチプレクサMUX1〜MUX31にも印加され、図2AおよびBを簡潔にするためだけのために省略されている。マルチプレクサMUX1〜MUX32の出力は、各書き込みドライバWD1〜WD128を通じて、入力/出力線I/O1〜I/O128の対応するそれぞれに結合される。例えば、マルチプレクサMUX1の4つの出力は、書き込みドライバWD1、WD2、WD3、およびWD4を通じて、入力/出力線I/O1、I/O2、I/O3、およびI/O4にそれぞれ結合される。書き込みドライバWD1〜WD128の各々は、自身の出力上の信号を、自身の入力に印加される信号のレベルにまで駆動する。書き込みドライバWD1〜WD128、バッファBUF1〜BUF32、マスクレジスタ326、および色レジスタ322は全て、従来の回路であり、当業者によって十分に理解される。
【0018】
動作時は、マルチプレクサMUX1〜MUX32の各々は、2つのモード、すなわち標準書き込みモードおよびブロック書き込みモードの一方で動作する。ブロック書き込み信号BLKWRTがイナクティブの場合、マルチプレクサMUX1〜MUX32は、標準書き込みモードで動作する。標準書き込みモードにおいて、マルチプレクサMUX1〜MUX32の各々は、信号ADDRに応答して、自身の入力を自身の出力の1つに結合する。ブロック書き込みモードにおいて、ブロック書き込み信号BLKWRTはアクティブであり、マルチプレクサMUX1〜MUX32の各々は、自身の入力を、信号ADDRに依存せず自身の4つの出力の全てに結合する。
【0019】
ブロック書き込み回路304の全体的動作について、以下により詳細に説明する。以下の説明において、所望のマスクビットMR1〜MR32がマスクレジスタ326に格納され、同様に所望のビットCR1〜CR32が色レジスタ322に格納されていると仮定する。動作中、アドレスデコード回路は、メモリデバイス300に印加されるアドレス信号をデコードし、アレイ306〜320内の対応するメモリセルにアクセスする。ブロック書き込み回路304は、マルチプレクサMUX1〜MUX32について上述した2つのモードと同じ名前の、上述した2つのモードに対応する標準書き込みモードおよびブロック書き込みモードで動作する。動作中、標準書き込みモードおよびブロック書き込みモードの両方において、アドレスデコード回路は、単一のメモリのセルが各入力/出力線I/O1〜I/O128に結合されるように、メモリセルにアクセスすると仮定する。これについて、以下により詳細に説明する。例えば、アレイ318、320の各々において、単一のディジット線DLのみが入力/出力線I/O97〜I/O128の各々に結合されるように、列選択信号CSEL1〜CSELXのうち1つのみが一度に活性化される。また、双方のアレイ318、320内のディジット線DLが各入力/出力線I/O97〜I/O128に同時に結合されないよう、双方のアレイ318、320内の列選択信号CSEL1〜CSELXは同時に活性化されない。
【0020】
ブロック書き込み信号BLKWRTがイナクティブの場合、ブロック書き込み回路304は標準書き込みモードで動作する。標準書き込みモードにおいて、ブロック書き込み回路304は、3つのサブモード(すなわち、非マスクサブモード、バイトマスクサブモード、およびビットマスクサブモード)のうちの1つで動作する。非マスクサブモードにおいて、マスクビットMR1〜MR32は全てクリアされ、バイトマスク信号DQM0〜DQM3は全て、イナクティブローであり、その結果、マスク回路324は、マスク信号\M1〜\M32をイナクティブハイにし、これにより、バッファBUF1〜BUF32がイネーブルされる。バッファBUF1〜BUF32がイネーブルされると、端子DQ1〜DQ32に配置されるデータは、バッファBUF1〜BUF32をそれぞれ通じて転送され、マルチプレクサMUX1〜MUX32の各入力に印加される。マルチプレクサMUX1〜MUX32の各々は、自身の入力に印加されるデータを、関連付けられた書き込みドライバWD1〜WD128の1つに転送し、そのデータは、入力/出力線I/O1〜I/O128の関連付けられた1つに配置され、その後、そのデータは、活性化された列選択トランジスタ321を通じて転送され、対応するディジット線DLを通過して、アレイ306〜320内のアドレス指定されたメモリセルへと送られる。
【0021】
例えば、非マスクサブモードの間、アドレス信号ADDRが、マルチプレクサMUX1〜MUX32の各々にマルチプレクサ自身の入力に印加されるデータを関連付けられた書き込みドライバ回路WD1〜WD128のうち1番下にある1つに転送させる値を有すると仮定する。従って、マルチプレクサMUX1は、自身の入力に印加されるデータを、書き込みドライバWD4の入力に転送する。この実施例において、端子DQ1〜DQ32に印加されるデータは、バッファBUF1〜BUF32を通じて、マルチプレクサMUX1〜MUX32に転送され、これにより、そのデータは、入力線に4つおきに(I/O4、I/O8、I/O12、...I/O128)に転送される。その後、そのデータは、活性化された列選択トランジスタ321を通じて転送され、対応するディジット線DLを通過して、アレイ318および320の1つの中にあるアドレス指定されたメモリセルへと送られる。このようにして、非マスクサブモードの間、端子DQ1〜DQ32に印加される32ビットのデータは、アレイ306〜320の1つの中にある32の対応するアドレス指定されたメモリセルに転送される。
【0022】
バイトマスクサブモードにおいて、バイトマスク信号DQM0〜DQM3の1つが、対応する8つの端子DQ1〜DQ32に印加される8ビットのデータをマスキングするアクティブハイである点以外は、ブロック書き込み回路304は非マスクサブモードと同様に動作する。例えば、バイトマスク信号DQM0がアクティブの場合、マスク回路324は、マスク信号\M1〜\M8を活性化し、これにより、バッファBUF1〜BUF8がそれぞれディスエーブルされる。バッファBUF1〜BUF8がディスエーブルされると、端子DQ1〜DQ8に印加されるデータはマスキングされ、従ってアレイ306〜320内の対応するアドレス指定されたメモリセルに転送されない。従って、バイトマスク信号DQM0〜DQM3の各々は、端子DQ1〜DQ32に印加される1バイトのデータをマスキングする。
【0023】
ビットマスクサブモードにおいて、ブロック書き込み回路304は、データ端子DQ1〜DQ32に印加される選択されたビットのデータをマスキングする点以外は、ここでも、非マスクサブモードと同様に動作する。マスクレジスタ326に格納されるマスクビットMR1〜MR32は、端子DQ1〜DQ32に印加されるデータビットのうちどれをマスキングするかを決定する。例えば、マスクビットMR2のみを設定して、残りのマスクビット全てをクリアする場合を仮定する。この状況において、端子DQ2に配置されるデータはマスキングされるため、入力/出力線I/O98に結合された、対応するアドレス指定されたメモリセルに格納されない。このようにして、ビットマスクサブモードの間、マスクビットMR1〜MR32は、端子DQ1〜DQ32に印加されるデータの各ビットをマスキングするために用いられる。
【0024】
ブロック書き込み回路304は、ブロック書き込み信号BLKWRTがアクティブである場合、ブロック書き込みモードで動作する。上で説明したように、ブロック書き込み信号BLKWRTがアクティブである場合、マルチプレクサMUX1〜MUX32の各々は、その入力をその4つの出力全てに結合する。ブロック書き込みモードの間、メモリデバイス300内のアドレスデコード回路は、信号ディジット線DLが入力/出力線I/O1〜I/O128の各々に結合されるように、複数の列信号CSELを活性化する。例えば、アドレスデコード回路は、アレイ306、310、314、および318の列選択信号CSEL1を活性化することにより、これらのアレイの各々に含まれる32本のディジット線DLを、32本の対応する入力/出力線I/O1〜I/O128に結合し得る。ブロック書き込みモードの間、ブロック書き込み回路304は、再び非マスクサブモード、バイトマスクサブモード、およびビットマスクサブモードで動作し、色レジスタ322に格納された色ビットCR1〜CR32は、バッファBUF1〜BUF32の入力にそれぞれ印加される。非マスクサブモードにおいて、色ビットCR1〜CR32の各々は、バッファBUF1〜BUF32およびマルチプレクサMUX1〜MUX32のうちの関連する1つを介して、アレイ306〜320内の4つのアドレス指定されたメモリセルに転送される。例えば、色ビットCR1は、バッファBUF1およびマルチプレクサMUX1を介して書き込みドライバWD1〜WD4のそれぞれの入力に転送される。書き込みドライバWD1〜WD4は、このデータを入力/出力線I/O1、I/O2、I/O3、およびI/O4にそれぞれ出力する。入力/出力線I/O1、I/O2、I/O3、およびI/O4上の色ビットCR1データは、その後、活性化された列選択トランジスタ321を介して、対応するディジット線DL上を通って、アレイ306〜320内のアドレス指定されたメモリセルに転送される。したがって、非マスクサブモードにおいて、32個の色ビットCR1〜CR32は、アレイ306〜320のうちの活性化されたアレイ内の128個のアドレス指定されたメモリセルに転送される。このように、ブロック書き込み回路304は、色ビットCR1〜CR32の各々を、アレイ306〜320内の複数のメモリセルに書き込むことを可能にする。
【0025】
バイトマスクサブモードの間、マスク回路324は標準書き込みモードで動作する間、上で説明したように動作して、8個の対応するバッファBUF1〜BUF32に印加されたデータの1つのバイトをマスクする。例えば、バイトマスク信号DQM0がアクティブハイである場合、バッファBUF1〜BUF8は、それぞれ色ビットCR1〜CR8をマスクできない。この状況において、マルチプレクサMUX1〜MUX8の各々は、その入力データがマスクされており、ブロック書き込みモードの間に、このマスクされた入力データが、これらのマルチプレクサの各々によって、データ出力の4ビットをマスクする。したがって、バイトマスク信号DQM0がアクティブである場合、通常はマルチプレクサMUX1〜MUX8によって出力される32ビットのデータがマスクされる。
【0026】
最後に、ビットマスクサブモードにおいて、マスクビットMR1〜MR32が、色ビットCR1〜CR32のうちの選択された色ビットをマスクする。例えば、マスクビットMR2がセットされ、他の全てのマスクビットがクリアされたと仮定する。この状況において、非マスクサブモードについて上で説明したように、全ての色ビットCR1およびCR3〜CR32が、複数のアドレス指定されたメモリセルに転送される。セットされた色ビットCR2に応答して、マスク回路324は、マスク信号\M2を活性化して、バッファBUF2をディスエーブルする。バッファBUF2がディスエーブルされた場合、色ビットCR2はマルチプレクサMUX2からマスクされ、マルチプレクサMUX2が、通常は、書き込みドライバWD5〜WD8を介して、それぞれデータ線I/O5、I/O6、I/O7、およびI/O8に転送されるデータの4ビットをマスクする。したがって、セットされたマスクビットMR2が、アレイ306〜320内のアドレス指定された4個のメモリセルから、色ビットCR2をマスクする。各セットされたマスクビットMR1〜MR32は、アレイ306〜320内のアドレス指定された4個のメモリセルから、関連する色ビットCR1〜CR32を同様にマスクする。したがって、ビットマスクサブモードの間、マスクビットMR1〜MR32を利用して、アレイ306〜320内の対応する4個のメモリセルから、色ビットCR1〜CR32のうちの選択された色ビットをマスクする。
【0027】
ブロック書き込み回路304は、幅の広い内部データパス302を有するメモリデバイス300内で、ブロック書き込みデータ転送を実行する。ブロック書き込みモードの間、各色ビットCR1〜CR32は、マスク回路324からのマスキング信号\M1〜\M32に支配されるアレイ306〜320内のアドレス指定された4個のメモリセルに転送される。ブロック書き込み回路304はまた、ブロック書き込みモードでの色ビットCR1〜CR32のバイトのバイトマスキングと共に、選択された色ビットCR1〜CR32のビットマスキングを実行する。ブロック書き込み回路304を用いれば、ブロック書き込みデータの転送を実行するのにかかる時間が低減される。それは、信号ディジット線DLおよび対応するアドレス指定されたメモリセルが、入力/出力線I/O1〜I/O128の各々に結合されるからである。したがって、書き込みドライバWD1〜WD128の各々は、従来の書き込みデータ転送の間においてと同様に、関連する入力/出力線I/O1〜I/O128に結合された1本のディジット線DLによって印加される負荷を駆動する。対照的に、図1を参照して上で説明したように、従来技術のブロック書き込み回路において、複数のディジット線が入力/出力線I/O1〜I/O128の各々に結合され、1つの書き込みドライバが、これらの複数のディジット線によって印加される、より大きな負荷を駆動する必要があり、ブロック書き込みデータ転送を実行するのにかかる時間が長くなる。
【0028】
ブロック書き込み転送の間、アドレスデコード回路は、アレイ306〜320の各々について複数の列選択信号CSEL〜CSELNを活性化することにより、複数のディジット線を入力/出力線I/O1〜I/O128の各々に結合し得ることに留意されたい。複数のディジット線を入力/出力線I/O1〜I/O128の各々に結合することにより、ブロック書き込みモードの間にデータが転送されるメモリセルの数が増え得る。例えば、アレイ318において、列選択信号CSEL1およびCSELXが同時に活性化され、ディジット線DL1〜DL32およびDLN−32−DLNを、入力/出力線I/O97〜I/O128にそれぞれ結合し得る。あるいは、アレイ318および320について、列選択信号CSEL1が同時に活性化され、アレイ318および320の各々にあるディジット線DL1〜DL32を、入力/出力線I/O97〜I/O128にそれぞれ結合し得る。しかし、本実施形態において、ブロック書き込み転送を実行する時間が増加し得、ディジット線を介して共通の入力/出力線に結合された複数のメモリセルの間で、列マスキング(以下に説明する)を行なえないことが、当業者に理解される。
【0029】
ブロック書き込み回路304の別の実施形態において、列マスク信号CMASKがマルチプレクサMUX1〜MUX32の各々に印加され、ブロック書き込み回路304が、ブロック書き込み動作中において列マスキングと等価の動作を行うことを可能にする。これをより詳細に説明する。やはり、単に図2AおよびBを簡素化するため、信号CMASKはマルチプレクサMUX32のみに印加されるように図示している。列マスク信号CMASKに応答して、マルチプレクサMUX1〜MUX32の各々は、ブロック書き込みモード中においてその出力のうちの選択された一部を入力から切り離すように動作することにより、列マスキングと等価の動作がブロック書き込みモード中において実行されることを可能にする。例えば、ブロック書き込み回路304がブロック書き込みモードで動作し、マスク信号\M32がイナクティブハイであることによりバッファBUF32がイネーブルされ、バッファBUF32が色ビットCR32をマルチプレクサMUX32の入力に印加すると仮定する。この実施形態では、ブロック書き込みモード中において、マルチプレクサMUX32は、マスク信号CMASKに応答して、各入力/出力線I/O125、I/O126、I/O127、およびI/O128から色ビットCR32を選択的にマスクする。このようにして、マルチプレクサMUX32は、列マスキングと等価の動作を実行する。なぜなら、ブロック書き込みモード中において、色ビットCR32が、各アドレスされたメモリセルからマスクされ得るためである。
【0030】
図2AおよびBのブロック書き込み回路304は、混載型(Embedded)DRAMまたはSLDRAMなどのパケット化(packetized)DRAM等の、広い内部データパスを有する任意のメモリデバイスに利用され得る。図3は、混載型DRAM400内のブロック書き込み回路304の一応用例を示している。混載型DRAM400は、論理回路402およびブロック書き込み回路304を含むSGRAM404が半導体基板405中に形成された、集積回路である。すなわち、論理回路402はSGRAM404が形成されている同じ半導体基板405中に「混載」されている。混載型DRAM400の作製は、集積回路の設計および作製における進歩(このためそのような集積回路を形成するトランジスタおよびその他の要素のサイズが大幅に減少した)のため可能になったものである。このようなサイズ縮小は、所与のサイズの半導体基板中に形成され得るトランジスタおよびその他の要素の密度を、その分増加させた。
【0031】
混載型DRAM400において、論理回路402は、特定の機能を実行するように設計されていてもよく、あるいは様々な異なるタスクを実行するマイクロプロセッサなどのより汎用の回路であってもよい。論理回路402は、外部端子411に結合され、混載型DRAM400に結合された外部回路(図3には図示せず)と連絡し、また、SGRAM404との間でデータを相互に転送するためのアドレス、データ、および制御信号を生成する。SGRAM404は、2つのメモリバンクBANK0およびBANK1を含む。各バンクは、広いデータパス302を介してブロック書き込み回路304に結合されたアレイ306〜320を有している。SGRAM404はさらに、マスクビットMR1〜MR32および色ビットCR1〜CR32をそれぞれ格納してブロック書き込み回路304に印加する、マスクレジスタ326および色レジスタ322を有している。アドレスデコーダ406は、アドレスバス408上においてアドレス信号を受け取り、デコードされたアドレス信号をアレイ306〜320およびブロック書き込み回路304に出力し、読み出し/書き込み回路410は、データバス412とブロック書き込み回路304との間でデータを転送する。さらに、読み出し/書き込み回路410はまた、データバス412上に出力されたマスクおよび色データを、マスクレジスタ326および色レジスタ322にそれぞれ転送する。
【0032】
制御回路414は、制御バス416上に印加された制御信号を受け取り、これらの制御信号に応答して、アレイ306〜320、ブロック書き込み回路304、読み出し/書き込み回路410、およびSGRAM404内のその他の要素を制御する。制御回路414はまた、バイトマスク信号DQM0〜3、特殊関数(special function)信号DSF、およびデータ転送動作中において制御回路414を駆動する外部クロック信号CLKを、受け取る。当該分野において公知のように、SGRAM404内における全ての動作は、外部クロック信号CLKの特定のエッジ(典型的には立ち上がりエッジ)を参照して行われる。
【0033】
制御回路414は、制御バス416において、SGRAM404によって実行されるべき動作を定義する複数のコマンド信号を受け取る。これらのコマンド信号は典型的には、チップ選択信号\CS、書き込みイネーブル信号\WE、列アドレスストローブ信号\CAS、および行アドレスストローブ信号\RASを含む。これらの信号の特定の組み合わせにより、当該分野において公知のように、ACTIVE、PRECHARGE、READ、およびWRITEなどのSGRAM404の特定のデータ転送コマンドが定義される。また、これらのコマンドの一部と特殊関数信号DSFおよびバイトマスク信号DQM0〜3との組み合わせにより、SGRAM404がブロック書き込みモードにされ、マスクデータがデータバス412上に出力される(より詳細に後述される)。典型的には標準的なACTIVEコマンドおよびWRITEコマンド中において、特殊関数信号DSFは、イナクティブローに維持される。アクティブ特殊関数信号DSFがACTIVEコマンドと同時に印加されると、SGRAM404はマスクレジスタ326に格納されたマスクを、後のWRITEコマンド中においてデータバス412上に出力されたデータに適用する。同様に、特殊関数信号DSFがWRITEコマンドと同時にアクティブにされると、SGRAM404はブロック書き込みモードで動作し、色レジスタ322に格納された色ビットを、アレイ306〜320中のアドレスされたメモリセルに転送する。バイトマスク信号DQM0〜3に応答して、制御回路414は、読み出し/書き込み回路410を、前述のようにバイト単位のデータをマスクさせるように制御する。
【0034】
動作としては、論理回路402が、アドレス、データ、および制御信号を、それぞれのバス408、412、および416に印加し、外部クロック信号CLKを駆動してデータをSGRAM404との間で送受信する。読出しデータ送信動作中、論理回路402は、アドレスバス408上に置かれた行アドレスおよびバンクアドレスを含むACTIVEコマンドをSGRAM404に印加する。アドレスデコーダ406は、行およびバンクアドレスに応答して、これらのアドレスを復号化し、対応するアレイ306〜320のバンクと、そのバンク内の対応するメモリセルの行とを活性化する。その後、論理回路402は、アドレスバス408に印加された列およびバンクアドレスを含むREADコマンドをSGRAM404に印加する。READコマンドのバンクアドレス部分は、SGRAM404内の複数のバンクがオープンになることを可能にし、オープンになったバンクのうち選択されたバンクからデータが読み出されることを可能にする。アドレスデコーダ406は、列アドレスに応答して、対応するバンク内の活性化した行内の対応するメモリセルにアクセスする。その後、アクセスされたメモリセル内に格納されているデータが、広いデータパス302を介して、読出し/書込み回路410に送信される。読出し/書込み回路410は、データをデータバス412上に置き、そこでデータは論理回路402によって読み出される。論理回路402はさらに、読出しサイクル中にバイトマスク信号DQM0〜3のうち選択された信号を活性化することにより、典型的には、読出しサイクル中、データバス412上に置かれるべき対応するバイトのデータをマスクし得る。当業者であれば理解するように、読出しサイクル中、バイトマスク信号DQM0〜3は、典型的には、読出しサイクルの後すぐに書きこみサイクルがある場合にデータバス412上でデータ競合が起こることを防止するために論理回路402によって利用される。
【0035】
書込みサイクル中、論理回路402は、再び、ACTIVEコマンドをSGRAM404に印加して、対応するアレイ306〜320のバンクと、そのバンク内の行とを活性化する。論理回路402は、ACTIVEコマンドを印加した後、アドレスバス408上の列およびバンクアドレスと、データバス412上の書込みデータとを含むWRITEコマンドをSGRAM404に印加する。アドレスデコーダ406は再び、列アドレスを復号化して、対応するバンクの活性化した行内の対応するメモリセルにアクセスする。データバス412上に置かれたデータはその後、読出し/書込み回路410、ブロック書込み回路304、および広い内部データパス302を介して、アレイ306〜320内のアドレスされたメモリセルに送信される。上記したように、通常の書込みサイクル中、論理回路402はまた、バイトマスク信号DQM0〜3を制御してデータバス412に印加されたバイトのデータを選択的にマスクするようになっている。さらに、論理回路402は、マスクレジスタ326内に格納されたマスクビットMR1〜MR32を用いて、データバス412に印加された個々のビットのデータをマスクし得る。
【0036】
当業者であれば理解するように、論理回路402は、特別ロードコマンドをSGRAM404に印加して、マスクレジスタ326内のマスクビットMR1〜MR32をロードする。論理回路402は、データバス412に印加された書込みデータをマスクする前に、所望のマスクビットをロードしなければならない。マスクレジスタ326内に格納されたマスクビットMR1〜MR32を用いて、データバス412上に置かれたデータをマスクするために、論理回路402は、ACTIVEコマンドの印加と同時に、特別関数信号DSFをアクティブにしなければならない。これは、典型的にはACTIVEウィズWPBコマンドと呼ばれる。ブロック書込み回路304は、このようなACTIVEウィズWPBコマンドが印加された後、これに続く従来のACTIVEコマンドが印加されるまで、マスクビットMR1〜MR32に応じて、データバス412上に置かれたすべての書込みデータをマスクする。論理回路402は、バイトマスク信号DQM0〜3を制御し、ACTIVEウィズWPBコマンドを印加して、データバス412上に置かれた書込みデータを所望に応じてマスクする。
【0037】
SGRAM404をブロック書込みモードにするために、論理回路402はまずACTIVEコマンドを印加して、バンクとそのバンク内のアドレスされた行とを活性化する。論理回路402は、ACTIVEコマンドを印加した後、WRITEコマンドの印加と同時に特別関数信号DSFをアクティブにすることによって、ブロック書込みコマンドを、SGRAM404に印加する。列マスクデータはさらに、ブロック書込みコマンドと同時にデータバス412に印加され得、それによって、上記したように、ブロック書込み回路304に列マスキングを行わせる。制御回路414は、WRITEコマンドと同時にレジスタされたアクティブな特別関数信号DSFに応答して、ブロック書込み回路304をブロック書込み動作モードにする。ブロック書込みコマンドのWRITEコマンド部分もまた、アドレスバス408上の列およびバンクアドレスを含む。アドレスデコーダ406は、列およびバンクアドレスを復号化して、対応するバンク内の対応するメモリセルのブロックを活性化する。ブロック書込み回路304は上記したように動作して、色レジスタ322内に格納された色ビットCR1〜CR32を、アレイ306〜320内のアドレスされたメモリセルのブロックに送信する。論理回路402は再び、特別ロードコマンドをSGRAM404に印加して、SGRAM404をブロック書込み動作モードにする前に、所望の色ビットCR1〜CR32をロードしなければならない。ブロック書込み動作モード中も、論理回路402は、上記したように、バイトマスク信号DQM0〜3およびマスクレジスタ326内に格納されたマスクビットMR1〜MR32を利用して、色レジスタ322内に格納された色ビットCR1〜CR32を選択的にマスクし得る。
【0038】
図4は、図3の混載型DRAM400を含むコンピュータシステム500のブロック図である。コンピュータシステム500は、特定のソフトウェアを実行して特定の計算またはタクスを行うなどの様々な演算機能を行うコンピュータ回路502を含む。コンピュータシステム500では、混載型DRAM400は典型的には、その論理回路402を、高解像度グラフィックスまたは高速通信動作などの特定の機能を行うように設計させている。コンピュータシステム500はさらに、コンピュータ回路502に結合されてオペレータがコンピュータシステム500とインターフェースすることを可能にする、キーボードまたはマウスなどの1以上の入力デバイス504を含む。典型的には、コンピュータシステム500は、コンピュータ回路502に結合された1以上の出力デバイス506を含む。このような出力デバイスは典型的には、プリンタまたはビデオターミナルである。1以上のデータ格納デバイス508もまた、典型的に、コンピュータ回路502に結合されており、データを格納したり、または、外部格納媒体(図5には不図示)からデータを取り出したりする。典型的なデータ格納デバイス508の例は、ハードディスク、フロッピーディスク、テープカセット、およびコンパクトディスク読出し専用メモリ(「CD−ROM」)を含む。
【0039】
本発明の様々な実施形態および利点を上記に記載してきたが、上記開示は説明のためのみのものであり、本発明の広い原理の範囲内で詳細が変更され得ることが理解されるべきである。従って、本発明は添付の請求の範囲によってのみ限定される。
【図面の簡単な説明】
【図1】 図1は、従来のブロック書き込み回路を含むSGRAMの部分の1つの機能ブロック図である。
【図2】 図2は、図2Aに示されたメモリデバイスの一部と、図2Bに示されたメモリデバイスの一部との位置関係を示す図である。
【図2A】 図2Aは、本発明の1つの実施形態に従う、ブロック書き込み回路に結合された広いデータパスを有するメモリデバイスの一部の機能ブロック図である。
【図2B】 図2Bは、本発明の1つの実施形態に従う、ブロック書き込み回路に結合された広いデータパスを有するメモリデバイスの一部の機能ブロック図である。
【図3】 図3は、図2のブロック書き込み回路を含むメモリデバイスを有する混載型DRAMの機能ブロック図である。
【図4】 図4は、図3の混載型DRAMを含むコンピュータシステムの機能ブロック図である。
Claims (42)
- 複数のメモリセルから構成された少なくとも1つのアレイを含むメモリデバイスにおけるブロック書き込み回路であって、前記複数のメモリセルから構成された少なくとも1つのアレイの各々が行および列状に配置された複数のメモリセルおよび複数のディジット線を含み、各ディジット線は関連した列中の複数のメモリセルに結合され、以下、
前記複数のディジット線より多数の入力/出力線と、
該入力/出力線と該ディジット線との間で結合されたスイッチ回路であって、該スイッチ回路は、標準モード、又はブロック書き込み動作モード中にアドレス信号に応答して、少なくとも1つのディジット線を各入力/出力線へ選択的に結合する、スイッチ回路と、
複数のドライバ回路であって、各ドライバ回路は、入力およびそれぞれの入力/出力線に結合した出力を含み、そしてその入力に印加されたデータ信号に応答してその出力にデータ信号を発生させる、ドライバ回路と、
データ信号を受信するように適合された入力および該ドライバ回路の各入力に結合した複数の出力を有するマルチプレクサ回路であって、該マルチプレクサ回路は、標準モード又は前記ブロック書き込み動作モード中に、前記標準モードにおいて、前記アドレス信号に基づく制御によって1つの自身の入力を、1つの自身の前記出力線に結合するか、前記ブロック書き込み動作モードにおいて、前記アドレス信号に依存せず1つの自身の入力を複数の自身の出力線の全てに対して結合する、マルチプレクサ回路と、
を備える、ブロック書き込み回路。 - 前記スイッチ回路が、前記ブロック書き込み動作モード中に単一のディジット線を各入力/出力線に結合する、請求項1に記載のブロック書き込み回路。
- 前記マルチプレクサ回路の前記入力が、前記ブロック書き込み動作モード中に色レジスタから色ビットデータ信号を受信する、請求項1に記載のブロック書き込み回路。
- 前記スイッチ回路が複数の列選択トランジスタを含み、各列選択トランジスタが、それぞれのディジット線と対応する入力/出力線との間で結合された信号端子を有し、そして列選択信号を受信するように適合された制御端子を有する、請求項1に記載のブロック書き込み回路。
- 前記マルチプレクサ回路が、1個の入力および4個の出力を含む、請求項1に記載のブロック書き込み回路。
- 複数のメモリセルから構成された少なくとも1つのアレイを含むメモリデバイスにおけるブロック書き込み回路であって、前記複数のメモリセルから構成された少なくとも1つのアレイの各々が行および列状に配置された複数のメモリセルおよび複数のディジット線を含み、各ディジット線は関連した列中の複数のメモリセルに結合され、以下、
複数の入力/出力線と、
該入力/出力線と該ディジット線との間で結合されたスイッチ回路であって、該スイッチ回路は、標準モード、又はブロック書き込み動作モード中にアドレス信号に応答して、少なくとも1つのディジット線を各入力/出力線へ選択的に結合する、スイッチ回路と、
複数のドライバ回路であって、各ドライバ回路は、入力およびそれぞれの入力/出力線に結合した出力を含み、そしてその入力に印加されたデータ信号に応答してその出力にデータ信号を発生させる、ドライバ回路と、
データ信号を受信するように適合された入力および該ドライバ回路の各入力に結合した複数の出力を有するマルチプレクサ回路であって、該マルチプレクサ回路は、前記ブロック書き込み動作モード中に、第1の信号に応答して、その入力をその出力の選択された出力に結合し、そしてその入力をその出力のそれ以外の出力から切り離し、標準書き込み動作モード中、アドレス信号に基づく制御によって入力と出力を結合する、マルチプレクサ回路と、
を備える、ブロック書き込み回路。 - 前記第1の信号が、ブロック書き込み信号および複数の列マスク信号を含む、請求項6に記載のブロック書き込み回路。
- 前記スイッチ回路が、前記ブロック書き込み動作モード中に単一のディジット線を各入力/出力線に結合する、請求項6に記載のブロック書き込み回路。
- 前記マルチプレクサ回路の前記入力が、前記ブロック書き込み動作モード中に色レジスタから色ビットデータ信号を受信する、請求項6に記載のブロック書き込み回路。
- 前記スイッチ回路が複数の列選択トランジスタを含み、各列選択トランジスタが、それぞれのディジット線と対応する入力/出力線との間で結合された信号端子を有し、そして列選択信号を受信するように適合された制御端子を有する、請求項6に記載のブロック書き込み回路。
- 前記マルチプレクサ回路が、1個の入力および4個の出力を含む、請求項6に記載のブロック書き込み回路。
- 各データ信号を受信するように適合された複数のデータ端子と、複数のアレイ群であって、各アレイ群は複数のアレイを含み、各アレイは行および列状に配置された複数のメモリセルおよび複数のディジット線を含み、各ディジット線は関連した列中の複数のメモリセルに結合された、アレイ群とを備えるメモリデバイスにおけるブロック書き込み回路であって、
複数の入力/出力線群であって、各入力/出力線群は複数の入力/出力線を含む、入力/出力線群と、
複数のスイッチ回路であって、各スイッチ回路は、各入力/出力線群の該入力/出力線と関連したアレイ群中の該アレイの該ディジット線との間で結合され、そして各スイッチ回路は、標準モード、又はブロック書き込み動作モード中のアドレス信号に応答して、少なくとも1つのディジット線を各入力/出力線へ選択的に結合する、スイッチ回路と、
複数の書き込みドライバ群であって、各書き込みドライバ群は、関連した入力/出力線群中のそれぞれの入力/出力線に結合した出力を有する複数の書き込みドライバ回路を含み、各書き込みドライバ回路は入力を含み、そしてその入力に印加されたデータ信号に応答してその出力にデータ信号を発生させる、書き込みドライバ群と、
各データ端子にバッファを介して結合した複数の入力および複数の出力群を含むマルチプレクサ回路であって、各出力群は各入力と関連し、そして各出力群は関連した書き込みドライバ群中の該書き込みドライバ回路の各入力に結合した複数の出力を含み、前記出力群に対して、標準モード又は前記ブロック書き込み動作モード中に、前記標準モードにおいて、前記アドレス信号に基づく制御によって1つの自身の入力を前記出力群の出力の1つに結合するか、前記ブロック書き込み動作モードにおいて、前記アドレス信号に依存せず1つの自身の入力を前記出力群の出力の全てに結合する、マルチプレクサ回路と、
を備える、ブロック書き込み回路。 - 各スイッチ回路が、前記標準モード、又はブロック書き込み動作モード中に単一のディジット線を各入力/出力線に結合する、請求項12に記載のブロック書き込み回路。
- 前記マルチプレクサ回路の前記入力のそれぞれが、前記ブロック書き込み動作モード中に色レジスタ中の対応する格納位置から各色ビットデータ信号を受信する、請求項12に記載のブロック書き込み回路。
- 各スイッチ回路が複数の列選択トランジスタを含み、各列選択トランジスタが、それぞれのディジット線と対応する入力/出力線との間で結合された信号端子を有し、そして列選択信号を受信するように適合された制御端子を有する、請求項12に記載のブロック書き込み回路。
- 前記マルチプレクサ回路が、列マスク信号に応答して前記ブロック書き込みモードでさらに作動し、各入力を前記関連した出力群中の前記出力の選択された出力から切り離す、請求項12に記載のブロック書き込み回路。
- 前記複数のアレイおよび入力/出力線群は、それぞれ4個のアレイおよび4個の入力/出力線群を含み、各入力/出力線群は32個の入力/出力線を含み、前記複数のデータ端子は32個のデータ端子を含み、そして前記マルチプレクサ回路の各出力群は4個の出力を含む、請求項12に記載のブロック書き込み回路。
- 前記マルチプレクサ回路が、各出力群について1個のマルチプレクサを含む、請求項12に記載のブロック書き込み回路。
- 各マルチプレクサが、1個の入力および4個の出力を含む、請求項18に記載のブロック書き込み回路。
- 複数のデータ端子、ならびに行および列状に配置された複数のメモリセルを含むアレイを備えるメモリデバイス中のブロック書き込み回路であって、各ディジット線は関連した列中の複数のメモリセルに結合され、該ブロック書き込み回路は、以下、
複数の入力/出力線と、
該入力/出力線と該ディジット線との間で結合されたスイッチ回路であって、該スイッチ回路は、標準モード、又はブロック書き込み動作モード中にアドレス信号に応答して、少なくとも1つのディジット線を各入力/出力線へ選択的に結合する、スイッチ回路と、
複数の書き込みドライバ回路であって、各書き込みドライバ回路は、入力およびそれぞれの入力/出力線に結合した出力を有し、そしてその入力に印加されたデータ信号に応答してその出力にデータ信号を発生させる、書き込みドライバ回路と、
複数のバッファ回路であって、各バッファ回路は出力、それぞれのデータ端子に結合された入力、およびイネーブル信号を受信するように適合されたイネーブル端子を含み、各バッファ回路は該イネーブル信号がアクティブである場合、その入力に印加された信号に応答してその出力に信号を発生させ、そして該イネーブル信号がインアクティブである場合、その出力を高インピーダンス状態にする、バッファ回路と、
複数のマスキング信号を受信するように適合され、複数のイネーブル信号を該マスキング信号に応答して該バッファ回路の各イネーブル端末端子に印加する、マスキング回路と、
該バッファ回路の各出力に結合した複数の入力、および該書き込みドライバ回路の各入力に結合した複数の出力を有するマルチプレクサ回路であって、該マルチプレクサ回路は、前記ブロック書き込み動作モードの制御信号に応答して動作可能であり、標準書き込み動作モード中のアドレス信号に基づく制御によって動作可能である、マルチプレクサ回路と、
を備える、ブロック書き込み回路。 - 前記マルチプレクサ回路が前記ブロック書き込みモード中にさらに作動し、列マスク信号に応答して関連した出力の選択された出力から各入力を切り離す、請求項20に記載のブロック書き込み回路。
- 前記マルチプレクサ回路が前記ブロック書き込みモード中に作動し、各その入力を4個の関連した出力へ結合する、請求項20に記載のブロック書き込み回路。
- 前記マスキング回路が複数のバイトマスク信号およびビットマスク信号を受信するように適合され、そして各バイトマスク信号に応答して8個の対応するイネーブル信号をイネーブルまたはディセーブルするように作動し、そして対応するビットマスク信号に応答して各イネーブル信号をイネーブルまたはディセーブルする、請求項20に記載のブロック書き込み回路。
- 前記マスキング回路が複数のANDゲートを含み、各ANDゲートはそれぞれのビットマスク信号を受信するように適合された第1の入力、および各バイトマスク信号を受信するように適合された第2の入力を含み、そしてその出力上に対応するイネーブル信号を発生させる、請求項20に記載のブロック書き込み回路。
- 各バッファ回路の前記入力が、色レジスタ中に格納される複数の色ビット信号のそれぞれの信号を受信するように適合された、請求項20に記載のブロック書き込み回路。
- 前記スイッチ回路が、前記ブロック書き込みモードの作動中に1個のディジット線を各入力/出力線へ結合する、請求項20に記載のブロック書き込み回路。
- アドレス信号を受け取るようにされたアドレスバスと、 制御信号を受け取るようにされた制御バスと、
少なくとも1つのデータ信号を受け取るようにされたデータバスと、
行および列状に配置された複数のメモリセルならびに複数のディジット線を含む、前記複数のメモリセルから構成された少なくとも1つのアレイであって、各ディジット線が関連する列内の該メモリセルに結合される、前記少なくとも1つのアレイと、
該アドレスバスおよび該少なくとも1つのアレイに結合されたアドレスデコーダと、
該制御バスに結合された制御回路と、
該データバスに結合された読み取り/書き込み回路と、
該アドレスデコーダおよび該制御回路に結合されたブロック書き込み回路とを含むメモリデバイスであって、
該ブロック書き込み回路が、
複数の入力/出力線と、
該入力/出力線と該少なくとも1つのアレイの該ディジット線との間に結合されたスイッチ回路であって、該スイッチ回路が標準モード、又はブロック書き込み動作モードの期間にアドレス信号に応答して少なくとも1つのディジット線を各入力/出力線に選択的に結合させる、スイッチ回路と、
複数のドライバ回路であって、各ドライバ回路が入力およびそれぞれの入出/出力線に結合された出力を含み、そしてその入力に印加されるデータ信号に応答してその出力にデータ信号を発生させる、複数のドライバ回路と、
データ信号を受け取るようにされた入力、および該ドライバ回路のそれぞれの入力に結合された複数の出力を有するマルチプレクサ回路であって、該マルチプレクサ回路は該ブロック書き込み動作モードの期間に制御信号に応答してその入力をその出力に結合し、標準書き込み動作モード中アドレス信号に基づく制御によってその入力をその出力に結合する、マルチプレクサ回路とを含む、メモリデバイス。 - 前記メモリデバイスがDRAMを含む、請求項27に記載のメモリデバイス。
- 前記マルチプレクサ回路がさらに、列マスクモードで動作してその出力のうちの選択された出力をその入力から切り離す、請求項27に記載のメモリデバイス。
- 前記マルチプレクサ回路が、その入力上で、色レジスタに格納された色ビットデータ信号を受け取る、請求項27に記載のメモリデバイス。
- 前記スイッチ回路が信号ディジット線を各入力/出力線に結合する、請求項27に記載のメモリデバイス。
- アドレス信号を受け取るようにされたアドレスバスと、 制御信号を受け取るようにされた制御バスと、
少なくとも1つのデータ信号を受け取るようにされたデータバスと、
行および列状に配置された複数のメモリセルならびに複数のディジット線を含む、前記複数のメモリセルから構成された少なくとも1つのアレイであって、各ディジット線が関連する列内の該メモリセルに結合される、前記少なくとも1つのアレイと、
該アドレスバスおよび該少なくとも1つのアレイに結合されたアドレスデコーダと、
該制御バスに結合された制御回路と、
該データバスに結合された読み取り/書き込み回路と、
該アドレスデコーダおよび該制御回路に結合されたブロック書き込み回路とを含むメモリデバイスであって、
該ブロック書き込み回路が、
複数の入力/出力線と、
該入力/出力線と該少なくとも1つのアレイの該ディジット線との間に結合されたスイッチ回路であって、該スイッチ回路が標準モード、又はブロック書き込み動作モードの期間にアドレス信号に応答して少なくとも1つのディジット線を各入力/出力線に選択的に結合させる、スイッチ回路と、
複数のドライバ回路であって、各ドライバ回路が入力およびそれぞれの入出/出力線に結合された出力を含み、そしてその入力に印加されるデータ信号に応答してその出力にデータ信号を発生させる、複数のドライバ回路と、
複数のバッファ回路であって、各バッファ回路が出力、該データバスのそれぞれのデータ端子に結合された入力、およびイネーブル信号を受け取るようにされたイネーブル端子を含み、各バッファ回路が、該イネーブル信号がアクティブの場合にその入力上に印加された信号に応答してその出力上に信号を発生させ、そして該イネーブル信号がイナクティブの場合にその出力を高インピーダンス状態にする、複数のバッファ回路と、
該データバスに結合され、そして複数のマスキング信号を受け取るようにされたマスキング回路であって、該マスキング回路が該マスキング信号に応答して複数のイネーブル信号を該バッファ回路のそれぞれのイネーブル端子に印加する、マスキング回路と、
該バッファ回路のそれぞれの出力に結合された複数の入力、および該書き込みドライバ回路のそれぞれの入力に結合された複数の出力を有するマルチプレクサ回路であって、該マルチプレクサ回路が該ブロック書き込み動作モードにおいて制御信号に応答してその入力の各々を複数の関連する出力に結合するように動作可能であり、標準書き込み動作モード中アドレス信号に基づく制御によってその入力をその出力結合するように動作可能である、マルチプレクサ回路と、
該データバスおよび該マルチプレクサ回路の入力に結合された色レジスタであって、該色レジスタが、該ブロック書き込みモードにおいて、該データバス上に印加された色データビットを格納し、そして該マルチプレクサ回路の入力へ色データビットを印加するように動作可能である、色レジスタとを含む、メモリデバイス。 - 前記メモリデバイスがDRAMを含む、請求項32に記載のメモリデバイス。
- 前記マルチプレクサ回路がさらに、列マスク信号に応答して、列マスクモードで動作してその入力の各々を前記関連する出力のうちの選択された出力から切り離す、請求項32に記載のメモリデバイス。
- 前記スイッチ回路が、前記標準モード、又はブロック書き込みモード期間に、1つのディジット線を各入力/出力線に結合する、請求項32に記載のメモリデバイス。
- アドレス、データ、制御信号をそれぞれ内部アドレスバス、制御バス、およびデータバス上に発生させ、そして所望の機能を行うように動作可能である論理回路と、
該内部アドレスバス、データバス、および制御バスを介して該論理回路に結合されたメモリデバイスを含む混載型メモリデバイスであって、
該メモリデバイスは、
アドレス信号を受け取るようにされたアドレスバスと、
制御信号を受け取るようにされた制御バスと、
少なくとも1つのデータ信号を受け取るようにされたデータバスと、
行および列状に配置された複数のメモリセルならびに複数のディジット線を含む、前記複数のメモリセルから構成された少なくとも1つのアレイであって、各ディジット線が関連する列内の該メモリセルに結合される、前記少なくとも1つのアレイと、
該アドレスバスおよび該少なくとも1つのアレイに結合されたアドレスデコーダと、
該制御バスに結合された制御回路と、
該データバスに結合された読み取り/書き込み回路と、
該アドレスデコーダおよび該制御回路に結合されたブロック書き込み回路とを含み、
該ブロック書き込み回路は、
複数の入力/出力線と、
該入力/出力線と該少なくとも1つのアレイの該ディジット線との間に結合されたスイッチ回路であって、該スイッチ回路が標準モード、又はブロック書き込み動作モードの期間にアドレス信号に応答して少なくとも1つのディジット線を各入力/出力線に選択的に結合させる、スイッチ回路と、
複数のドライバ回路であって、各ドライバ回路が入力およびそれぞれの入出/出力線に結合された出力を含み、そしてその入力に印加されるデータ信号に応答してその出力にデータ信号を発生させる、複数のドライバ回路と、
複数のバッファ回路であって、各バッファ回路が出力と各データ端子に結合される入力と、イネーブル信号を受け取るようにされたイネーブル端子とを含み、各バッファ回路は、該イネーブル信号がアクティブの場合、その入力に印加される信号に応答してその出力に信号を発生させ、該イネーブル信号がイナクティブの場合、その出力を高インピーダンス状態にする、複数のバッファ回路と、
複数のマスキング信号を受け取るようにされたマスキング回路であって、該マスキング信号に応答して該バッファ回路の各イネーブル端子に複数のイネーブル信号を印加する、マスキング回路と、
該バッファ回路の各出力に結合された複数の入力と、該ドライバ回路の各入力に結合された複数の出力とを有するマルチプレクサ回路であって、該マルチプレクサ回路は、前記ブロック書き込み動作モード中、制御信号に応答してその入力の各々を複数の関連する出力に結合するように動作可能であり、標準書き込み動作モード中アドレス信号に基づく制御によってその入力をその出力結合するように動作可能である、マルチプレクサ回路とを含む、混載型メモリデバイス。 - 前記メモリデバイスがDRAMを含む、請求項36に記載の混載型メモリデバイス。
- 前記マルチプレクサ回路がさらに、列マスクモードで動作してその出力のうちの選択された出力をその入力から切り離す、請求項36に記載の混載型メモリデバイス。
- 前記マルチプレクサ回路が、その入力上で、色レジスタに格納された色ビットデータ信号を受け取る、請求項36に記載の混載型メモリデバイス。
- 前記スイッチ回路が信号ディジット線を各入力/出力線に結合する、請求項36に記載のメモリデバイス。
- データ入力デバイスと、
データ出力デバイスと、
該データ入力および出力デバイスに結合された計算回路であって、該計算回路が混載型メモリデバイスを含む、計算回路とを含む、コンピュータシステムであって、
該混載型メモリデバイスは、
所望の機能を行うように動作可能であり、そしてアドレス信号、データ信号および制御信号をそれぞれの内部アドレスバス、データバスおよび制御バス上に発生させるように動作可能である論理回路と、
該内部アドレスバス、データバスおよび制御バスを介して該論理回路に結合されたメモリデバイスとを含み、
該メモリデバイスは、
アドレス信号を受け取るようにされたアドレスバスと、
制御信号を受け取るようにされた制御バスと、
少なくとも1つのデータ信号を受け取るようにされたデータバスと、
行および列状に配置された複数のメモリセルならびに複数のディジット線を含む、前記複数のメモリセルから構成された少なくとも1つのアレイであって、各ディジット線が関連する列内の該メモリセルに結合される、前記少なくとも1つのアレイと、
該アドレスバスおよび該少なくとも1つのアレイに結合されたアドレスデコーダと、
該制御バスに結合された制御回路と、 該データバスに結合された読み取り/書き込み回路と、
該アドレスデコーダおよび該制御回路に結合されたブロック書き込み回路とを含み、
該ブロック書き込み回路は、
複数の入力/出力線と、
該入力/出力線と該少なくとも1つのアレイの該ディジット線との間に結合されたスイッチ回路であって、該スイッチ回路が標準モード、又はブロック書き込み動作モードの期間にアドレス信号に応答して少なくとも1つのディジット線を各入力/出力線に選択的に結合させる、スイッチ回路と、
複数のドライバ回路であって、各ドライバ回路が入力およびそれぞれの入出/出力線に結合された出力を含み、そしてその入力に印加されるデータ信号に応答してその出力にデータ信号を発生させる、複数のドライバ回路と、
複数のバッファ回路であって、各バッファ回路が出力と各データ端子に結合される入力と、イネーブル信号を受け取るようにされたイネーブル端子とを含み、各バッファ回路は、該イネーブル信号がアクティブの場合、その入力に印加される信号に応答してその出力に信号を発生させ、該イネーブル信号がイナクティブの場合、その出力を高インピーダンス状態にする、複数のバッファ回路と、
複数のマスキング信号を受け取るようにされたマスキング回路であって、該マスキング信号に応答して該バッファ回路の各イネーブル端子に複数のイネーブル信号を印加する、マスキング回路と、
該バッファ回路の各出力に結合された複数の入力と、該ドライバ回路の各入力に結合された複数の出力とを有するマルチプレクサ回路であって、該マルチプレクサ回路は、該ブロック書き込み動作モード中に、制御信号に応答してその入力の各々を複数の関連する出力に結合するように動作可能であり、標準書き込み動作モード中アドレス信号に基づく制御によってその入力をその出力結合するように動作可能である、マルチプレクサ回路とを含む、コンピュータシステム。 - 前記メモリデバイスがDRAMを含む、請求項41に記載のコンピュータシステム。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/140,354 | 1998-08-26 | ||
US09/140,354 US6011727A (en) | 1998-08-26 | 1998-08-26 | Block write circuit and method for wide data path memory devices |
PCT/US1999/019758 WO2000013184A1 (en) | 1998-08-26 | 1999-08-25 | Block write circuit and method for wide data path memory devices |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002524813A JP2002524813A (ja) | 2002-08-06 |
JP4682355B2 true JP4682355B2 (ja) | 2011-05-11 |
Family
ID=22490868
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000568087A Expired - Fee Related JP4682355B2 (ja) | 1998-08-26 | 1999-08-25 | 広いデータパスメモリデバイスのためのブロック書き込み回路および方法 |
Country Status (8)
Country | Link |
---|---|
US (2) | US6011727A (ja) |
EP (1) | EP1116237B1 (ja) |
JP (1) | JP4682355B2 (ja) |
KR (1) | KR100699711B1 (ja) |
AT (1) | ATE285621T1 (ja) |
AU (1) | AU6022199A (ja) |
DE (1) | DE69922818T2 (ja) |
WO (1) | WO2000013184A1 (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6011727A (en) | 1998-08-26 | 2000-01-04 | Micron Technology, Inc. | Block write circuit and method for wide data path memory devices |
JP2000235800A (ja) * | 1999-02-12 | 2000-08-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
US6445641B1 (en) * | 1999-09-02 | 2002-09-03 | G-Link Technology | Memory device with time shared data lines |
US6691204B1 (en) * | 2000-08-25 | 2004-02-10 | Micron Technology, Inc. | Burst write in a non-volatile memory device |
US6400613B1 (en) | 2001-03-05 | 2002-06-04 | Micron Technology, Inc. | Positive write masking method and apparatus |
US6834334B2 (en) | 2001-08-28 | 2004-12-21 | International Business Machines Corporation | Method and apparatus for address decoding of embedded DRAM devices |
US6795889B2 (en) | 2002-01-09 | 2004-09-21 | International Business Machines Corporation | Method and apparatus for multi-path data storage and retrieval |
US6714460B2 (en) * | 2002-02-21 | 2004-03-30 | Micron Technology, Inc. | System and method for multiplexing data and data masking information on a data bus of a memory device |
JP4332056B2 (ja) * | 2004-04-01 | 2009-09-16 | Okiセミコンダクタ株式会社 | 半導体集積回路 |
KR100669546B1 (ko) | 2005-03-29 | 2007-01-15 | 주식회사 하이닉스반도체 | 메모리 장치의 병렬 압축 테스트 회로 |
KR100857443B1 (ko) | 2007-04-12 | 2008-09-10 | 주식회사 하이닉스반도체 | 동기식 지연 회로부를 구비한 반도체 메모리 장치 |
KR20140072276A (ko) * | 2012-11-29 | 2014-06-13 | 삼성전자주식회사 | 불휘발성 메모리 및 불휘발성 메모리의 동작 방법 |
FR3106692B1 (fr) | 2020-01-27 | 2024-01-19 | St Microelectronics Rousset | Dispositif de mémoire vive statique non-volatile et procédé de commande correspondant. |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08505481A (ja) * | 1993-10-29 | 1996-06-11 | サン・マイクロシステムズ・インコーポレーテッド | フレーム・バッファへ高速の複数カラー記憶を実現する方法及び装置 |
WO1996038846A1 (en) * | 1995-05-31 | 1996-12-05 | Micron Technology, Inc. | Burst mode block write in a memory |
JPH10513596A (ja) * | 1995-05-11 | 1998-12-22 | マイクロン・テクノロジー・インコーポレーテッド | ランダム・アクセス・メモリに対するマルチビット・ブロック書込み |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR970005411B1 (ko) * | 1987-08-26 | 1997-04-16 | 텍사스 인스트루먼츠 인코포레이티드 | 선택적인 행 기입 능력을 가진 판독/기입 메모리 및 이러한 메모리에 테이타를 기입하는 방법 |
US5134589A (en) * | 1989-10-30 | 1992-07-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a flash write function |
JPH07109703B2 (ja) * | 1989-11-15 | 1995-11-22 | 株式会社東芝 | 半導体メモリ装置 |
JP2680475B2 (ja) * | 1990-11-30 | 1997-11-19 | 株式会社東芝 | 半導体メモリ装置 |
JPH04291088A (ja) * | 1991-03-20 | 1992-10-15 | Fujitsu Ltd | 半導体記憶装置 |
JPH04325991A (ja) * | 1991-04-26 | 1992-11-16 | Fujitsu Ltd | 半導体記憶装置 |
US5539430A (en) * | 1993-10-29 | 1996-07-23 | Sun Microsystems, Inc. | Pipelined read write operations in a high speed frame buffer system |
JP3577119B2 (ja) * | 1994-11-01 | 2004-10-13 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
US5764963A (en) * | 1995-07-07 | 1998-06-09 | Rambus, Inc. | Method and apparatus for performing maskable multiple color block writes |
JPH09251776A (ja) * | 1996-03-18 | 1997-09-22 | Hitachi Ltd | デコーダ回路、これを用いた半導体集積回路装置およびその半導体集積回路装置を用いた電子回路装置 |
JP3310174B2 (ja) * | 1996-08-19 | 2002-07-29 | 東芝マイクロエレクトロニクス株式会社 | 半導体集積回路 |
US5900887A (en) * | 1997-05-05 | 1999-05-04 | Neomagic Corp. | Multiplexed wide interface to SGRAM on a graphics controller for complex-pattern fills without color and mask registers |
US6122219A (en) * | 1998-07-14 | 2000-09-19 | Winbond Electronics Corporation America | Split array semiconductor graphics memory architecture supporting maskable block write operation |
US6011727A (en) | 1998-08-26 | 2000-01-04 | Micron Technology, Inc. | Block write circuit and method for wide data path memory devices |
-
1998
- 1998-08-26 US US09/140,354 patent/US6011727A/en not_active Ceased
-
1999
- 1999-08-25 EP EP99968268A patent/EP1116237B1/en not_active Expired - Lifetime
- 1999-08-25 DE DE69922818T patent/DE69922818T2/de not_active Expired - Lifetime
- 1999-08-25 AU AU60221/99A patent/AU6022199A/en not_active Abandoned
- 1999-08-25 AT AT99968268T patent/ATE285621T1/de not_active IP Right Cessation
- 1999-08-25 WO PCT/US1999/019758 patent/WO2000013184A1/en active IP Right Grant
- 1999-08-25 KR KR1020017002433A patent/KR100699711B1/ko not_active IP Right Cessation
- 1999-08-25 JP JP2000568087A patent/JP4682355B2/ja not_active Expired - Fee Related
-
2001
- 2001-12-20 US US10/029,572 patent/USRE38109E1/en not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08505481A (ja) * | 1993-10-29 | 1996-06-11 | サン・マイクロシステムズ・インコーポレーテッド | フレーム・バッファへ高速の複数カラー記憶を実現する方法及び装置 |
JPH10513596A (ja) * | 1995-05-11 | 1998-12-22 | マイクロン・テクノロジー・インコーポレーテッド | ランダム・アクセス・メモリに対するマルチビット・ブロック書込み |
WO1996038846A1 (en) * | 1995-05-31 | 1996-12-05 | Micron Technology, Inc. | Burst mode block write in a memory |
Also Published As
Publication number | Publication date |
---|---|
KR100699711B1 (ko) | 2007-03-27 |
USRE38109E1 (en) | 2003-05-06 |
WO2000013184A1 (en) | 2000-03-09 |
US6011727A (en) | 2000-01-04 |
AU6022199A (en) | 2000-03-21 |
DE69922818T2 (de) | 2005-12-01 |
JP2002524813A (ja) | 2002-08-06 |
DE69922818D1 (de) | 2005-01-27 |
ATE285621T1 (de) | 2005-01-15 |
EP1116237B1 (en) | 2004-12-22 |
KR20010072985A (ko) | 2001-07-31 |
EP1116237A1 (en) | 2001-07-18 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
RD02 | Notification of acceptance of power of attorney |
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RD04 | Notification of resignation of power of attorney |
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|
A131 | Notification of reasons for refusal |
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A131 | Notification of reasons for refusal |
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|
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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