JP4332056B2 - 半導体集積回路 - Google Patents

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Description

本発明は、半導体集積回路の動作試験を行う技術に関する。本発明は、例えばシステムＬＳＩ(Large Scale Integrated circuit)等、複数の集積回路ブロックを混載してなる半導体集積回路に適用することができる。
近年、設計技術や製造技術等の進展に伴い、小規模ロジックとメモリ回路（例えばＤＲＡＭ(Dynamic Random Access Memory)等）とを混載したロジック混載メモリや、ＤＲＡＭ、ＳＲＡＭ(Static Random Access Memory) 、ＲＯＭ(Read Only Memory)、ＣＰＵ(Central Processing Unit) 等の複数の集積回路を混載したシステムＬＳＩ等が、開発されている。
このような半導体集積回路に搭載された回路（マクロブロック）の中には、使用時に外部から直接アクセスされることのない回路が含まれる場合がある。例えば、図１３に示されたロジック混載メモリ１３００において、メモリマクロ１３１０は、パッド１３３０，１３３０，・・・に、直接には接続されていない。すなわち、外部から入力された信号は、すべてロジック１３２０に入力され、かかる入力信号に基づく信号がロジック１３２０で生成されて、メモリマクロ１３１０に供給される。同様に、メモリマクロ１３１０から出力された信号も、パッド１３３０，１３３０，・・・に直接出力されることはない。
しかし、メモリマクロ１３１０のみに対する動作試験を行う場合には、パッドから入力された試験用信号を、そのままメモリマクロ１３１０に供給する必要がある。このため、一般的な半導体集積回路は、ロジック１３２０内に設けられたセレクタ（図示せず）等を切り換えることによって、メモリマクロ１３１０の信号入出力端子とパッド１３３０とを直接接続できるように構成されている。例えば、図１４に示した例では、回路１３２１，１３２１，・・・内に設けられたセレクタ（図示せず）や配線１３２２，１３２２，・・・を介して、メモリマクロ１３１０の信号端子１３１１，１３１２，１３１３とパッド１３３１，１３３２，１３３３とが、直接接続される。
ここで、図１４の半導体集積回路では、信号端子１３１１，１３１２，１３１３とパッド１３３１，１３３２，１３３３の間に介在する論理素子数や配線長が、相互に異なっている。このため、試験用入力信号ＴＣＬＫ，ＴＷＥ，ＴＲＥの遅延時間は、互いに一致しない。したがって、メモリマクロ１３１０の設計通りのタイミングで試験用信号ＴＣＬＫ，ＴＷＥ，ＴＲＥを入力しても、メモリマクロ１３１０の入力信号ｉＣＬＫ，ｉＷＥ，ｉＲＥのタイミングは互いにずれてしまうことになる。このようなタイミングのずれは、半導体集積回路の動作試験を行う上で、妨げになる。かかる不都合を解消するためには、試験用入力信号ＴＣＬＫ，ＴＷＥ，ＴＲＥの遅延時間差に応じて、これらの試験用信号ＴＣＬＫ，ＴＷＥ，ＴＲＥをパッド１３３１，１３３２，１３３３に入力させるタイミングをずらせばよい。したがって、動作試験の信頼性を高めるためには、試験用信号ＴＣＬＫ，ＴＷＥ，ＴＲＥの遅延時間差を、正確に測定する必要がある。
試験用信号の遅延時間を測定する技術としては、例えば、以下のような技術が知られている。
（１）第１の技術は、ピコプローブ針やオシロスコープ等を用いて遅延時間を直接測定する技術である。この技術では、パッド１３３１，１３３２，１３３３および信号端子１３１１，１３１２，１３１３にそれぞれピコプローブ針を当接して、各当接位置の電圧波形をオシロスコープで観察することにより、各配線の遅延時間を測定する。
（２）第２の技術は、下記特許文献１で開示された技術である。この技術では、試験信号入力用パッドから入力された試験信号が、動作試験されるマクロに到達した後で、試験信号出力用パッドから出力されるように配線を構成する。そして、試験信号の出力タイミングの差を測定することによって、試験信号の遅延時間を検出する（同文献の段落００３６〜００４２参照）。
しかしながら、上記（１）の技術には、半導体集積回路チップにピコプローブ針を押し当てる作業を作業者が人手で行う必要があるため、動作試験の所要時間が長くなってしまうという欠点がある。さらに、人手で測定を行うので高温下での動作試験が行い難く、測定結果は必ずしも正確であるとはいえなかった。
また、上記（２）の技術には、大規模な試験用回路（同文献のテスト制御回路５Ｂ）や、試験線用の配線（同文献の共通テストバス２）を必要とするため、半導体集積回路の回路規模が大きくなってしまうという欠点があった。
一方、半導体集積回路の動作試験として、消費電流を測定したい場合がある。従来、消費電流測定技術としては、例えば下記特許文献２で開示されたような技術が知られている。特許文献２の技術では、ＲＴネットリストおよびテストパターンを用いて、半導体集積回路の消費電流を検出する。
しかしながら、特許文献２の技術では、図１３に示したような半導体集積回路において、メモリマクロ１３１０のみの消費電流を測定することはできなかった。
特開２００１−１５３９３０号公報 特開２００３−２５６４９５号公報
本発明の課題は、動作試験用配線の遅延時間差を正確に測定することができ、さらには、動作試験対象となる回路のみの消費電流を正確に測定することができる半導体集積回路を提供する点にある。
この発明は、動作試験が行われる被試験回路と、外部から試験用信号を入力する複数のパッドと、動作試験時に複数のパッドから入力された試験用信号をそれぞれ被試験回路の信号入力端子に導くために他の回路内に形成された複数の信号経路とを備える半導体集積回路に関する。
そして、第１プルアップ電位が供給される第１試験用パッドと、一端が該第１試験用パッドに接続され、他端が電源ラインに接続され且つ対応する前記信号入力端子に制御端子が接続された複数の第１トランジスタを有する遅延時間測定回路とをさらに備える。
この発明によれば、試験用信号のレベルが変化してから第１試験用パッドの電位が変換するまでの時間を、これらの試験用信号毎に測定することにより、信号経路毎の相対的な遅延時間差を正確に測定することができる。
以下、この発明の実施の形態及び参考例について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
第１実施形態
以下、本発明の第１実施形態に係る半導体集積回路について、図１および図２を用いて説明する。
図１は、本実施形態に係る半導体集積回路の要部構成を概略的に示すブロック図である。
図１に示したように、本実施形態に係る半導体集積回路１００は、メモリマクロ１１０と、ロジック１２０と、パッド１３１〜１３４と、遅延時間測定回路１４０とを備えている。
メモリマクロ１１０は、通常のメモリ集積回路であり、信号端子１１１，１１２，１１３から信号ｉＣＬＫ，ｉＷＥ，ｉＲＥを入力する。本実施形態では、このメモリマクロ１１０のみの動作試験を行う。
ロジック１２０は、メモリマクロ１１０の周辺回路等を含む論理回路である。通常動作時には、ロジック１２０は、パッド（図１のパッド１３１，１３２，１３３であってもよいし、図示しない他のパッドであってもよい）から入力された信号に基づいて信号ｉＣＬＫ，ｉＷＥ，ｉＲＥを生成し、メモリマクロ１１０の信号端子１１１，１１２，１１３に供給する。一方、試験動作時には、ロジック１２０は、パッド１３１，１３２，１３３から入力された試験用信号ＴＣＬＫ，ＴＷＥ，ＴＲＥを、そのまま信号ｉＣＬＫ，ｉＷＥ，ｉＲＥとして、メモリマクロ１１０の信号端子１１１，１１２，１１３に供給する。但し、従来の半導体集積回路におけるロジック（図１４のロジック１３２０参照）と同様、試験用信号ＴＣＬＫ，ＴＷＥ，ＴＲＥを通過させる際の遅延時間は、相互に異なる場合がある。
パッド１３１〜１３４は、従来と同様の信号入出力用パッドである（図１３のパッド１３３０参照）。パッド１３１〜１３３は、上述のように、試験用信号ＴＣＬＫ，ＴＷＥ，ＴＲＥを外部から入力し、ロジック１２０に供給する。一方、パッド１３４は、遅延時間測定回路１４０の出力電位を、外部に出力する（後述）。
遅延時間測定回路１４０は、パッド１３１と信号端子１１１との間の遅延時間、パッド１３２と信号端子１１２との間の遅延時間およびパッド１３３と信号端子１１３との間の遅延時間を測定するための回路である。遅延時間測定回路１４０は、ｎＭＯＳトランジスタ１４１〜１４３と、定電流源１４４とを備えている。トランジスタ１４１は、ソースが接地され、ドレインがパッド１３４に接続され、且つ、ゲートが信号端子１１１に接続されている。トランジスタ１４２は、ソースが接地され、ドレインがパッド１３４に接続され、且つ、ゲートが信号端子１１２に接続されている。また、トランジスタ１４３は、ソースが接地され、ドレインがパッド１３４に接続され、且つ、ゲートが信号端子１１３に接続されている。定電流源１４４は、パッド１３４に第１プルアップ電位を供給するための供給源である。なお、本実施形態では定電流源１４４を遅延時間測定回路１４０内に設けたが、半導体チップの外部に設けられた電流源を、第１プルアップ電位の供給源として使用してもよい。
このように、本実施形態の遅延時間測定回路１４０は、オープンドレイン構造のｎＭＯＳトランジスタ１４１〜１４３を設けて、これらのトランジスタ１４１〜１４３のドレインをパッド１３４に共通接続するとともに、このパッド１３４をプルアップしている。このようにして、本実施形態では、非常に簡単な構成で、ワイヤードＮＯＲの論理回路を構成している。
次に、図１に示した半導体集積回路１００の動作について、図２を用いて説明する。図２は、試験用信号ＴＣＬＫの立ち上がりを基準にして、試験用信号ＴＷＥ，ＴＲＥの立ち上がりおよび立ち下がりの遅延時間を測定する方法を示す信号波形図である。
まず、信号ＴＣＬＫ，ＴＷＥ，ＴＲＥの電位（すなわちパッド１３１〜１３３の電位）を、それぞれローレベルに固定する（図２（Ａ）、（Ｃ）、（Ｅ）参照）。これにより、信号ｉＣＬＫ，ｉＷＥ，ｉＲＥの電位（すなわち信号端子１１１〜１１３の電位）もローレベルになり、したがって、トランジスタ１４１〜１４３のゲート電位もローレベルになるので、トランジスタ１４１〜１４３はオフする。このとき、遅延検出信号ＴＥＳＴ１の電位（出力パッド１３４の電位）は、定電流源１４４によってプルアップされるので、ハイレベルである。
次に、信号ＴＷＥ，ＴＲＥをローレベルに維持したままの状態で、信号ＴＣＬＫをハイレベルに変化させる（図２（Ａ）参照）。これにより、遅延時間Ｔ０１後に、信号端子１１１の電位（ｉＣＬＫ）が、ハイレベルに変化する（図２（Ｂ）参照）。この結果、トランジスタ１４１がオンするので、遅延検出信号ＴＥＳＴ１の電位はローレベルに変化する（図２（Ｇ）参照）。信号ＴＣＬＫがハイレベルになってから信号ＴＥＳＴ１がローレベルになるまでの時間差を、Ｔ０２とする。
信号ＴＣＬＫをハイレベルにしてから時間Ｔａ経過後に、この信号ＴＣＬＫをローレベルに変化させる。これにより、信号ｉＣＬＫがローレベルになるので（図２（Ｂ）参照）、トランジスタ１４１が再びオフし、信号ＴＥＳＴ１はハイレベルに戻る（図２（Ｇ）参照）。
信号ＴＣＬＫをローレベルに戻してから時間Ｔｂ経過後に、信号ＴＣＬＫ，ＴＲＥをローレベルに維持したままの状態で、信号ＴＷＥをハイレベルに変化させる（図２（Ｃ）参照）。これにより、遅延時間Ｔ１１後に、信号端子１１２の電位（ｉＷＥ）が、ハイレベルに変化する（図２（Ｄ）参照）。信号ｉＷＥがハイレベルになると、トランジスタ１４２がオンし、したがって遅延検出信号ＴＥＳＴ１の電位がローレベルに変化する（図２（Ｇ）参照）。信号ＴＷＥがハイレベルになってから信号ＴＥＳＴ１がローレベルになるまでの時間差を、Ｔ１２とする。
信号ＴＷＥをハイレベルにしてから時間Ｔｃ経過後に、この信号ＴＷＥをローレベルに変化させる（図２（Ｃ）参照）。信号ＴＷＥがローレベルになってから遅延時間Ｔ１３後に、信号端子１１２の電位（ｉＷＥ）が、ローレベルに変化する（図２（Ｄ）参照）。さらに、信号ｉＷＥがローレベルになると、トランジスタ１４２がオフし、したがって遅延検出信号ＴＥＳＴ１の電位がハイレベルに変化する（図２（Ｇ）参照）。信号ＴＷＥがローレベルになってから信号ＴＥＳＴ１がハイレベルになるまでの遅延時間を、Ｔ１４とする。
信号ＴＷＥがローレベルになってから時間Ｔｄ経過後に、信号ＴＣＬＫ，ＴＷＥをローレベルに維持したままの状態で、信号ＴＲＥをハイレベルに変化させる（図２（Ｅ）参照）。これにより、遅延時間Ｔ２１後に、信号端子１１３の電位（ｉＲＥ）が、ハイレベルに変化する（図２（Ｆ）参照）。信号ｉＲＥがハイレベルになると、トランジスタ１４３がオンし、したがって遅延検出信号ＴＥＳＴ１の電位がローレベルに変化する（図２（Ｇ）参照）。信号ＴＲＥがハイレベルになってから信号ＴＥＳＴ１がローレベルになるまでの時間差を、Ｔ２２とする。
信号ＴＲＥがハイレベルに変化してから所定時間Ｔｅ経過後に、この信号ＴＲＥをローレベルに変化させる（図２（Ｅ）参照）。これにより、信号ＴＲＥがローレベルになってから遅延時間Ｔ２３後に、信号端子１１３の電位（ｉＲＥ）がローレベルに変化する（図２（Ｆ）参照）。さらに、信号ｉＲＥがローレベルになると、トランジスタ１４３がオフするので、遅延検出信号ＴＥＳＴ１の電位はハイレベルに変化する（図２（Ｇ）参照）。信号ＴＲＥがローレベルになってから信号ＴＥＳＴ１がハイレベルになるまでの遅延時間を、Ｔ２４とする。
以上により、遅延時間差の測定が終了する。
ここで、試験用信号ＴＣＬＫが立ち上がるときの、パッド１３１と信号端子１１１との間の遅延時間は、Ｔ０１と一致する。また、試験用信号ＴＷＥが立ち上がるときの、パッド１３２と信号端子１１２との間の遅延時間は、Ｔ１１と一致する。したがって、試験用信号ＴＣＬＫ，ＴＷＥの遅延時間差は、Ｔ１１−Ｔ０１で与えられる。そして、この遅延時間差Ｔ１１−Ｔ０１は、上述の測定値Ｔ０２とＴ１２との差Ｔ１２−Ｔ０２に近似的に一致する。信号ｉＣＬＫが立ち上がってから試験用信号ＴＥＳＴ１が立ち下がるまでの時間Ｔ０２−Ｔ０１は、信号ｉＷＥが立ち上がってから試験用信号ＴＥＳＴ１が立ち下がるまでの時間Ｔ１２−Ｔ１１と、近似的に同一だからである。したがって、信号ｉＣＬＫ，ｉＷＥの立ち上がり遅延時間の差は、測定値Ｔ１２と測定値Ｔ０２との差Ｔ１２−Ｔ０２で与えられる。このような理由から、信号ｉＣＬＫ，ｉＷＥの立ち上がり遅延時間の差は、時間Ｔ０２，Ｔ１２を測定することによって求めることができる。同様に、試験用信号ＴＣＬＫ，ＴＲＥの立ち上がり遅延時間の差は、時間Ｔ０２，Ｔ２２を測定することによって求めることができる。
また、図２から解るように、信号ｉＣＬＫ（信号端子１１１の電位）が立ち上がってから信号ｉＷＥ（信号端子１１２の電位）が立ち下がるまでの経過時間は、Ｔａ−Ｔ０１＋Ｔｂ＋Ｔｃ＋Ｔ１３で与えられる。ここで、信号ｉＷＥ（信号端子１１２の電位）が立ち下がってから信号ＴＥＳＴ１（パッド１３４の電位）が立ち上がるまでの時間Ｔ１４−Ｔ１３は、上述のＴ０２−Ｔ０１と近似的に一致する。すなわち、Ｔ１４−Ｔ１３≒Ｔ０２−Ｔ０１である。したがって、−Ｔ０１＋Ｔ１３≒−Ｔ０２＋Ｔ１４となる。このため、上述の時間Ｔａ−Ｔ０１＋Ｔｂ＋Ｔｃ＋Ｔ１３は、Ｔａ−Ｔ０２＋Ｔｂ＋Ｔｃ＋Ｔ１４と近似的に一致する。このような理由から、信号ｉＣＬＫが立ち上がってから信号ｉＷＥが立ち下がるまでの経過時間は、時間Ｔ０２，Ｔ１４を測定することによって求めることができる。同様にして、信号ｉＣＬＫが立ち上がってから信号ｉＲＥが立ち下がるまでの経過時間は、時間Ｔ０２，Ｔ２４を測定することによって求めることができる。
なお、信号ｉＣＬＫが立ち下がってから信号ｉＷＥ，ｉＲＥが立ち下がるまでの遅延時間も、同様にして測定することができることは、もちろんである。
以上説明したように、本実施形態に係る半導体集積回路１００によれば、試験用信号ＴＣＬＫ，ＴＷＥ，ＴＲＥがパッド１３１，１３２，１３３に供給されてからパッド１３４の電位が変化するまでの時間を測定することによって、試験用信号ＴＣＬＫ，ＴＷＥ，ＴＲＥがメモリマクロ１１０の信号端子１１１，１１２，１１３に到達するまでの遅延時間差を得ることができる。
また、上述のように、本実施形態では、パッド１３４の電位を制御するためのトランジスタ１４１〜１４３を、オープンドレイン構造のトランジスタ１４１〜１４３で構成した。オープンドレイン構造のトランジスタを使用することにより、ソースフォロア構造の場合のように各トランジスタ毎に電源を設ける必要がなく、且つ、トランジスタ１４１〜１４３のドレインをパッド１３４に共通接続するとともに該パッド１３４をプルアップするだけでＮＯＲ論理出力を得ることができる。したがって、本実施形態では、非常に小さい回路で、遅延時間の測定を行うことができる。
さらに、作業員の人手による探針作業が不要となり、遅延時間差の測定工程を容易に自動化できるので、動作試験の所要時間を短縮できるとともに、高温下での動作試験が容易になる。
第２実施形態
次に、本発明の第２実施形態に係る半導体集積回路について、図３および図４を用いて説明する。本実施形態は、メモリマクロのアクセスタイム（クロックがメモリマクロに入力されてから、このメモリマクロが読み出しデータを出力するまでの時間）を測定することができる半導体集積回路を提供する。
図３は、本実施形態に係る半導体集積回路の要部構成を概略的に示すブロック図である。図３において、図１と同じ符号を付した構成要素は、それぞれ図１の場合と同じものを示している。
図３に示したように、本実施形態の半導体集積回路３００は、ロジック３１０と、パッド３２１，３２２，３２３と、遅延時間測定回路３３０とを備えている。
ロジック３１０は、ロジック１２０の一部である。通常動作時には、ロジック３１０は、メモリマクロ１１０の信号端子１１４から入力した信号ｉＤｏｕｔに基づいて出力信号を生成し、パッド３２１に出力する。一方、試験動作時には、ロジック３１０は、信号端子１１４から入力した信号ｉＤｏｕｔを、そのまま信号ＴＤｏｕｔとしてパッド３２１に出力する。
パッド３２１，３２２，３２３は、従来と同様の信号入出力用パッドである（図１３のパッド１３３０参照）。パッド３２１は、上述のように、ロジック３１０が出力した試験用信号ＴＤｏｕｔを、外部に出力する。パッド３２２は、遅延時間測定回路３３０の出力電位ＴＥＳＴ２を、外部に出力する。パッド３２３は、トランジスタ３３２，３３３（後述）のオン／オフを制御するためのゲート電位を入力する。
遅延時間測定回路３３０は、第１実施形態に係る遅延時間測定回路１４０と同様のトランジスタ１４１〜１４３および定電流源１４４に加えて、オープンドレイン接続のｎＭＯＳトランジスタ３３１〜３３３および定電流源３３４を備えている。トランジスタ３３１は、ソースが接地され、ドレインがパッド３２２に接続され、且つ、ゲートが信号端子１１４に接続されている。トランジスタ３３２は、ソースが接地され、ドレインがパッド３２２に接続され、且つ、ゲートがパッド３２３に接続されている。また、トランジスタ３３３は、ソースが接地され、ドレインがパッド１３４に接続され、且つ、ゲートがパッド３２３に接続されている。定電流源３３４は、パッド３２２に第２プルアップ電位を供給するための供給源である。なお、本実施形態では定電流源１４４，３３４を遅延時間測定回路３３０内に設けたが、半導体チップの外部に設けられた電流源を、第１、第２プルアップ電位の供給源として使用してもよい。
次に、図３に示した半導体集積回路３００の動作について、図４を用いて説明する。図４は、メモリマクロ１１０のアクセスタイムを測定する方法を示す信号波形図である。
まず、信号ＴＣＬＫ，ＴＷＥ，ＴＲＥ，ＴＥＳＴ３の電位（すなわちパッド１３１〜１３３，３２３の電位）を、それぞれローレベルに固定する（信号ＴＷＥ，ＴＲＥについては図示せず）。このとき、信号ｉＤｏｕｔのレベルも、ローレベルになる。したがって、トランジスタ１４１〜１４３，３３１〜３３３はオフする。また、遅延検出信号ＴＥＳＴ１，ＴＥＳＴ２の電位（出力パッド１３４，３２２の電位）は、定電流源１４４，３３４によってプルアップされるので、ハイレベルである。
次に、信号ＴＷＥ，ＴＲＥをローレベルに維持したままの状態で、信号ＴＣＬＫをハイレベルに変化させる（図４（Ａ）参照）。これにより、遅延時間Ｔ０１後に、信号端子１１１の電位（ｉＣＬＫ）が、ハイレベルに変化する（図４（Ｃ）参照）。これにより、トランジスタ１４１がオンするので、遅延検出信号ＴＥＳＴ１の電位はローレベルに変化する（図４（Ｆ）参照）。そして、試験用信号ＴＣＬＫがハイレベルになってから信号ＴＥＳＴ１がローレベルになるまでの時間Ｔ０２が、測定される。
また、信号ｉＣＬＫがハイレベルになると、信号ｉＤｏｕｔ（信号端子１１４の電位）がハイレベルになり（図４（Ｄ））、したがって、試験用信号ＴＤｏｕｔ（パッド３２１の電位）もハイレベルになる（図４（Ｅ）参照）。本実施形態では、試験用信号ＴＣＬＫがハイレベルになってから試験用信号ＴＤｏｕｔがハイレベルになるまでの時間Ｔ０３が測定される。
その後、試験用信号ＴＣＬＫを、ローレベルに戻す。これにより、試験用信号ＴＣＬＫ，ＴＷＥ，ＴＲＥ，ＴＤｏｕｔ，ＴＥＳＴ３はすべてローレベルになるので、トランジスタ１４１〜１４３，３３１〜３３３はオフする。このため、定電流源１４４，３３４のプルアップにより、パッド１３４，３２２はハイレベルになる。
次に、信号ＴＣＬＫ，ＴＷＥ，ＴＲＥをローレベルに維持したまま、信号ＴＥＳＴ３をハイレベルにする（図４（Ｂ）参照）。これにより、トランジスタ３３２，３３３がオンするので、パッド１３４，３２２はローレベルになる。このとき、信号ＴＥＳＴ３が立ち上がってからパッド１３４の電位が立ち下がるまでの時間Ｔ０４（図４（Ｇ）参照）と、信号ＴＥＳＴ３が立ち上がってからパッド３２２の電位が立ち下がるまでの時間Ｔ０５（図４（Ｇ）参照）とが、測定される。
以上により、測定が終了する。
ここで、測定時間Ｔ０４は、信号ｉＣＬＫが立ち上がってから信号ＴＥＳＴ１が立ち下がるまでの時間Ｔ０６（図４（Ｃ）参照）と、近似的に一致する。したがって、パッド１３１と信号端子１１１との間の遅延時間Ｔ０１（すなわちＴ０２−Ｔ０６）は、Ｔ０２−Ｔ０４と近似的に一致する。
また、測定時間Ｔ０５は、信号ｉＤｏｕｔがハイレベルになってから信号ＴＥＳＴ２が立ち下がるまでの時間Ｔ０７（図４（Ｄ）参照）と、近似的に一致する。すなわち、信号端子１１４とパッド３２１との間の遅延時間Ｔ０７は、測定時間Ｔ０５と近似的に一致する。
上述のように、メモリマクロ１１０のアクセスタイムは、信号ｉＣＬＫが立ち上がってから信号ｉＤｏｕｔが立ち上がるまでの時間である。図４から解るように、アクセスタイムは、Ｔ０３−Ｔ０１−Ｔ０７で与えられる。ここで、上述のように、Ｔ０１はＴ０２−Ｔ０４と近似的に一致し、且つ、Ｔ０７はＴ０５と近似的に一致する。したがって、メモリマクロ１１０のアクセスタイムは、Ｔ０３−Ｔ０２＋Ｔ０４−Ｔ０５で与えられる。
以上説明したように、本実施形態に係る半導体集積回路３００によれば、簡単な構成の遅延時間測定回路３３０を追加するだけで、メモリマクロ１１０のアクセスタイムを正確に測定することができる。
また、本実施形態によれば、作業員の人手による探針作業が不要となり、アクセスタイムの測定工程を容易に自動化できるので、動作試験の所要時間を短縮できるとともに、高温下での動作試験が容易になる。
なお、ここではアクセスタイムの測定を例に採って説明したが、本実施形態の半導体集積回路３００によれば、信号ｉＣＬＫ，ｉＷＥ，ｉＲＥ，ｉＤｏｕｔのレベル変化から信号ＴＥＳＴ１，ＴＥＳＴ２のレベル変化までの時間を直接測定できるので、信号ＴＣＬＫ，ＴＷＥ，ＴＲＥの絶対的な遅延時間を測定することも可能である。
第３実施形態
次に、本発明の第３実施形態に係る半導体集積回路について、図５および図６を用いて説明する。
図５は、本実施形態に係る半導体集積回路の要部構成を概略的に示すブロック図である。図５において、図１と同じ符号を付した構成要素は、それぞれ図１の場合と同じものを示している。
図５に示したように、本実施形態の半導体集積回路５００では、遅延時間測定回路１４０内にｎＭＯＳトランジスタ５０１が設けられている。
トランジスタ５０１は、トランジスタ１４１〜１４３のドレインとパッド１３４との間に設けられ、試験モード信号ｉＴＥＳＴをゲートから入力する。試験モード信号ｉＴＥＳＴは、外部から入力されてもよいし、ロジック１２０内で生成されてもよい。
また、本実施形態では、信号ＴＥＳＴ１を出力するためのパッド１３４として、ロジック１２０に接続されたパッドが使用される。すなわち、パッド１３４は、通常動作時にはロジック１２０の信号入出力等に使用され、試験動作時には信号ＴＥＳＴ１を出力するためのパッドとして使用される。
次に、図５に示した半導体集積回路５００の動作について、図６の信号波形図を用いて説明する。
動作試験を行うとき、まず、試験モード信号ｉＴＥＳＴがハイレベルに設定される（図６（Ｈ）参照）。これにより、トランジスタ５０１がオンして、トランジスタ１４１〜１４３のドレインとパッド１３４とが導通するので、遅延時間差測定が可能になる。遅延時間測定の詳細（図６（Ａ）〜（Ｇ）参照）は、上述の第１実施形態の場合（図２参照）と同様であるので、説明を省略する。
そして、動作試験が終了すると、この試験モード信号ｉＴＥＳＴは、ローレベルに戻される。
以上説明したように、本実施形態の半導体集積回路５００によれば、第１実施形態に係る半導体集積回路１００と同様、簡単な構成の遅延時間測定回路１４０を追加するだけで、遅延時間差を正確に測定することができる。
また、作業員の人手による探針作業が不要となり、遅延時間差の測定工程を容易に自動化できるので、動作試験の所要時間を短縮できるとともに、高温下での動作試験が容易になる。
加えて、本実施形態によれば、試験用のパッドを通常動作時のパッドと共用するので、パッド数の増大を抑えることができ、したがってチップサイズの増大を抑制できる。さらに、試験用のパッドと通常動作時のパッドとを共用することにより、試験動作時に、このパッドの評価を行うこともできる。
第１参考例
次に、第１参考例に係る半導体集積回路について、図７および図８を用いて説明する。本第１参考例は、メモリマクロのみの消費電流を検出することができる半導体集積回路を提供する。
図７は、第１参考例に係る半導体集積回路の要部構成を概略的に示すブロック図である。
図７に示したように、第１参考例に係る半導体集積回路７００は、メモリマクロ７１０と、ロジック７２０と、パッド７３１〜７３６とを備えている。
メモリマクロ７１０は、信号端子７１１，７１２，７１３，７１４，７１５から信号ｉＣＬＫ，ｉＷＥ，ｉＲＥ，ｉＤＩＮ，ｉＴＥＳＴを入力し、さらに、信号端子７１６からデータ信号ｉＤｏｕｔを出力する。このメモリマクロ７１０は、電源ラインＶＣＣ，ＶＳＳに接続されている。また、メモリマクロ７１０は、入力切替回路７１７および出力切替回路７１８を備えている。入力切替回路７１７および出力切替回路７１８の詳細は、図８を用いて後述する。
ロジック７２０は、メモリマクロ７１０の入力信号を生成する。ロジック７２０は、パッド７３１〜７３４から入力された信号ＣＬＫ，ＷＥ，ＲＥ，ＤＩＮに基づいて信号ｉＣＬＫ，ｉＷＥ，ｉＲＥ，ｉＤＩＮを生成し、メモリマクロ７１０の信号端子７１１〜７１４に供給する。加えて、ロジック７２０は、半導体集積回路７００全体の消費電流を測定する時にはモード信号ｉＴＥＳＴをローレベルに設定し、ロジック７２０のみの消費電流を測定する時にはモード信号ｉＴＥＳＴをハイレベルに設定する。また、ロジック７２０は、メモリマクロ７１０から入力した信号ｉＤｏｕｔに基づいて出力信号Ｄｏｕｔを生成し、パッド７３５に出力する。このロジック７２０は、電源ラインＶＣＣ，ＶＳＳに接続されている。
パッド７３１〜７３６は、従来と同様の信号入出力用パッドである（図１３のパッド１３３０参照）。パッド７３１〜７３４は、上述のように信号ＣＬＫ，ＷＥ，ＲＥ，ＤＩＮを外部から入力し、ロジック７２０に供給する。また、パッド７３５は、ロジック７２０で生成された信号Ｄｏｕｔを入力し、外部に出力する。さらに、パッド７３６は、試験用擬似信号ＴＥＳＴＤＩＮを外部から入力し、ロジック７２０に供給する。
図８（Ａ）は、入力切替回路７１７の内部構造を示す回路図である。図８（Ａ）に示したように、入力切替回路７１７は、インバータ８０１と、４個のゲート８０２〜８０５とを備えている。
インバータ８０１は、モード信号ｉＴＥＳＴを反転し、信号／ｉＴＥＳＴとして出力する。
ゲート８０２は、反転モード信号／ｉＴＥＳＴがハイレベルのときは信号ｉＣＬＫの反転値を後段回路に出力し、反転モード信号／ｉＴＥＳＴがローレベルのときには出力をハイインピーダンスにする。
ゲート８０３は、反転モード信号／ｉＴＥＳＴがハイレベルのときは信号ｉＷＥの反転値を後段回路に出力し、反転モード信号／ｉＴＥＳＴがローレベルのときには出力をハイインピーダンスにする。
ゲート８０４は、反転モード信号／ｉＴＥＳＴがハイレベルのときは信号ｉＲＥの反転値を後段回路に出力し、反転モード信号／ｉＴＥＳＴがローレベルのときには出力をハイインピーダンスにする。
ゲート８０５は、反転モード信号／ｉＴＥＳＴがハイレベルのときは信号ｉＤＩＮの反転値を後段回路に出力し、反転モード信号／ｉＴＥＳＴがローレベルのときには出力をハイインピーダンスにする。
このような構成により、入力切替回路７１７は、モード信号ｉＴＥＳＴがローレベルのときは信号ｉＣＬＫ，ｉＷＥ，ｉＲＥ，ｉＤＩＮを反転して後段回路に送り、且つ、モード信号ｉＴＥＳＴがハイレベルのときは出力をハイインピーダンスにすることができる。
図８（Ｂ）は、出力切替回路７１８の内部構造を示す回路図である。図８（Ｂ）に示したように、出力切替回路７１８は、インバータ８１１と、ｐＭＯＳトランジスタ８１２，８１３と、ｎＭＯＳトランジスタ８１４，８１５とを備えている。
インバータ８１１は、モード信号ｉＴＥＳＴを反転し、反転モード信号／ｉＴＥＳＴとして出力する。
ｐＭＯＳトランジスタ８１２は、ソースが電源ラインＶＣＣに接続され、且つ、ゲートからモード信号ｉＴＥＳＴを入力する。
ｐＭＯＳトランジスタ８１３は、ソースがｐＭＯＳトランジスタ８１２のドレインに接続され、且つ、ゲートから読み出しデータＤを入力する。
ｎＭＯＳトランジスタ８１４は、ドレインがｐＭＯＳトランジスタ８１３のドレインに接続され、且つ、ゲートから読み出しデータＤを入力する。
ｎＭＯＳトランジスタ８１５は、ドレインがｎＭＯＳトランジスタ８１４のソースに接続され、ソースが接地され、且つ、ゲートから反転モード信号／ｉＴＥＳＴを入力する。
このような構成により、出力切替回路７１８は、モード信号ｉＴＥＳＴがローレベルのときはデータＤの反転信号ｉＤｏｕｔを後段回路に送り、且つ、モード信号ｉＴＥＳＴがハイレベルのときは出力をハイインピーダンスにすることができる。
次に、第１参考例に係る半導体集積回路７００の動作原理を説明する。
まず、ロジック７２０を制御して、モード信号ｉＴＥＳＴをローレベルに設定する。これにより、入力切替回路７１７は信号ｉＣＬＫ，ｉＷＥ，ｉＲＥ，ｉＤＩＮを通過させる状態になり、且つ、出力切替回路７１８は信号ｉＤｏｕｔを出力する状態になる。
続いて、通常動作時と同様の信号ＣＬＫ，ＷＥ，ＲＥ，ＤＩＮがパッド７３１〜７３４から入力される。また、このとき、パッド７３６はフローティング状態に設定される。したがって、ロジック７２０は、信号ＣＬＫ，ＷＥ，ＲＥ，ＤＩＮの論理に応じて信号ｉＣＬＫ，ｉＷＥ，ｉＲＥ，ｉＤＩＮを生成し、さらに、信号ｉＤｏｕｔの論理に応じて信号Ｄｏｕｔを生成する。また、メモリマクロ７１０は、信号ｉＣＬＫ，ｉＷＥ，ｉＲＥ，ｉＤＩＮの論理に応じて動作し、信号ｉＤｏｕｔを出力する。
このように、モード信号ｉＴＥＳＴがローレベルのときは、メモリマクロ７１０、ロジック７２０ともに、通常の動作を行う。したがって、モード信号ｉＴＥＳＴがローレベルのときの消費電流Ｉｎは、メモリマクロ７１０が消費する電流Ｉ１とロジック７２０が消費する電流Ｉ２との和である。
次に、ロジック７２０を制御して、モード信号ｉＴＥＳＴをハイレベルに変化させる。これにより、入力切替回路７１７は信号ｉＣＬＫ，ｉＷＥ，ｉＲＥ，ｉＤＩＮをハイインピーダンスに固定し、且つ、出力切替回路７１８は信号端子７１６をハイインピーダンスに固定する。
続いて、通常動作時と同様の信号ＣＬＫ，ＷＥ，ＲＥ，ＤＩＮがパッド７３１〜７３４から入力される。そして、ロジック７２０は、通常動作時と同様、信号ＣＬＫ，ＷＥ，ＲＥ，ＤＩＮの論理に応じて信号ｉＣＬＫ，ｉＷＥ，ｉＲＥ，ｉＤＩＮを生成する。また、上述のように出力切り替え回路７１８の出力はハイインピーダンスであり且つ試験用擬似信号ＴＥＳＴＤＩＮがパッド７３６から入力されるので、ロジック７２０は試験用擬似信号ＴＥＳＴＤＩＮを用いて信号Ｄｏｕｔを生成する。その一方で、信号ｉＣＬＫ，ｉＷＥ，ｉＲＥ，ｉＤＩＮがハイインピーダンスに固定されているので、メモリマクロ７１０の動作は完全に停止した状態である。
このように、モード信号ｉＴＥＳＴがハイレベルのとき、ロジック７２０は通常の動作を行うが、メモリマクロ７１０の動作は完全に停止する。したがって、このときの消費電流Ｉｔは、ロジック７２０の消費電流Ｉ２に一致する。
このような理由から、半導体集積回路７００全体の消費電流Ｉｎと試験動作時の消費電流Ｉｔとの差Ｉｎ−Ｉｔを計算することにより、メモリマクロ７１０の消費電流Ｉ１を得ることができる。
以上説明したように、第１参考例に係る半導体集積回路によれば、メモリマクロ７１０のみの消費電流を容易且つ正確に測定することができる。
また、試験用擬似信号ＴＥＳＴＤＩＮをパッド７３６に入力してロジック７２０に供給するので、メモリマクロ７１０の出力信号を擬似的に任意に作成することができ、したがって、動作試験の自由度が高まる。
第２参考例
次に、第２参考例に係る半導体集積回路について、図９および図１０を用いて説明する。第２参考例は、メモリマクロのみの消費電流を検出することができる半導体集積回路を提供する。
図９は、第２参考例に係る半導体集積回路の要部構成を概略的に示すブロック図である。図９において、図７と同じ符号を付した構成要素は、それぞれ図７の場合と同じものを示している。
図９に示したように、第２参考例に係る半導体集積回路９００は、擬似信号切替回路９１０を備えている。
擬似信号切替回路９１０は、モード信号ｉＴＥＳＴがハイレベルのときに、パッド９２１の電位を、試験用擬似信号ＴＥＳＴＤＩＮとして、メモリマクロ７１０の信号端子７１６に供給する。一方、モード信号ｉＴＥＳＴがローレベルのときには、擬似信号切替回路９１０は、出力をハイインピーダンスにする。
なお、パッド９２１は、上述の第１参考例に係る半導体集積回路７００（図７参照）では示されていないが、通常動作時に、何らかの信号を入出力するために使用されるパッドである（図１３のパッド１３３０参照）。
図１０は、擬似信号切替回路９１０の内部構成例を示す回路図である。図１０に示したように、この擬似信号切替回路９１０は、インバータ１００１と、ｐＭＯＳトランジスタ１００２と、ｎＭＯＳトランジスタ１００３とを備えている。
インバータ１００１は、信号端子７１５から入力したモード信号ｉＴＥＳＴを、反転して出力する。
トランジスタ１００２は、ソースがパッド９２１に接続され、ドレインが信号端子７１６に接続され、且つ、ゲートがインバータ１００１の出力端子に接続されている。
トランジスタ１００３は、ドレインがパッド９２１に接続され、ソースが信号端子７１６に接続され、且つ、ゲートが信号端子７１５に接続されている。
図１０に示したような回路によれば、モード信号ｉＴＥＳＴがハイレベルのときにパッド９２１の電位をメモリマクロ７１０の信号端子７１６に印加するとともに、モード信号ｉＴＥＳＴがローレベルのときには出力をハイインピーダンスにすることができる。
第２参考例に係る半導体集積回路９００の動作は、試験用擬似信号ＴＥＳＴＤＩＮを入力するためのパッドとしてパッド９２１が使用されることを除いて、上述の第１参考例に係る半導体集積回路７００の動作と同じである。
第２参考例に係る半導体集積回路によれば、上述の第１参考例と同様、メモリマクロ７１０のみの消費電流を容易且つ正確に測定できるとともに、メモリマクロ７１０の出力信号を擬似的に任意に作成することができるので動作試験の自由度が高まる。
加えて、第２参考例によれば、試験用擬似信号ＴＥＳＴＤＩＮを入力するための専用のパッドを設ける必要がないので、半導体集積回路のチップサイズを小さくすることができる。
さらに、第２参考例によれば、半導体装置を組み立てた後に消費電流の測定を行うことが可能になる。
第３参考例
次に、第３参考例に係る半導体集積回路について、図１１および図１２を用いて説明する。第３参考例は、メモリマクロのみの消費電流を検出することができる半導体集積回路を提供する。
図１１は、第３参考例に係る半導体集積回路の要部構成を概略的に示すブロック図である。図１１において、図７と同じ符号を付した構成要素は、それぞれ図７の場合と同じものを示している。
図１１に示したように、第３参考例に係る半導体集積回路１１００は、擬似信号発生回路１１１０を備えている。
擬似信号発生回路１１１０は、モード信号ｉＴＥＳＴがハイレベルのときに、信号端子７１４の電位（すなわち信号ｉＤＩＮ）を、試験用擬似信号ＴＥＳＴＤＩＮとして、メモリマクロ７１０の信号端子７１６に供給する。一方、モード信号ｉＴＥＳＴがローレベルのときには、擬似信号発生回路１１１０は、出力をハイインピーダンスにする。
図１２は、擬似信号発生回路１１１０の内部構成例を示す回路図である。図１２に示したように、擬似信号発生回路１１１０は、インバータ１２０１，１２０２と、ｐＭＯＳトランジスタ１２０３，１２０４と、ｎＭＯＳトランジスタ１２０５，１２０６とを備えている。
インバータ１２０１は、モード信号ｉＴＥＳＴを反転して、出力する。
インバータ１２０２は、信号ｉＤＩＮを反転して、出力する。
ｐＭＯＳトランジスタ１２０３は、ソースが電源ラインＶＣＣに接続され、且つ、ゲートがインバータ１２０１の出力端子に接続されている。
ｐＭＯＳトランジスタ１２０４は、ソースがｐＭＯＳトランジスタ１２０３のドレインに接続され、且つ、ゲートがインバータ１２０２の出力端子に接続されている。
ｎＭＯＳトランジスタ１２０５は、ドレインがｐＭＯＳトランジスタ１２０４のドレインに接続され、且つ、ゲートがインバータ１２０２の出力端子に接続されている。
ｎＭＯＳトランジスタ１２０６は、ドレインがｎＭＯＳトランジスタ１２０５のソースに接続され、ソースが接地され、且つ、ゲートからモード信号ｉＴＥＳＴを入力する。
図１２のような回路によれば、モード信号ｉＴＥＳＴがハイレベルのときに試験用信号ｉＤＩＮを試験用擬似信号ＴＥＳＴＤＩＮとして信号端子７１６に印加するとともに、モード信号ｉＴＥＳＴがローレベルのときには出力をハイインピーダンスにすることができる。
第３参考例に係る半導体集積回路１１００の動作は、試験用擬似信号ＴＥＳＴＤＩＮとして試験用信号ｉＤＩＮがそのまま使用されることを除いて、上述の第１参考例に係る半導体集積回路７００の動作と同じである。
第３参考例に係る半導体集積回路によれば、上述の第１参考例と同様、メモリマクロ７１０のみの消費電流を容易且つ正確に測定できるとともに、メモリマクロ７１０の出力信号を擬似的に任意に作成することができるので動作試験の自由度が高まる。
加えて、第３参考例によれば、試験用擬似信号ＴＥＳＴＤＩＮを入力するための専用のパッドを設ける必要がないので、半導体集積回路のチップサイズを小さくすることができる。
また、第３参考例によれば、半導体装置を組み立てた後に消費電流の測定を行うことが可能になる。
第１実施形態に係る半導体集積回路の要部構成を概略的に示すブロック図である。 第１実施形態に係る半導体集積回路の動作を説明するための信号波形図である。 第２実施形態に係る半導体集積回路の要部構成を概略的に示すブロック図である。 第２実施形態に係る半導体集積回路の動作を説明するための信号波形図である。 第３実施形態に係る半導体集積回路の要部構成を概略的に示すブロック図である。 第３実施形態に係る半導体集積回路の動作を説明するための信号波形図である。 第１参考例に係る半導体集積回路の要部構成を概略的に示すブロック図である。 第１参考例に係る入力切替回路および出力切替回路の構成を示す回路図である。 第２参考例に係る半導体集積回路の要部構成を概略的に示すブロック図である。 第２参考例に係る擬似信号切替回路の構成を示す回路図である。 第３参考例に係る半導体集積回路の要部構成を概略的に示すブロック図である。 第３参考例に係る擬似信号発生回路の構成を示す回路図である。 従来の半導体集積回路の要部構成を概略的に示すブロック図である。 従来の半導体集積回路の動作を説明するための概念図である。
符号の説明
１００，３００，５００ 半導体集積回路
１１０，７１０ メモリマクロ
１１１〜１１４，７１１〜７１６ メモリマクロの信号端子
１２０，７２０ ロジック
１３１〜１３４，７３１〜７３６ パッド
１４０，３３０ 遅延時間測定回路
７１７ 入力切替回路
７１８ 出力切替回路
９１０ 擬似信号切替回路
１１１０ 擬似信号発生回路

Claims (2)

  1. 動作試験が行われる被試験回路と、外部から試験用信号を入力する複数のパッドと、動作試験時に前記複数のパッドから入力された前記試験用信号をそれぞれ前記被試験回路の信号入力端子に導くために他の回路内に形成された複数の信号経路とを備える半導体集積回路であって、
    第１プルアップ電位が供給される第１試験用パッドと、
    一端が該第１試験用パッドに接続され、他端が電源ラインに接続され、且つ、対応する前記信号入力端子に制御端子が接続された、複数の第１トランジスタを有する遅延時間測定回路と、
    第２プルアップ電位が供給される第２試験用パッドと、
    を有し、且つ、
    前記遅延時間測定回路が、
    一端が該第２試験用パッドに接続され、他端が前記電源ラインに接続され、且つ、前記被試験回路の信号出力端子に制御端子が接続された、第２トランジスタと、
    一端が前記第２試験用パッドに接続され、他端が前記電源ラインに接続され、且つ、第３試験用パッドに制御端子が接続された、第３トランジスタと、
    一端が前記第１試験用パッドに接続され、他端が前記電源ラインに接続され、且つ、前記第３試験用パッドに制御端子が接続された、第４トランジスタと、
    をさらに有する、
    ことを特徴とする半導体集積回路。
  2. 前記第１試験用パッドが、通常動作時に他の信号の入力または出力に使用されるパッドであり、
    該第１試験用パッドと前記第１トランジスタの前記一端および前記第１プルアップ電位の供給源との間にスイッチトランジスタが設けられ、
    該スイッチトランジスタが、前記通常動作時にはオフし、且つ、前記動作試験時にはオンする、
    ことを特徴とする請求項１に記載の半導体集積回路。
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