JP4233579B2 - クロック入出力装置 - Google Patents

Description

本発明は、発振回路などで発生されたクロックを供給するクロック経路において使用されるバッファやセレクタ回路などのクロック入出力回路に関するもので、特に、論理ゲートが組み合わされて構成されるクロック入出力回路に関する。

従来、発振器で生成されたクロックを別のＩＣなどに入力される際、ＩＣに入力されるクロックの波形劣化を防ぐために、発振器とＩＣとの間にはクロックバッファが挿入される（非特許文献１参照）。このようなクロックバッファとして、インバータが用いられる。又、周波数の異なる複数のクロックが出力される発振器などにおいては、出力するクロックを選択するためのセレクタ回路やスイッチなどとともに構成される。

このようなセレクタ回路やスイッチとしてＮＡＮＤゲートやＮＯＲゲートなどの論理ゲートが用いられる。例えば、図８のように、発振器からのクロックとクロックの出力の可否を決定するイネーブル信号とが入力されるＮＡＮＤゲートＮａがセレクタ回路として構成され、このＮＡＮＤゲートＮａから出力されるクロックがバッファとして構成されるインバータＩｖに入力される。図８のように構成されるＮＡＮＤゲートＮａ及びインバータＩｖは、図９のように、複数のＭＯＳトランジスタで構成される。

即ち、ＮＡＮＤゲートＮａが、ソースに直流電圧ＶＤＤが印加されるＰチャネルのＭＯＳトランジスタＴ１，Ｔ２と、ＭＯＳトランジスタＴ１，Ｔ２のドレインにドレインが接続されたＮチャネルのＭＯＳトランジスタＴ３と、ＭＯＳトランジスタＴ３のソースにドレインが接続されるとともにソースが接地されたＮチャネルのＭＯＳトランジスタＴ４とによって構成される。このＮＡＮＤゲートＮａにおいて、ＭＯＳトランジスタＴ２，Ｔ３のゲートにイネーブル信号が入力されるとともに、ＭＯＳトランジスタＴ１，Ｔ４のゲートにクロックが入力される。そして、ＭＯＳトランジスタＴ１〜Ｔ３のドレインの接続ノードが出力となる。

又、インバータＩｖが、ソースに直流電圧ＶＤＤが印加されたＰチャネルのＭＯＳトランジスタＴ５と、ＭＯＳトランジスタＴ５のドレインにドレインが接続されるとともにソースが接地されたＮチャネルのＭＯＳトランジスタＴ６とによって構成される。このインバータＩｖにおいて、ＭＯＳトランジスタＴ１〜Ｔ３のドレインの接続ノードがＭＯＳトランジスタトランジスタＴ４，Ｔ５のゲートに接続されて、ＮＡＮＤゲートＮａからの出力が入力される。そして、ＭＯＳトランジスタＴ４，Ｔ５のドレインの接続ノードが出力となる。
「トランジスタ技術 ２００１年８月号」ＣＱ出版社、第２５５頁−第２５６頁

上述のように、発振器からの出力電圧が０〜ＶＤＤの間で変化するとともに、インバータＩｖに直流電圧ＶＤＤが印加される場合、インバータＩｖの閾値電圧がＶＤＤ／２となるように設計される。しかしながら、ＮＡＮＤゲートＮａにおいては、出力と電源電圧ＶＤＤとの間に並列に接続されたＭＯＳトランジスタＴ１，Ｔ２が設置され、出力と接地電圧との間に直列に接続されたＭＯＳトランジスタＴ３，Ｔ４が設置されているため、電源電圧側と接地電圧側とで設けられるＭＯＳトランジスタによるＯＮ抵抗が不均衡となる。

即ち、ハイとなるイネーブル信号が与えられて、ＮＡＮＤゲートＮａに入力されるクロックが出力されるとき、ＭＯＳトランジスタＴ２がＯＦＦとされるとともにＭＯＳトランジスタＴ３がＯＮとされる。このように、イネーブル信号がハイのとき、電源電圧側に１つのＭＯＳトランジスタＴ１が備えられ、接地電圧側に２つのＭＯＳトランジスタＴ３，Ｔ４が備えられた状態となるため、クロックによる閾値電圧がＶＤＤ／２よりも高い電圧にずれる。

このように、閾値電圧がＶＤＤ／２よりも高いＮＡＮＤゲートＮａと閾値電圧がＶＤＤ／２となるインバータＩｖとが接続されているとき、ＮＡＮＤゲートＮａに入力されるクロックとＮＡＮＤゲートＮａからの出力とインバータＩｖからの出力とが、図１０のタイミングチャートのような関係となる。図１０（ａ）のように、ＮＡＮＤゲートＮａに入力されるクロックがロー（接地電圧）からハイ（ＶＤＤ）に切り替わるとき、クロックの電圧がＶｔｈ（＞ＶＤＤ／２）よりも高くなると、図１０（ｂ）のように、ＮＡＮＤゲートＮａからの出力がハイからローに切り替わる。このように、ＮＡＮＤゲートＮａからの出力がハイからローに切り替わるとき、ＮＡＮＤゲートＮａからの出力がＶＤＤ／２より低くなると、図１０（ｃ）のように、インバータＩｖからの出力がローからハイに切り替わる。

又、図１０（ａ）のように、ＮＡＮＤゲートＮａに入力されるクロックがハイからローに切り替わるとき、クロックの電圧がＶｔｈよりも低くなると、図１０（ｂ）のように、ＮＡＮＤゲートＮａからの出力がローからハイに切り替わる。このように、ＮＡＮＤゲートＮａからの出力がローからハイに切り替わるとき、ＮＡＮＤゲートＮａからの出力がＶＤＤ／２より高くなると、図１０（ｃ）のように、インバータＩｖからの出力がハイからローに切り替わる。

このように、ＮＡＮＤゲートＮａの閾値電圧ＶｔｈがＶＤＤ／２より高いので、その出力がハイからローに切り替わるタイミングと、その出力がローからハイに切り替わるタイミングとが、図１０（ｂ）のように異なるものとなる。よって、ＮＡＮＤゲートＮａに入力されるクロックのデューティ比が５０％であっても、ＮＡＮＤゲートＮａから出力されるクロックのデューティ比は５０％からずれてしまう。そのため、閾値電圧がＶＤＤ／２となるインバータＩｖから出力されるクロックのデューティ比も５０％からずれたものとなり、後段に接続されるＩＣの動作に悪影響を与える。特に、このクロックのデューティ比のずれによる影響は、高速周波数のクロックを用いたときに、より顕著なものとなる。

図８のように、論理ゲートで構成されるセレクト回路やスイッチとバッファとによって構成された回路装置であるクロック入出力装置に対する動作確認は、配線抵抗及び配線容量を含めた回路の正確な動作速度及び論理の切替タイミングを計測するバックアノテーションなどの実サンプルに近い条件でのシミュレーションによって行われる。即ち、従来は、このようなシミュレーションにより回路構成を検討し、出力されるクロック入出力回路より出力されるクロックのデューティ比を５０％とするように、装置の動作状態を保証している。

又、このシミュレーションで保証された装置に対して、実サンプル測定では、インバータの閾値電圧を確認することで、その動作を簡易的に保証している。しかしながら、インバータの閾値電圧の確認だけでは、クロック入出力装置から出力されるクロックのデューティ比の保証に対する信頼性が低い。更に、各クロック入出力装置毎に、出力されるクロックのデューティ比を確認するには、各装置毎に実際に動作させてデューティ比を計測する必要があり、その確認のための検査工程が煩雑なものであった。

このような問題を鑑みて、本発明は出力するクロックのデューティ比を容易に測定することができるクロック入出力装置を提供することを目的とする。

上記目的を達成するために本発明は、クロックを通過させるゲートとして動作する論理ゲートにより構成されるクロック入出力装置において、該クロック入出力装置の最終段に設けられるインバータが、第１電極に電源電圧が印加されるとともに、通常動作時にはＯＮとされる第１トランジスタと、該第１トランジスタの第２電極に第１電極が接続され、制御電極に前段の論理ゲートから出力されるクロックが入力される該第１トランジスタと同一極性の第２トランジスタと、該第２トランジスタの第２電極に第２電極が接続され、制御電極に前段の論理ゲートから出力されるクロックが入力される該第１トランジスタと逆極性の第３トランジスタと、該第３トランジスタの第１電極に第２電極が接続され、第１電極が接地されるとともに、通常動作時にはＯＮとされる該第１トランジスタと逆極性の第４トランジスタと、によって構成され、該クロック入出力装置から出力されるクロックのデューティ比を計測する際、一方の端子が接地電圧と接続された抵抗の他方の端子と、前記インバータの出力となる前記第２トランジスタの第２電極及び前記第３トランジスタの第２電極の接続ノードとを接続する場合、前記第１トランジスタをＯＮとするとともに前記第４トランジスタをＯＦＦとして、前記抵抗を流れる電流を測定することで、出力クロックのデューティ比を計測し、又、一方の端子が電源電圧と接続された抵抗の他方の端子と、前記インバータの出力となる前記第２トランジスタの第２電極及び前記第３トランジスタの第２電極の接続ノードとを接続する場合、前記第４トランジスタをＯＮとするとともに前記第１トランジスタをＯＦＦとして、前記抵抗を流れる電流を測定することで、出力クロックのデューティ比を計測することを特徴とする。

このようなクロック入出力装置において、前記抵抗が電源電圧と接続される場合、前記抵抗を流れる電流を積分した値が所定値より大きくなったとき、出力クロックのデューティ比が基準値よりも小さいことを表し、前記抵抗を流れる電流を積分した値が所定値より小さくなったとき、出力クロックのデューティ比が基準値よりも大きいことを表す。又、前記抵抗が接地電圧と接続される場合、前記抵抗を流れる電流を積分した値が所定値より大きくなったとき、出力クロックのデューティ比が基準値よりも大きいことを表し、前記抵抗を流れる電流を積分した値が所定値より小さくなったとき、出力クロックのデューティ比が基準値よりも小さいことを表す。

また、前記クロック入出力装置において、前記論理ゲートが入力に対して出力を変化させる閾値電圧が供給される電源電圧の略１／２倍の電圧値であるとともにハイ・ロー・ハイインピーダンスの３出力を行うスリーステートインバータと、入力に対して出力を変化させる閾値電圧が供給される電源電圧の略１／２倍の電圧値であるインバータと、によって構成されるものとしても構わない。

また、前記論理ゲートの１つが２入力１出力のＡＮＤゲートであり、該ＡＮＤゲートが、入力端子が該ＡＮＤゲートの一方の入力となる第１スリーステートインバータと、入力端子が該ＡＮＤゲートの他方の入力となるとともに、入力される信号の状態によりハイインピーダンスとするか否かを決定する状態制御端子と入力端子とが接続される第２スリーステートインバータと、該第１及び第２スリーステートインバータの出力端子の接続ノードと入力端子が接続されるとともに、出力端子が該ＡＮＤゲートの出力となる前記クロック入出力装置の最終段に設けられた第１インバータと、前記第２スリーステートインバータの入力端子に入力端子が接続されるとともに、出力端子が前記第１スリーステートインバータの状態制御端子に接続された第２インバータと、によって構成されるものとしても構わない。

このとき、前記第１スリーステートインバータにクロックが入力されるとともに、前記第２スリーステートインバータにイネーブル信号が入力され、該イネーブル信号に基づいて、入力される前記クロックを前記第１インバータより出力することの可否が設定されるようにしても構わない。

また、前記論理ゲートの１つが２入力１出力のＯＲゲートであり、該ＯＲゲートが、入力端子が該ＯＲゲートの一方の入力となるとともに、入力される信号の状態によりハイインピーダンスとするか否かを決定する状態制御端子に該ＯＲゲートの他方の入力が入力される第１スリーステートインバータと、入力端子が該ＯＲゲートの他方の入力となる第２スリーステートインバータと、該第１及び第２スリーステートインバータの出力端子の接続ノードと入力端子が接続されるとともに、出力端子が該ＯＲゲートの出力となる前記クロック入出力装置の最終段に設けられた第１インバータと、前記第２スリーステートインバータの入力端子に入力端子が接続されるとともに、出力端子が前記第２スリーステートインバータの状態制御端子に接続された第２インバータと、によって構成されるものとしても構わない。

また、前記論理ゲートの１つが、入力される選択信号に基づいて２つのクロックから１つのクロックを選択して出力する論理ゲートであり、該論理ゲートが、入力端子に一方のクロックが入力されるとともに、入力される信号の状態によりハイインピーダンスとするか否かを決定する状態制御端子に前記選択信号が入力される第１スリーステートインバータと、入力端子に他方のクロックが入力される第２スリーステートインバータと、該第１及び第２スリーステートインバータの出力端子の接続ノードと入力端子が接続されるとともに、出力端子が該論理ゲートの出力となる前記クロック入出力装置の最終段に設けられた第１インバータと、入力端子に前記選択信号が入力されるとともに、出力端子が前記第２スリーステートインバータの状態制御端子に接続された第２インバータと、によって構成されるものとしても構わない。

尚、このような論理ゲートは、前記一方のクロックが入力される第１ＡＮＤゲートと、前記他方のクロックが入力されるとともに前記選択信号が入力される第２ＡＮＤゲートと、入力される前記選択信号を反転して前記第１ＡＮＤゲートに出力するインバータと、前記第１及び第２ＡＮＤゲートからの出力が入力されるＯＲゲートによって構成されるものと等価である。このとき、前記第１及び第２ＡＮＤゲートを上述のスリーステートインバータとインバータとにより構成されたＡＮＤゲートによって構成するようにするとともに、ＯＲゲートを上述のスリーステートインバータとインバータとにより構成されたＯＲゲートによって構成するようにしても構わない。

この論理ゲートによると、前記選択信号によって、前記第１スリーステートインバータに入力されるクロックと前記第２スリーステートインバータに入力されるクロックとのいずれか一方が選択されて、前記第１インバータより出力されるクロックとされる。

更に、上述のクロック入出力装置において、前記スリーステートインバータが、第１電極に電源電圧が印加される第１トランジスタと、該第１トランジスタの第２電極に第１電極が接続される該第１トランジスタと同一極性の第２トランジスタと、該第２トランジスタの第２電極に第２電極が接続される該第１トランジスタと逆極性の第３トランジスタと、該第３トランジスタの第１電極に第２電極が接続されるとともに、第１電極が接地される該第１トランジスタと逆極性の第４トランジスタと、出力端子が前記第３トランジスタの制御電極に接続されたインバータと、を備えるとともに、前記第１及び前記第４トランジスタの制御電極の接続ノードが当該スリーステートインバータの入力端子として、前記第２及び第３トランジスタの第２電極の接続ノードが当該スリーステートインバータの出力端子として、前記第２トランジスタの制御電極と前記インバータの入力端子との接続ノードが当該スリーステートインバータの状態制御端子として、それぞれ構成されるものとしても構わない。

更に、上述のクロック入出力装置は、１つの半導体集積回路装置に構成されるものとしても構わない。

本発明のクロック入出力装置は、入力に対して出力を変化させる閾値電圧が供給される電源電圧の略１／２倍の電圧値であるスリーステートインバータ及びインバータによる論理ゲートで構成されるため、入力されるクロックのデューティ比が５０％であるとき、スリーステートインバータ及びインバータから出力されるクロックのデューティ比を５０％に保持することができる。よって、５０％のデューティ比のクロックが入力されるクロック入出力装置から出力されるクロックのデューティ比を５０％として保証することができる。

又、スリーステートインバータは、電源電圧と出力端子との間に２つのトランジスタを直列に接続させるとともに、接地電圧と出力端子との間に２つのトランジスタを直列に接続させているため、電源電圧側と接地電圧側のトランジスタのＯＮ抵抗による合成抵抗を略等しいものとしている。よって、入力に対して出力を変化させる閾値電圧が供給される電源電圧の略１／２倍の電圧値とし、入力されるクロックのデューティ比が５０％であるとき、出力するクロックのデューティ比を５０％に保持することができる。

又、クロック入出力装置最終段に設けられるインバータが、４つの直列に接続されたトランジスタで構成され、通常動作時においては、接地電圧側及び電源電圧側それぞれのトランジスタをＯＮとし、電源電圧と出力端子との間に２つのトランジスタを直列に接続させるとともに、接地電圧と出力端子との間に２つのトランジスタを直列に接続させている。よって、電源電圧側と接地電圧側のトランジスタのＯＮ抵抗による合成抵抗を略等しいものとしている。更に、接地電圧側及び電源電圧側それぞれのトランジスタの一方をＯＦＦとするとともに出力端子に接続した抵抗を流れる電流量を計測することで、出力するクロックのデューティ比を確認することができるため、出力保証するクロックのデューティ比を容易に検出することができる。

＜第１の実施形態＞
本発明の第１の実施の形態について、図面を参照して以下に説明する。図１は、本実施形態におけるクロック入出力装置の回路構成を示す回路図である。尚、本実施形態において使用するクロック入出力装置は、図８の回路構成によるクロック入出力装置と同一の動作を行うものとする。又、このクロック入出力装置が、１つの半導体集積回路装置に構成される。

図１のクロック入出力装置は、クロックが入力端子に入力されるスリーステートインバータＩｖ１と、イネーブル信号が入力端子に入力されるスリーステートインバータＩｖ２及びインバータＩｖ４と、スリーステートインバータＩｖ１，Ｉｖ２からの出力が入力されるスリーステートインバータＩｖ３と、を備える。又、スリーステートインバータＩｖ１の状態制御端子にインバータＩｖ４からの出力が入力されるとともに、スリーステートインバータＩｖ２の状態制御端子にイネーブル信号が入力される。更に、スリーステートインバータＩｖ３の状態制御端子が接地される。

このようにクロック入出力装置が構成されるとき、スリーステートインバータＩｖ１〜Ｉｖ３はそれぞれ図２のように構成される。即ち、図２のスリーステートインバータＩｖａ（図１のスリーステートインバータＩｖ１〜Ｉｖ３に相当する）は、直流電圧ＶＤＤがソースに印加されるＰチャネルのＭＯＳトランジスタＴａと、ＭＯＳトランジスタＴａのドレインにソースが接続されるＰチャネルのＭＯＳトランジスタＴｂと、ＭＯＳトランジスタＴｂのドレインにドレインが接続されるＮチャネルのＭＯＳトランジスタＴｃと、ＭＯＳトランジスタＴｃのソースにドレインが接続されるとともにソースが接地されるＮチャネルのＭＯＳトランジスタＴｄと、ＭＯＳトランジスタＴｃのゲートに出力端子が接続されたインバータＩｖｘと、を備える。

又、図２のスリーステートインバータＩｖａにおいて、ＭＯＳトランジスタＴａ，Ｔｄのゲートの接続ノードが入力端子として構成され、又、ＭＯＳトランジスタＴｂのゲートとインバータＩｖｘの入力端子との接続ノードが状態制御端子として構成され、又、ＭＯＳトランジスタＴｂ，Ｔｃのドレインの接続ノードが出力端子として構成される。よって、状態制御端子にハイ（ＶＤＤ）となる信号が入力されたとき、ＭＯＳトランジスタＴｂのゲートにハイが入力されるとともに、ＭＯＳトランジスタＴｃのゲートにインバータＩｖｘを介してロー（接地電圧）が入力される。よって、ＭＯＳトランジスタＴｂ，ＴｃがともにＯＦＦとなるため、スリーステートインバータＩｖａの出力端子からの出力がハイインピーダンス状態となる。

又、状態制御端子にローとなる信号が入力されたとき、ＭＯＳトランジスタＴｂのゲートにローが入力されるとともに、ＭＯＳトランジスタＴｃのゲートにインバータＩｖｘを介してハイが入力される。よって、ＭＯＳトランジスタＴｂ，ＴｃがともにＯＮとなる。そのため、入力端子にハイとなる信号が入力されたとき、ＭＯＳトランジスタＴａ，Ｔｄのゲートにハイが入力されて、ＭＯＳトランジスタＴａがＯＦＦとなるとともに、ＭＯＳトランジスタＴｄがＯＮとなり、出力端子からローとなる信号が出力される。又、入力端子にローとなる信号が入力されたとき、ＭＯＳトランジスタＴａ，Ｔｄのゲートにローが入力されて、ＭＯＳトランジスタＴａがＯＮとなるとともに、ＭＯＳトランジスタＴｄがＯＦＦとなり、出力端子からハイとなる信号が出力される。

このように、スリーステートインバータＩｖａでは、状態制御端子にローが入力されるとき、入力端子に入力される信号が反転されて出力端子より出力される。そして、状態制御端子にローが入力されてＭＯＳトランジスタＴｂ，ＴｃがＯＮとされるとき、出力端子と電源電圧ＶＤＤとの間に２つのＭＯＳトランジスタＴａ，Ｔｂが直列に接続されるとともに、出力端子と接地電圧との間に２つのＭＯＳトランジスタＴｃ，Ｔｄが直列に接続されるため、電源電圧側と接地電圧側とにおけるＭＯＳトランジスタによるＯＮ抵抗が同等となる。よって、スリーステートインバータＩｖａにおける閾値電圧は略ＶＤＤ／２である。

図１のスリーステートインバータＩｖ１〜Ｉｖ３の構成が、図２のスリーステートインバータＩｖａと同様の構成とされるため、イネーブル信号がハイのとき、状態制御端子にハイのイネーブル信号が入力されるスリーステートインバータＩｖ２の出力端子がハイインピーダンス状態となる。又、ハイのイネーブル信号がインバータＩｖ４で反転されて出力され、ローの信号がスリーステートインバータＩｖ１の状態制御端子に入力されるため、スリーステートインバータＩｖ１からは、入力されるクロックを反転した反転クロックが出力される。更に、このとき、スリーステートインバータＩｖ３の状態制御端子が接地されているため、スリーステートインバータＩｖ１からの反転クロックを反転したクロックがスリーステートインバータＩｖ３の出力端子より出力される。

又、イネーブル信号がローのとき、ローのイネーブル信号がインバータＩｖ４で反転されて出力され、ハイの信号がスリーステートインバータＩｖ１の状態制御端子に入力されるため、スリーステートインバータＩｖ１の出力端子がハイインピーダンス状態となる。又、状態制御端子にローのイネーブル信号が入力されるスリーステートインバータＩｖ２は、ローのイネーブル信号が入力端子にも入力されるため、出力端子からは反転したハイの信号を出力する。更に、このとき、スリーステートインバータＩｖ３の状態制御端子が接地されているため、スリーステートインバータＩｖ２から出力されるハイの信号を反転したローの信号がスリーステートインバータＩｖ３の出力端子より出力される。

このように、図１に示すクロック入出力装置において、スリーステートインバータＩｖ１，Ｉｖ２及びインバータＩｖ４によって、図８におけるＮＡＮＤゲートＮａと同様の動作を行うゲート回路が構成されるとともに、スリーステートインバータＩｖ３によって、図８におけるインバータＩｖと同様の動作を行うゲート回路が構成される。即ち、この図１に示すクロック入出力装置は、ＡＮＤゲートと同様の動作を行うゲート回路としても使用可能である。

このように、スリーステートインバータＩｖ１〜Ｉｖ３によって構成されるとき、イネーブル信号をハイとして、クロックが入力されるスリーステートインバータＩｖ１〜Ｉｖ３それぞれの閾値電圧が、図２のスリーステートインバータＩｖａにおいて説明したように、略ＶＤＤ／２である。そのため、デューティ比が５０％となるクロックが図１のクロック入出力装置に入力される際、スリーステートインバータＩｖ１から出力される反転クロックのデューティ比を５０％とすることができる。

又、デューティ比が５０％となる反転クロックがスリーステートインバータＩｖ１からスリーステートインバータＩｖ３に入力されるため、スリーステートインバータＩｖ３から出力されるクロックのデューティ比を５０％とすることができる。よって、図１のように構成されるクロック入出力装置において、出力するクロックのデューティ比を５０％に保証することが可能である。又、インバータＩｖ４においても、図９のように構成されるインバータＩｖと同様の構成であるため、その閾値電圧は略ＶＤＤ／２である。

本実施形態のように、出力端子及び電源電圧間と出力端子及び接地電圧間のそれぞれにおいて設けられるＭＯＳトランジスタの接続状態を同等にしたスリーステートインバータ及びインバータによって論理ゲートを構成することで、出力端子及び電源電圧間と出力端子及び接地電圧間のそれぞれにおけるＭＯＳトランジスタによるＯＮ抵抗を同等とすることができる。よって、電源電圧ＶＤＤが与えられるとき、論理ゲートの閾値電圧を略ＶＤＤ／２とすることができるため、デューティ比５０％のクロックが入力されるとき、出力するクロックのデューティ比５０％を保証することができる。

尚、本実施形態において、図１のように、図８のＮＡＮＤゲート及びインバータで構成されるクロック入出力装置と同様の動作を行うＡＮＤゲートにより構成されるものを例に挙げて説明したが、このＡＮＤゲート以外の構成の論理ゲートによるクロック入出力装置であっても構わない。例えば、図３（ａ）のように、異なるクロックが入力端子に入力されるスリーステートインバータＩｖ１１，Ｉｖ１２と、スリーステートインバータＩｖ１１，Ｉｖ１２の出力が入力端子に入力されるスリーステートインバータＩｖ１３と、出力端子がスリーステートインバータＩｖ１２の状態制御端子に接続されたインバータＩｖ１４とで構成されるようにしても構わない。

図３（ａ）のように構成されるとき、スリーステートインバータＩｖ１１，Ｉｖ１２それぞれに入力されるクロックを選択してスリーステートインバータＩｖ１３より出力する選択信号が、スリーステートインバータＩｖ１１の状態制御端子及びインバータＩｖ１４の入力端子に入力される。又、スリーステートインバータＩｖ１３の状態制御端子が接地されているため、スリーステートインバータＩｖ１３が入力端子に入力される信号を反転するインバータとして動作する。

又、この図３（ａ）のような構成のクロック入出力装置は、図３（ｂ）のように、一方のクロックとインバータＩｖｙで反転された選択信号とが入力されるＡＮＤゲートＡ１と、他方のクロック及び選択信号が入力されるＡＮＤゲートＡ２と、ＡＮＤゲートＡ１，Ａ２の出力が入力されるＯＲゲートＯ１とから構成される論理ゲートと等しい構成となる。よって、選択信号がローとなるとき、スリーステートインバータＩｖ１１に入力されるクロックが選択されてスリーステートインバータＩｖ１３より出力され、又、選択信号がハイとなるとき、スリーステートインバータＩｖ１２に入力されるクロックが選択されてスリーステートインバータＩｖ１３より出力される。このように構成されるクロック入出力装置においても、スリーステートインバータＩｖ１１〜Ｉｖ１３及びインバータＩｖ１４の閾値電圧が略等しくなるため、デューティ比５０％のクロックが入力されるとき、出力するクロックのデューティ比５０％を保証することができる。

更に、図３（ｂ）のＡＮＤゲートＡ１，Ａ２を、図１のように構成するとともに、ＯＲゲートを図４のように構成するようにしても構わない。即ち、図３（ａ）と同様の接続関係となるスリーステートインバータＩｖ１１〜Ｉｖ１３及びインバータＩｖ１４を備えるとともに、スリーステートインバータＩｖ１２への入力がスリーステートインバータＩｖ１１の状態制御端子及びインバータＩｖ１４の入力端子にも入力される構成とされる。このようにＯＲゲートを構成した場合も同様、スリーステートインバータＩｖ１１〜Ｉｖ１３及びインバータＩｖ１４の閾値電圧が略等しくなるため、デューティ比５０％のクロックが入力されるとき、出力するクロックのデューティ比５０％を保証することができる。

＜第２の実施形態＞
本発明の第２の実施の形態について、図面を参照して以下に説明する。図５は、本実施形態におけるクロック入出力装置の回路構成を示す回路図である。尚、本実施形態において使用するクロック入出力装置において、図１と同一の動作を行う素子については、同一の符号を付してその詳細な説明は省略する。

図５のクロック入出力装置は、図１のクロック入出力装置におけるスリーステートインバータＩｖ３の代わりに、ＰチャネルのＭＯＳトランジスタＴｘ，Ｔｙ及びＮチャネルのＭＯＳトランジスタＴｚ，Ｔｗによって構成されるインバータＩｖ５を備える。このインバータＩｖ５において、ＭＯＳトランジスタＴｘのソースに電源電圧ＶＤＤが印加されるとともに、ＭＯＳトランジスタＴｘのドレインにＭＯＳトランジスタＴｙのソースが接続される。そして、ＭＯＳトランジスタＴｙのドレインにＭＯＳトランジスタＴｚのドレインが接続されるとともに、ＭＯＳトランジスタＴｚのソースにＭＯＳトランジスタＴｗのドレインが接続され、このＭＯＳトランジスタＴｗのソースが接地される。

このインバータＩｖ５は、ＭＯＳトランジスタＴｙ，Ｙｚのゲートの接続ノードが入力端子となり、スリーステートインバータＩｖ１，Ｉｖ２の出力端子の接続ノードと接続される。又、ＭＯＳトランジスタＴｙ，Ｙｚのドレインの接続ノードが出力端子となり、ＭＯＳトランジスタＴｙ，Ｙｚのゲートに入力される信号を反転して出力する。

このように構成されるクロック入出力装置は、通常動作時において、外部よりＭＯＳトランジスタＴｘにローの信号が与えられるとともにＭＯＳトランジスタＴｗにハイの信号が与えられることで、ＭＯＳトランジスタＴｘ，ＴｗがＯＮとされる。よって、通常動作時において、出力端子と電源電圧ＶＤＤとの間に直列に接続されたＭＯＳトランジスタＴｘ，Ｔｙが、出力端子と接地電圧との間に直列に接続されたＭＯＳトランジスタＴｚ，Ｔｗが、それぞれ設けられた状態となる。そのため、インバータＩｖ５は、図１のスリーステートインバータＩｖ３と同様、その閾値電圧が略ＶＤＤ／２となるインバータとして動作する。

このようなクロック入出力装置から出力されるクロックのデューティ比を確認するために、図６のように、インバータＩｖ５の出力端子となるＭＯＳトランジスタＴｙ，Ｔｚのドレインの接続ノードに一端が接続された抵抗Ｒと抵抗Ｒの他端に接続されるとともに電源電圧ＶＤＤが印加されて抵抗Ｒを流れる電流の積分値を検出する電流検出器１０とによって構成される測定装置１１が接続される。図６のように測定装置１１がクロック入出力装置に接続されて、クロック入出力装置から出力されるクロックのデューティ比が測定されるとき、ＭＯＳトランジスタＴｘのゲートにハイの信号が与えられて、ＭＯＳトランジスタＴｘがＯＦＦとされる。又、ＭＯＳトランジスタＴｗはＯＮのままである。

このとき、電流検出器１０では、抵抗Ｒを流れる電流を平滑した電流値を、抵抗Ｒを流れる電流値として検出する。そして、図７（ａ）のようにクロック入出力装置から出力されるクロックのデューティ比が５０％であるとき、図７（ｂ）のような電流が抵抗Ｒを流れる。このとき、電流検出器１０で検出される抵抗Ｒを流れる電流の積分値をＩｐ５０とする。

このように設定することで、図７（ｃ）のようにクロック入出力装置から出力されるクロックのデューティ比が５０％より小さいときは、抵抗Ｒを流れる電流が図７（ｄ）のようになり、電流検出器１０で検出される電流の積分値ＩｐがＩｐ５０より大きくなることが確認される。又、図７（ｅ）のようにクロック入出力装置から出力されるクロックのデューティ比が５０％より大きいときは、抵抗Ｒを流れる電流が図７（ｆ）のようになり、電流検出器１０で検出される電流の積分値ＩｐがＩｐ５０より小さくなることが確認される。よって、電流検出器１０で検出される電流の積分値Ｉｐの大きさとＩｐ５０とを比較することで、クロック入出力装置から出力されるクロックのデューティ比が５０％であるか否かを簡単に確認することができる。

尚、本実施形態において、図１のような回路構成のクロック入出力装置に対して、４つのＭＯＳトランジスタＴｘ〜Ｔｗで構成されたインバータＩｖ５を用いた構成とすることで、出力するクロックのデューティ比を容易に検出可能な構成としたが、図３（ａ）又は図４のような回路構成において、スリーステートインバータＩｖ１３の代わりにインバータＩｖ５を用いた構成としても、同様の効果が得られる。このように、クロック入出力装置における最終段のインバータを図５のような構成のインバータＩｖ５とすることで、そのクロック入出力装置のクロックのデューティ比を図６のような測定装置１１によって容易に確認することができる。

又、本実施形態では、クロック入出力装置から出力されるクロックのデューティ比を測定する測定装置として、図６のように、電流検出器１０に電源電圧ＶＤＤが印加されるものとしたが、電流検出器１０が接地されるものとしても構わない。このような測定装置が接続されてクロックのデューティ比が測定されるとき、ＭＯＳトランジスタＴｘをＯＮのままとするとともに、ＭＯＳトランジスタＴｗがＯＦＦとされる。このとき、出力するクロックのデューティ比が大きくなるとき測定される電流値が大きくなり、又、出力するクロックのデューティ比が小さくなるとき測定される電流値が小さくなる。

本発明のクロック入出力装置は、ＤＶＤプレーヤやデジタルスチルカメラや家庭用ゲーム機などのデジタル機器において、発振器などのクロックＩＣからのクロックが入力されるとともに該クロックを他のＩＣに出力するスイッチやセレクタやバッファなどに適用することが可能である。

は、本発明の第１の実施形態のクロック入出力装置の内部構成を示す回路図である。 は、スリーステートインバータの構成を示す回路図である。 は、本発明の第１の実施形態のクロック入出力装置の別の構成と、その等価回路とを示す回路図である。 は、本発明の第１の実施形態のクロック入出力装置の別の構成を示す回路図である。 は、本発明の第２の実施形態のクロック入出力装置の内部構成を示す回路図である。 は、図５のクロック入出力装置と測定装置との関係を示す回路図である。 は、図６の測定装置による測定結果を説明するためのタイミングチャートである。 は、従来のクロック入出力装置の内部構成を示す論理回路図である。 は、図８のクロック入出力装置の内部構成を示す回路図である。 は、図８のクロック入出力装置の動作を示すタイミングチャートである。

符号の説明

Ｉｖ１〜Ｉｖ３，Ｉｖ１１〜Ｉｖ１３，Ｉｖａ スリーステートインバータ
Ｉｖ４，Ｉｖ５，Ｉｖ１４，Ｉｖｘ，Ｉｖｙ インバータ

Claims (1)

1. クロックを通過させるゲートとして動作する論理ゲートにより構成されるクロック入出力装置において、
   該クロック入出力装置の最終段に設けられるインバータが、
   第１電極に電源電圧が印加されるとともに、通常動作時にはＯＮとされる第１トランジスタと、
   該第１トランジスタの第２電極に第１電極が接続され、制御電極に前段の論理ゲートから出力されるクロックが入力される該第１トランジスタと同一極性の第２トランジスタと、
   該第２トランジスタの第２電極に第２電極が接続され、制御電極に前段の論理ゲートから出力されるクロックが入力される該第１トランジスタと逆極性の第３トランジスタと、
   該第３トランジスタの第１電極に第２電極が接続され、第１電極が接地されるとともに、通常動作時にはＯＮとされる該第１トランジスタと逆極性の第４トランジスタと、
   によって構成され、
   該クロック入出力装置から出力されるクロックのデューティ比を計測する際、
   一方の端子が接地電圧と接続された抵抗の他方の端子と、前記インバータの出力となる前記第２トランジスタの第２電極及び前記第３トランジスタの第２電極の接続ノードとを接続する場合、前記第１トランジスタをＯＮとするとともに前記第４トランジスタをＯＦＦとして、前記抵抗を流れる電流を測定することで、出力クロックのデューティ比を計測し、
   又、一方の端子が電源電圧と接続された抵抗の他方の端子と、前記インバータの出力となる前記第２トランジスタの第２電極及び前記第３トランジスタの第２電極の接続ノードとを接続する場合、前記第４トランジスタをＯＮとするとともに前記第１トランジスタをＯＦＦとして、前記抵抗を流れる電流を測定することで、出力クロックのデューティ比を計測することを特徴とするクロック入出力装置。

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