JP2004226115A - 半導体装置及びその試験方法 - Google Patents
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Abstract
【課題】半導体スイッチの特性試験にあったって、試験に専用の端子を必要とせずに、試験精度できる半導体装置の試験方法を提供する。
【解決手段】半導体装置100の特性試験時に、第1の出力回路に対応する制御回路102は、P型MISトランジスタTP1及びN型MISトランジスタTN1の双方をオンに設定し、第2の出力回路に対応する制御回路102は、P型MISトランジスタTP2をオンにし、N型MISトランジスタTN2をオフにする。プローブ#1からプローブ#4間に電流源を接続し、第1の出力回路の出力端子Dout1と、第2の出力回路の出力端子Dout2との間の電位差をプローブ#2、#3を使用して測定し、P型MISトランジスタTP1のオン抵抗を測定する。
【選択図】 図1
【解決手段】半導体装置100の特性試験時に、第1の出力回路に対応する制御回路102は、P型MISトランジスタTP1及びN型MISトランジスタTN1の双方をオンに設定し、第2の出力回路に対応する制御回路102は、P型MISトランジスタTP2をオンにし、N型MISトランジスタTN2をオフにする。プローブ#1からプローブ#4間に電流源を接続し、第1の出力回路の出力端子Dout1と、第2の出力回路の出力端子Dout2との間の電位差をプローブ#2、#3を使用して測定し、P型MISトランジスタTP1のオン抵抗を測定する。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置及びその試験方法に関し、更に詳しくは、端子の特性試験の精度を向上できる半導体装置、及び、その半導体装置の試験方法に関する。
【0002】
【従来の技術】
内部にバッファ等の出力回路を有するICやLSI等の半導体装置では、半導体装置の出力端子の特性試験として、出力回路(出力端子)の抵抗値が測定される。特性試験では、一般に、測定装置からプローブやソケットを介して出力回路に電源が供給され、出力端子の電圧が測定されて、出力端子の抵抗値が求められる。近年、出力回路の抵抗値の測定には高い精度が要求され、電圧測定時にプローブやソケットで発生する接触抵抗や、測定装置自身の抵抗が無視できない。
【0003】
半導体装置の特性試験の精度を向上する技術として、特開2000−214225号公報(特許文献1)には、特性試験に専用の端子を使用して、半導体装置の特性試験を行なう技術が記載されている。図7は、特許文献1に記載の半導体装置の構成を示している。この半導体装置200では、デコーダ202に、端子P1〜P3を介して、所定の組み合わせの信号が入力されると、デコーダ202から送信される第1制御信号C1により、制御回路203が、例えばバイポーラトランジスタ205をオンに設定することで、バイポーラトランジスタ205の特性試験が行なわれる。
【0004】
バイポーラトランジスタ205の特性試験では、電源端子P4に測定用電源Bが接続され、出力端子P6に測定用負荷Lが接続され、特性試験に専用の端子として構成されるセンス端子P10に電圧計Vt3が接続される。測定用電源Bからは、電源端子P4、バイポーラトランジスタ205、出力端子P6、及び、測定用負荷Lを通じて電流I0が流れる。この状態で、デコーダ202からの第2制御信号C2により、まず、第1スイッチSW1が所定期間だけオンとなり、センス端子P10に接続された電圧計Vt3によって、バイポーラトランジスタ205の電源端子P4側の電位Vaが測られる。次いで、第3スイッチSW3を所定期間だけオンにして、センス端子P10に接続された電圧計Vt3により、バイポーラトランジスタ205の出力端子P6側の電位Vbが測られる。
【0005】
測定用電源Bから供給される電流I0を測定し、電流I0と測定された電位Va、Vbとを用いることで、バイポーラトランジスタ205のオン抵抗が求められる。この技術では、センス端子P10から、第1のスイッチSW1及び第3のスイッチSW3を介して、バイポーラトランジスタ205の電源端子P4側及び出力端子P6側の電位を選択的に出力することで、測定用電源Bを電源端子P4に接続する際の接触抵抗の影響、及び、測定用負荷Lを出力端子P6に接続する際の接触抵抗の影響を排除して、バイポーラトランジスタ205のコレクタ−エミッタ間の降下電圧Vonを求めることができる。
【0006】
半導体装置の特性試験の精度を向上する別の技術として、特開平11−30649号公報(特許文献2)には、出力端子に測定用負荷を接続せずに、半導体装置の特性を測定する技術が記載されている。図8は、特許文献2に記載の半導体装置の構成を示している。この半導体装置300では、特性試験時には、特性試験を指示する制御回路306からの指令により、測定回路305は、出力回路を構成する2つのトランジスタ301、302の双方をオンに設定し、第1トランジスタ301及び第2トランジスタ302に貫通電流を流す。
【0007】
半導体装置300の特性試験では、第1トランジスタ301と第2トランジスタ302との中間ノード310に接続する出力端子309の電位を測定し、その電位と、電源端子303の電位との電位差により、第1トランジスタ301のソース−ドレイン間の降下電圧が求められ、出力端子309の電位と、グランド端子304の電位との電位差により、第2トランジスタ302のソース−ドレイン間の降下電圧が求められる。半導体装置の特性は、各トランジスタのソース−ドレイン間の降下電圧と、電源端子303から第1トランジスタ301及び第2トランジスタ302を介してグランド端子304に向けて流れる貫通電流の電流値との関係に基づいて求められる。
【0008】
【特許文献1】
特開2000−214225号公報
【特許文献2】
特開平11−30649号公報
【0009】
【発明が解決しようとする課題】
ところで、特許文献2に記載の技術では、多数の電源端子303及びグランド端子304を同じ配線に対して並列に設け、半導体装置の特性試験の際には、それら多数の端子のそれぞれにプローブ等を接続し、多数の接触抵抗が並列接続されるようにして、電源端子303及びグランド端子304で発生する接触抵抗の影響を除去している。このため、電源端子303及びグランド端子304の数が少ないときには、それら端子で発生する接触抵抗の影響を除去して半導体装置300の測定試験を行なうことができない。また、特許文献1に記載の技術では、半導体装置に、特性試験用の専用の端子が必要となり、半導体装置の小型化、或いは、低コスト化の点で不利となる。
【0010】
本発明は、上記問題点を解消し、半導体装置に新たな端子を追加することなく、また、多数の電源端子を必要とすることなく、半導体装置の特性試験の精度を向上できる半導体装置及びその試験方法を提供することを目的とする。
【0011】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置の試験方法は、第1の電源線と、第2の電源線と、それぞれが前記第1の電源線と第2の電源線との間に且つ相互に直列に接続された第1及び第2の半導体スイッチ、及び、前記第1の半導体スイッチと前記第2の半導体スイッチとの間の中間ノードに接続された出力端子を有する第1及び第2の出力回路とを有する半導体装置を試験する方法であって、前記第1の出力回路の前記第1及び第2の半導体スイッチの双方をオンにすると共に、前記第2の出力回路の前記第1及び第2の半導体スイッチの一方をオンに他方をオフとし、前記第1の出力回路の出力端子と前記第2の出力回路の出力端子との間の電圧と、前記第1の出力回路を流れる貫通電流とに基づいて、前記第1の出力回路の前記第1又は第2の半導体スイッチの特性を測定することを特徴とする。
【0012】
本発明の半導体装置の試験方法では、第1の出力回路の第1及び第2の半導体スイッチの双方をオンにして、第1の電源線側から第2の電源線側に向けて第1の出力回路を貫通する貫通電流を流し、第2の出力回路の第1及び第2の半導体スイッチの何れか一方をオンにし、他方をオフにして、第1の出力回路の出力端子と、第2の出力回路の出力端子との間の電位差を求め、その電位差と、第1の出力回路を貫通する貫通電流とに基づいて、第1の出力回路の第1又は第2の半導体スイッチの特性(抵抗値)を測定する。第2の出力回路の出力端子を、第1の出力回路の第1及び第2の半導体スイッチの第1電源線側の電位、又は、第2の電源線側の電位を測定するための端子として使用して試験を行なうことで、半導体装置に、試験に専用に使用される端子を配置することなく、プローブ−端子間で発生する接触抵抗の影響を除去した精度の高い特性試験を行なうことができる。
【0013】
本発明の半導体装置の試験方法では、前記第1の出力回路の前記第1及び第2の半導体スイッチの少なくとも一方は、並列接続された複数のトランジスタから成り、該複数のトランジスタの内の選択された数のトランジスタをオンとすることが好ましい。この場合、例えば、並列接続されたトランジスタを、ヒューズ等のスイッチによって接続数が選択可能に構成して、半導体スイッチの特性試験の結果に応じて、その接続数を選択することで、所望の特性を有する半導体スイッチを得ることができる。
【0014】
また、本発明の半導体装置の試験方法は、3以上の出力回路から、任意の2つの出力回路を前記第1及び第2の出力回路として選択することが好ましい。半導体装置が3以上の出力回路を有する場合には、それら出力回路の中から、任意の2つの出力回路を選択し、2つのうちの一方の出力回路の第1及び第2の半導体スイッチの特性を、他方の出力回路の出力端子を使用して、試験することができる。
【0015】
本発明の半導体装置の試験方法は、外部ピンから入力する外部信号によって、前記第1及び第2の出力回路の前記第1及び第2のトランジスタのオン・オフを制御することが好ましい。特性試験で使用する第1及び第2の出力回路を、半導体装置に外部から入力する外部信号に基づいて選択することもできる。
【0016】
本発明の半導体装置の試験方法は、前記第1の電源線と前記第2の電源線との間に定電流源を接続することが好ましい。この場合、第1の出力回路に所望の貫通電流を流すことができる。
【0017】
本発明の記憶媒体は、上記本発明の試験方法をプログラムとして記憶することを特徴とする。
【0018】
半発明の半導体装置は、第1の電源線及び第2の電源線と、それぞれが該第1の電源線と第2の電源線との間に且つ相互に直列に接続された第1及び第2の半導体スイッチ、及び、前記第1の半導体スイッチと前記第2の半導体スイッチとの間の中間ノードに接続された出力端子を有する複数の出力回路と、テスト時に、1つの出力回路の前記第1及び第2の半導体スイッチの双方をオンとし、他の1つの出力回路の前記第1及び第2の半導体スイッチの一方のみをオンとする制御回路とを備えることを特徴とする。
【0019】
本発明の半導体装置では、制御回路は、試験時に、複数の出力回路うちの1つの出力回路(以下、測定対象の出力回路とも呼ぶ)の第1及び第2の半導体スイッチの双方をオンにし、測定対象以外の他の1つの出力回路(以下、リファレンスの出力回路とも呼ぶ)の第1及び第2の半導体スイッチの何れか一方をオンにして、他方をオフにする。測定対象の出力回路に、第1の電源線から、第1及び第2の半導体スイッチを介して第2の電源線に貫通電流を流す場合、リファレンスの出力回路の出力端子を使用して、測定対象の出力回路の第1又は第2の半導体スイッチの第1の電源線側の電位、又は、第2の電源線側の電位を測定することができる。このため、測定対象の出力回路の第1又は第2の半導体スイッチの第1の電源線側の電位、又は、第2の電源線側の電位を測定するための試験に専用の端子を配置することなく、端子−プローブ間で発生する接触抵抗の影響を除去した精度の高い特性試験を行なうことができる。
【0020】
本発明の半導体装置では、前記制御回路は、前記1つ及び前記他の1つの出力回路以外の出力回路の前記第1及び第2の半導体スイッチを全てオフとすることが好ましい。この場合、試験時に、測定対象及びリファレンスの出力回路以外の出力回路を介して第1の電源線から第2の電源線へ電流が流れないようにすることで、試験の精度を更に向上させることができる。
【0021】
本発明の半導体装置は、前記第1及び第2の半導体スイッチを、一対のpチャネルトランジスタ及びnチャネルトランジスタで構成することができる。pチャンネルトランジスタ及びnチャンネルトランジスタは、MISトランジスタ又はMOSトランジスタとして構成することもでき、また、その他のトランジスタとして構成することもできる。
【0022】
本発明の半導体装置は、前記第1及び第2の半導体スイッチの少なくとも一方を並列接続された複数のトランジスタで構成することができる。この場合、例えば、並列接続されたトランジスタを、ヒューズ等のスイッチによって接続数が選択可能に構成し、半導体スイッチの特性試験の結果に応じて、その接続数を選択する構成を採用することで、所望の特性を有する半導体スイッチを得ることができる。
【0023】
本発明の半導体装置では、前記制御回路は、前記外部信号をデコードするデコーダを備えることが好ましい。この場合、制御回路を、外部信号に基づいて動作させることができる。
【0024】
本発明の半導体装置では、前記制御回路は、前記デコーダでデコードされた信号に基づいて、前記第1及び第2の半導体スイッチに入力する制御電位を選択するセレクタを更に備えるができる。この場合、セレクタには、少なくとも第1及び第2の半導体スイッチのオン・オフを制御するための信号が入力され、第1及び第2の半導体スイッチは、セレクタの出力(選択)に応じて、オン・オフが制御される。
【0025】
本発明の半導体装置は、前記制御回路からの信号に応答して、前記出力回路及び前記制御回路以外の回路であって前記第1及び第2の電源線に接続される回路を、前記第1及び第2の電源線の少なくとも一方から切り離す電源制御部を更に備えることが好ましい。この場合、電源制御部により、他の回路を、第1の電源線及び第2の電源線から切り離すことで、他の回路を介して第1の電源線から第2の電源線へ電流が流れないようにすることができ、試験の精度を更に向上させることができる。
【0026】
本発明の半導体装置では、前記複数の出力回路は、前記第1及び第2の電源線の少なくとも一方から分岐した分岐電源線に共通に接続されることが好ましい。この場合、リファレンスの出力回路の出力端子から、測定対象の出力回路の第1又は第2の半導体スイッチの第1又は第2電源線側までの間の配線抵抗の影響が小さく、試験の精度を更に向上させることができる。
【0027】
【発明の実施の形態】
以下、図面を参照し、本発明の実施形態例に基づいて、本発明を更に詳細に説明する。図1は、本発明の第1実施形態例の半導体装置の構成例を示している。この半導体装置100は、例えばSDRAMとして構成され、コマンドデコーダ101と、他の回路103と、分離スイッチ104と、高電位側電源パッド(以下、VDDパッドとも呼ぶ)105と、低電位側電源パッド(以下、GNDパッドとも呼ぶ)106とを備える。半導体装置100は、更に、一対のP型MISトランジスタTP及びN型MISトランジスタTNと、出力端子Doutと、制御回路102とから成る出力回路をn個(nは2以上の整数)備える。
【0028】
高電位側電源線(以下、VDD線とも呼ぶ)107は、電源VDD又は出力回路用の電源VDDQが供給されるべきVDDパッド105に接続する。低電位側電源線(以下、GND線とも呼ぶ)108は、グランド電位GND又は低電源電位VSSが供給されるべきGNDパッド106に接続する。VDD線107と、GND線108との間には、出力回路を構成する、ソース・ドレインパスが直列接続された一対のP型MISトランジスタTP及びN型MISトランジスタTNが接続される。半導体装置100は、一対のP型MISトランジスタTP及びN型MISトランジスタTNの中間ノードに接続する出力端子Doutから、外部に信号を出力可能である。
【0029】
コマンドデコーダ101は、例えば、16ビットのアドレス入力Addr、及び、制御信号入力/WE、/RAS、/CSで構成される外部入力信号をデコードする。コマンドデコーダ101は、外部入力信号のデコード結果に基づいて入力コマンドを特定し、制御回路102に制御信号Ci(i=1〜n)を送信すると共に、分離スイッチ104に分離信号Cocを送信する。分離スイッチ104は、VDD線107と同じVDDパッド105に接続する分岐配線109と、出力回路以外の他の回路103との間に配置され、半導体装置100の出力端子(出力回路)の特性試験時に、他の回路103に電流が流れないようにする。分離スイッチ104は、コマンドデコーダ101からの分離信号Cocに応答して、分岐配線109から他の回路103を切り離す。
【0030】
制御回路102は、出力回路を構成する一対のP型MISトランジスタTP及びN型MISトランジスタTNのそれぞれに対応して配置される。各制御回路102には、コマンドデコーダ101からの制御信号Ciと、データ信号Di1、Di2とが入力される。各制御回路102は、受信した制御信号Ciに基づいて、一対のP型MISトランジスタTP及びN型MISトランジスタTNのゲートにそれぞれ入力するゲート制御信号gP、gNを生成する。
【0031】
図2(a)は、制御回路102の構成例を示し、同図(b)は、制御回路102の出力電位の組み合わせを示している。各制御回路102は、第1のセレクタ121と、第2のセレクタ122とを備える。第1のセレクタ121には、通常動作時に第1ゲート制御信号gPiとしてP型MISトランジスタTPiのゲートに入力すべき第1データ信号Di1と、LレベルのGND電位と、HレベルのVDD又はVDDQ(以下、VDD(Q)と略す)電位とが入力される。第2のセレクタ122には、通常動作時に第2ゲート制御信号gNiとしてN型MISトランジスタTNiに入力されるべき第2データ信号Di2と、LレベルのGND電位と、HレベルのVDD(Q)電位とが入力される。第1のセレクタ121及び第2のセレクタ122は、それぞれコマンドデコーダ101から送信される制御信号Ciを選択信号として使用し、それぞれの入力のうち、何れをゲート制御信号gPi、gNiとして出力するかを選択する。
【0032】
制御回路102は、通常動作時には、第1のセレクタ121から第1データ信号Di1を出力し、第2のセレクタ122から第2データ信号Di2を出力する。制御回路102は、半導体装置100の特性試験時に、P型MISトランジスタTPi及びN型MISトランジスタTNiの双方をオンに設定する際には、図2(b)に示すように、第1のセレクタ121からGND電位の第1ゲート制御信号gPiを出力し、かつ、第2のセレクタ122からVDD(Q)電位の第2ゲート制御信号gNiを出力する。また、P型MISトランジスタTPiをオンに設定し、かつ、N型MISトランジスタTNiをオフに設定する際には、第1のセレクタ121及び第2のセレクタ122から、それぞれGND電位の第1ゲート制御信号gpi及び第2ゲート制御信号gNiを出力し、P型MISトランジスタTPiをオフに設定し、かつ、N型MISトランジスタTNiをオンに設定する際には、第1のセレクタ121及び第2のセレクタ122から、それぞれVDD(Q)電位の第1ゲート制御信号gPi及び第2ゲート制御信号gNiを出力する。制御回路102は、P型MISトランジスタTPi及びN型MISトランジスタTNiの双方をオフに設定する際には、第1のセレクタ121からVDD(Q)電位の第1ゲート制御信号gPiを出力し、かつ、第2のセレクタ122からGND電位の第2ゲート制御信号gNiを出力する。
【0033】
図3は、半導体装置100の特性試験の手順例を示している。以下では、第1出力端子Dout1を有する第1の出力回路の特性試験に際して、リファレンスとして第2出力端子Dout2を有する第2の出力回路を使用する例について説明する。より具体的には、VDDパッド105、GNDパッド106、測定対象の第1出力端子Dout1、及び、リファレンスの第2出力端子Dout2の4つの端子(パッド)を使用して、第1の出力回路の出力端子Dout1に接続するP型MISトランジスタTP1のオン抵抗RP1及びN型MISトランジスタTN1のオン抵抗RN1を、四端子法により求める。
【0034】
第1の出力回路の特性試験に際して、半導体装置100では、図1に示すように、プローブ#1がVDDパッド105に接続され、プローブ#4がGNDパッド106に接続され、プローブ#2が試験対象である第1出力端子Dout1に接続され、プローブ#3がリファレンスとして使用される第2出力端子Dout2に接続される。プローブ#1とプローブ#4との間には、電流源が接続され、プローブ#2とプローブ#3との間には、電圧計が接続される。なお、図1の等価抵抗RCL1は、VDDパッド105からP型MISトランジスタTP1までの間の配線抵抗と、プローブ#1とVDDパッド105との間の接触抵抗との和を示し、等価抵抗RCL2は、GNDパッド106からN型MISトランジスタTN1までの間の配線抵抗と、プローブ#4とGNDパッド106との間の接触抵抗との和を示す。
【0035】
測定対象である第1の出力回路に対応する制御回路102は、コマンドデコーダ101からの制御信号C1に基づいて、GND電位の第1ゲート制御信号gP1及びVDD(Q)電位の第2ゲート制御信号gN1を出力し、第1出力端子Dout1に接続する一対のP型MISトランジスタTP1及びN型MISトランジスタTN1の双方をオンにする(ステップS1)。これにより、第1の出力回路では、VDD線107からGND線108に、一対のP型MISトランジスタTP及びN型MISトランジスタTNを通過する貫通電流が流れる。測定対象の出力回路と同じVDD線107及びGND線108に接続し、リファレンスとして使用される第2の出力回路に対応する制御回路102は、GND電位の第1ゲート制御信号gP2及び第2ゲート制御信号gN2を出力し、第2出力端子Dout2に接続する一方のトランジスタであるP型MISトランジスタTP2をオンにして、他方のトランジスタであるN型MISトランジスタTN2をオフにする(ステップS2)。
【0036】
ここで、第3から第nまでの出力回路に対応する制御回路102は、コマンドデコーダ101からの制御信号に基づいて、VDD(Q)電位の第1ゲート制御信号gP及びGND電位の第2ゲート制御信号gNを出力し、P型MISトランジスタTP及びN型MISトランジスタTNの双方をオフにする。また、測定対象の出力回路と同じVDDパッド105及びGNDパッド106に接続する他の回路103があるとき、分離スイッチ104には、コマンドデコーダ101から分離信号Cocが送信され、分離スイッチ104は、分岐配線109から他の回路103を分離する。これにより、プローブ#1によってVDDパッド105から供給される電流は、実質的に、測定対象の出力回路(第1の出力回路)を構成する一対のP型MISトランジスタTP1及びN型MISトランジスタTN1のみを通過して、GNDパッド106からプローブ#4に出力される。
【0037】
プローブ#2とプローブ#3とを使用して、第1出力端子Dout1と、第2出力端子Dout2との間の電位差V1を測定する(ステップS3)。このとき、リファレンスである第2の出力回路では、VDD線107側のP型MISトランジスタTP2のみがオンになっているため、第2出力端子Dout2の電位は、VDD線107の電位と同じになる。このため、第1出力端子Dout1と、第2出力端子Dout2との間の電位差V1は、VDD線107と第1の出力回路の出力端子Dout1との間の電位差となり、言い換えると、この電位差V1は、第1の出力回路を構成するP型MISトランジスタTP1のソース−ドレインパス間の降下電圧と同じ値である。
【0038】
図4は、ステップS3の状態の半導体装置100の等価回路を示している。測定対象である第1の出力回路には、電流源110から、プローブ#1及びVDDパッド105を介して電流Iが供給され、電流Iは、等価抵抗RCL1、現在の測定対象であるP型MISトランジスタTP1(オン抵抗RP1)、N型MISトランジスタTN1(オン抵抗RN1)、及び、等価抵抗RCL2を流れて、GNDパッド106及びプローブ#4から出力される。図3に戻り、プローブ#1からプローブ#4に流れる電流Iを測定し(ステップS4)、この電流値Iと、ステップS3で測定した電圧値V1とから、オームの法則によりP型MISトランジスタTP1のオン抵抗RP1が求められる(ステップS5)。
【0039】
P型MISトランジスタTP1のオン抵抗が測定されると、第2の出力回路に対応する制御回路102は、VDD(Q)電位の第1ゲート制御信号gP2及び第2ゲート制御信号gN2を出力し、一方のトランジスタであるP型MISトランジスタTP2をオフにして、他方のトランジスタであるN型MISトランジスタTN2をオンにする(ステップS6)。再び、プローブ#2とプローブ#3とを使用して、第1出力端子Dout1と、第2出力端子Dout2との間の電位差V2を測定する(ステップS7)。このとき、リファレンスである第2の出力回路では、GND線108側のN型MISトランジスタTN2のみがオンになっているため、第2出力端子Dout2の電位は、GND線108の電位と同じになり、第1出力端子Dout1と、第2出力端子Dout2との間の電位差V2は、第1の出力回路を構成するN型MISトランジスタTN1のソース−ドレインパス間の降下電圧と同じ値となる。
【0040】
図5は、ステップS7の状態の半導体装置100の等価回路を示している。測定対象である第1の出力回路には、電流源110から、プローブ#1及びVDDパッド105を介して電流Iが供給され、電流Iは、等価抵抗RCL1、P型MISトランジスタTP1(オン抵抗RP1)、現在の測定対象のN型MISトランジスタTN1(オン抵抗RN1)、及び、等価抵抗RCL2を流れて、GNDパッド106及びプローブ#4から出力される。図3に戻り、プローブ#1からプローブ#4に流れる電流Iと、ステップS7で測定した電圧値V2とから、オームの法則により、測定対象のN型MISトランジスタTN1のオン抵抗RN1が求められる(ステップS8)。
【0041】
本実施形態例では、測定対象の出力回路と同じVDD線107及びGND線108に接続する出力回路をリファレンスとして使用する。リファレンスとして使用する出力回路では、一対のP型MISトランジスタTP及びN型MISトランジスタTNの何れか一方をオンにし、他方をオフにすることで、リファレンスの出力端子から、VDD線107又はGND線108の電位を出力することができる。測定対象の出力回路を構成する一対のP型MISトランジスタTP及びN型MISトランジスタTNの双方をオンに設定して貫通電流を流し、この貫通電流の電流値と、測定対象の出力端子−リファレンスの出力端子間の電位差との関係から、P型MISトランジスタTPのオン抵抗RP1、及び、N型MISトランジスタTNのオン抵抗RN1が求められる。プローブ#2−プローブ#3間(図4又は図5)には電流が流れないため、プローブと端子(パッド)との接触抵抗の影響を排除した特性試験を行なうことができ、半導体装置100の特性試験の精度が向上する。
【0042】
図7に示す特許文献1では、トランジスタのVDD線側の電圧と、GND線側の電圧とを、試験専用の端子から2段階に分けて出力させて、電流路(コレクタ・エミッタ間)の降下電圧を求めていたが、本実施形態例では、測定対象以外の出力端子をリファレンスとして使用し、リファレンスの出力端子から、トランジスタのVDD線側の電圧、又は、GND線側の電圧を出力させ、この電圧と、測定対象の出力端子との電位差により、トランジスタのソース−ドレイン間の降下電圧を求める。このため、プローブ#1及びプローブ#4で接触抵抗が発生した場合であっても、P型MISトランジスタTP1及びN型MISトランジスタTN1のソース−ドレイン間の降下電圧を正しく求めることができる。半導体装置100では、制御回路102に、リファレンスとして使用する出力回路の制御の実現するための回路が必要になるが、その回路は非常に小さいためチップサイズはほとんど増加しない。また、特性試験に専用の端子を別に設ける必要がないため、端子数が制限される半導体装置についても、特性試験の試験精度を向上することができる。
【0043】
図6は、本発明の第2実施形態例の半導体装置の構成例を示している。この半導体装置100Aは、第1の出力回路がm個の並列接続P型MISトランジスタTP1k(k:1〜m)及び並列接続N型MISトランジスタTN1kで構成される点で、第1実施形態例と相違する。半導体装置100Aでは、第1出力端子Dout1とVDD線107との間に直列に接続された一対のスイッチSWP1k及びP型MISトランジスタTP1kが並列に接続され、第1出力端子Dout1とGND線108との間に直列に接続された一対のスイッチSWN1k及びN型MISトランジスタTN1kが並列に接続される。スイッチSWP1k及びスイッチSWN1kは、それぞれ例えばヒューズとして構成される。
【0044】
出力回路のVDD線107側のオン抵抗は、例えば、出力端子Dout1とVDD線107との間のスイッチSWP11からスイッチSWP11の全てが閉じている場合には、並列に接続されるP型MISトランジスタTP11からTP1mまでのオン抵抗の合成抵抗となり、第1スイッチSWP11のみが閉じている場合には、P型MISトランジスタTP11のオン抵抗のみとなる。つまり、半導体装置100Aでは、スイッチSWP1k又はスイッチSWN1kの開閉を制御することで、出力端子Dout1のオン抵抗を変化させることができる。半導体装置100Aでは、図3に示す手順と同様な手順で、第1の出力回路のVDD線107側及びGND線108側のオン抵抗が測定され、それら抵抗値が所望の値となるように、スイッチSWP1k及びスイッチSWN1kの開閉がそれぞれ制御される。
【0045】
本実施形態例では、スイッチスイッチSWP1k及びスイッチSWN1kの開閉を制御することで、出力回路のVDD線107側及びGND線108側のオン抵抗がそれぞれ変化する。このため、半導体装置の特性試験の結果に応じて、出力回路のオン抵抗を、所望の値に制御することができる。
【0046】
なお、上記実施形態例では、出力回路が、P型MISトランジスタとN型MISトランジスタとで構成される例について説明したが、出力回路は、出力端子と、高電位電源線とのオン・オフを制御する回路、及び、出力端子と、低電位電源線とのオン・オフを制御する制御する回路として構成されていればよく、P型MISトランジスタとN型MISトランジスタには限定されない。また、半導体装置は、SDRAMには限定されず、特性試験時に、出力回路の高電位電源線側及び低電位電源側がそれぞれオン・オフ制御可能であれば、他の装置として構成されていてもよい。
【0047】
上記実施形態例では、第1出力端子Dout1の特性試験に際して、第2出力端子Dout2をリファレンスとして使用する例について説明したが、本発明はこれに限定されず、測定対象の出力回路と同じVDDパッド及びGNDパッドに接続する任意の出力回路の出力端子を、リファレンスとして使用することができる。このとき、測定対象の出力回路が接続するVDD線と、リファレンスの出力回路が接続するVDD線とが同じ分岐配線として構成されている場合には、VDD線の配線抵抗の影響が小さくなり、試験精度が向上する。また、測定対象の出力回路が接続するGND線と、リファレンスの出力回路が接続するGND線とが、同じ分岐配線として構成されている場合にも、同様に、試験精度が向上する。
【0048】
上記第2実施形態例では、第1の出力回路がそれぞれ並列に接続された複数のP型MISトランジスタとN型MISトランジスタとで構成され、第2の出力回路が一対のP型MISトランジスタとN型MISトランジスタとで構成される例について示したが、本発明はこれに限定されず、全ての出力回路が、それぞれ並列に接続された複数のP型MISトランジスタとN型MISトランジスタで構成されていてもよく、所定の端子に接続する出力回路のみが、それぞれ並列に接続された複数のP型MISトランジスタとN型MISトランジスタとで構成されていてもよい。並列接続されたP型MISトランジスタの並列数と、並列接続されたN型MISトランジスタの並列数とは、同じ値でなくともよい。
【0049】
また、第2実施形態例では、一対のスイッチSWP1k及びP型MISトランジスタTPが並列に接続され、一対のスイッチSWN1k及びN型MISトランジスタTNが並列に接続され、P型MISトランジスタTP及びN型MISトランジスタTNには、それぞれ共通のゲート制御信号gP及びgNが入力される例について示したが、スイッチSWP1k及びスイッチSWN1kを配置するのに代えて、P型MISトランジスタTP及びN型MISトランジスタTNのそれぞれに個別のゲート入力信号を入力して、P型MISトランジスタTP及びN型MISトランジスタTN自身のオン・オフによって、出力回路の抵抗値を可変にしてもよい。この場合、複数のP型MISトランジスタTP及びN型MISトランジスタTNのうちの何れか1つには、制御回路102からのゲート制御信号gP及びgNを入力し、その他のP型MISトランジスタTP及びN型MISトランジスタTNについては、例えば、半導体装置100Aにレジスタを持たせ、レジスタの値を参照して、個別に入力するゲート制御信号の電位を決定するように構成することができる。
【0050】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の半導体装置及びその試験方法は、上記実施形態例にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施した半導体装置及びその試験方法も、本発明の範囲に含まれる。例えば、出力回路は、入出力回路として構成されていてもよい。
【0051】
【発明の効果】
以上説明したように、本発明の半導体装置及びその試験方法では、複数の出力回路のうちの測定対象の出力回路(第1の出力回路)以外の他の1つの出力回路(第2の出力回路)の第1及び第2の半導体スイッチの何れか一方をオンにし、他方をオフに制御することで、測定対象の出力回路の第1又は第2の半導体スイッチの第1の電源線側の電位、又は、第2の電源線側の電位を、他の1つの出力回路の出力端子を使用して測定することができるため、試験に専用の端子を配置することなく、端子−プローブ間で発生する接触抵抗の影響を除去した精度の高い特性試験を行なうことができる。
【図面の簡単な説明】
【図1】本発明の第1実施形態例の半導体装置の構成例を示すブロック図。
【図2】(a)は制御回路の構成例を示すブロック図、同図(b)は、制御回路102の出力電位の組み合わせを示すテーブル。
【図3】半導体装置100の特性試験の手順例を示すフローチャート。
【図4】試験時の半導体装置100の等価回路。
【図5】試験時の半導体装置100の別の等価回路。
【図6】本発明の第2実施形態例の半導体装置の構成例を示すブロック図。
【図7】従来の半導体装置の構成例を示すブロック図。
【図8】従来の半導体装置の別の構成例を示すブロック図。
【符号の説明】
100:半導体装置
101:コマンドデコーダ
102:制御回路
103:他の回路
105:高電位側電源パッド
106:低電位側電源パッド
107:高電位側電源線
108:低電位側電源線
110:電流源
111:電圧計
【発明の属する技術分野】
本発明は、半導体装置及びその試験方法に関し、更に詳しくは、端子の特性試験の精度を向上できる半導体装置、及び、その半導体装置の試験方法に関する。
【0002】
【従来の技術】
内部にバッファ等の出力回路を有するICやLSI等の半導体装置では、半導体装置の出力端子の特性試験として、出力回路(出力端子)の抵抗値が測定される。特性試験では、一般に、測定装置からプローブやソケットを介して出力回路に電源が供給され、出力端子の電圧が測定されて、出力端子の抵抗値が求められる。近年、出力回路の抵抗値の測定には高い精度が要求され、電圧測定時にプローブやソケットで発生する接触抵抗や、測定装置自身の抵抗が無視できない。
【0003】
半導体装置の特性試験の精度を向上する技術として、特開2000−214225号公報(特許文献1)には、特性試験に専用の端子を使用して、半導体装置の特性試験を行なう技術が記載されている。図7は、特許文献1に記載の半導体装置の構成を示している。この半導体装置200では、デコーダ202に、端子P1〜P3を介して、所定の組み合わせの信号が入力されると、デコーダ202から送信される第1制御信号C1により、制御回路203が、例えばバイポーラトランジスタ205をオンに設定することで、バイポーラトランジスタ205の特性試験が行なわれる。
【0004】
バイポーラトランジスタ205の特性試験では、電源端子P4に測定用電源Bが接続され、出力端子P6に測定用負荷Lが接続され、特性試験に専用の端子として構成されるセンス端子P10に電圧計Vt3が接続される。測定用電源Bからは、電源端子P4、バイポーラトランジスタ205、出力端子P6、及び、測定用負荷Lを通じて電流I0が流れる。この状態で、デコーダ202からの第2制御信号C2により、まず、第1スイッチSW1が所定期間だけオンとなり、センス端子P10に接続された電圧計Vt3によって、バイポーラトランジスタ205の電源端子P4側の電位Vaが測られる。次いで、第3スイッチSW3を所定期間だけオンにして、センス端子P10に接続された電圧計Vt3により、バイポーラトランジスタ205の出力端子P6側の電位Vbが測られる。
【0005】
測定用電源Bから供給される電流I0を測定し、電流I0と測定された電位Va、Vbとを用いることで、バイポーラトランジスタ205のオン抵抗が求められる。この技術では、センス端子P10から、第1のスイッチSW1及び第3のスイッチSW3を介して、バイポーラトランジスタ205の電源端子P4側及び出力端子P6側の電位を選択的に出力することで、測定用電源Bを電源端子P4に接続する際の接触抵抗の影響、及び、測定用負荷Lを出力端子P6に接続する際の接触抵抗の影響を排除して、バイポーラトランジスタ205のコレクタ−エミッタ間の降下電圧Vonを求めることができる。
【0006】
半導体装置の特性試験の精度を向上する別の技術として、特開平11−30649号公報(特許文献2)には、出力端子に測定用負荷を接続せずに、半導体装置の特性を測定する技術が記載されている。図8は、特許文献2に記載の半導体装置の構成を示している。この半導体装置300では、特性試験時には、特性試験を指示する制御回路306からの指令により、測定回路305は、出力回路を構成する2つのトランジスタ301、302の双方をオンに設定し、第1トランジスタ301及び第2トランジスタ302に貫通電流を流す。
【0007】
半導体装置300の特性試験では、第1トランジスタ301と第2トランジスタ302との中間ノード310に接続する出力端子309の電位を測定し、その電位と、電源端子303の電位との電位差により、第1トランジスタ301のソース−ドレイン間の降下電圧が求められ、出力端子309の電位と、グランド端子304の電位との電位差により、第2トランジスタ302のソース−ドレイン間の降下電圧が求められる。半導体装置の特性は、各トランジスタのソース−ドレイン間の降下電圧と、電源端子303から第1トランジスタ301及び第2トランジスタ302を介してグランド端子304に向けて流れる貫通電流の電流値との関係に基づいて求められる。
【0008】
【特許文献1】
特開2000−214225号公報
【特許文献2】
特開平11−30649号公報
【0009】
【発明が解決しようとする課題】
ところで、特許文献2に記載の技術では、多数の電源端子303及びグランド端子304を同じ配線に対して並列に設け、半導体装置の特性試験の際には、それら多数の端子のそれぞれにプローブ等を接続し、多数の接触抵抗が並列接続されるようにして、電源端子303及びグランド端子304で発生する接触抵抗の影響を除去している。このため、電源端子303及びグランド端子304の数が少ないときには、それら端子で発生する接触抵抗の影響を除去して半導体装置300の測定試験を行なうことができない。また、特許文献1に記載の技術では、半導体装置に、特性試験用の専用の端子が必要となり、半導体装置の小型化、或いは、低コスト化の点で不利となる。
【0010】
本発明は、上記問題点を解消し、半導体装置に新たな端子を追加することなく、また、多数の電源端子を必要とすることなく、半導体装置の特性試験の精度を向上できる半導体装置及びその試験方法を提供することを目的とする。
【0011】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置の試験方法は、第1の電源線と、第2の電源線と、それぞれが前記第1の電源線と第2の電源線との間に且つ相互に直列に接続された第1及び第2の半導体スイッチ、及び、前記第1の半導体スイッチと前記第2の半導体スイッチとの間の中間ノードに接続された出力端子を有する第1及び第2の出力回路とを有する半導体装置を試験する方法であって、前記第1の出力回路の前記第1及び第2の半導体スイッチの双方をオンにすると共に、前記第2の出力回路の前記第1及び第2の半導体スイッチの一方をオンに他方をオフとし、前記第1の出力回路の出力端子と前記第2の出力回路の出力端子との間の電圧と、前記第1の出力回路を流れる貫通電流とに基づいて、前記第1の出力回路の前記第1又は第2の半導体スイッチの特性を測定することを特徴とする。
【0012】
本発明の半導体装置の試験方法では、第1の出力回路の第1及び第2の半導体スイッチの双方をオンにして、第1の電源線側から第2の電源線側に向けて第1の出力回路を貫通する貫通電流を流し、第2の出力回路の第1及び第2の半導体スイッチの何れか一方をオンにし、他方をオフにして、第1の出力回路の出力端子と、第2の出力回路の出力端子との間の電位差を求め、その電位差と、第1の出力回路を貫通する貫通電流とに基づいて、第1の出力回路の第1又は第2の半導体スイッチの特性(抵抗値)を測定する。第2の出力回路の出力端子を、第1の出力回路の第1及び第2の半導体スイッチの第1電源線側の電位、又は、第2の電源線側の電位を測定するための端子として使用して試験を行なうことで、半導体装置に、試験に専用に使用される端子を配置することなく、プローブ−端子間で発生する接触抵抗の影響を除去した精度の高い特性試験を行なうことができる。
【0013】
本発明の半導体装置の試験方法では、前記第1の出力回路の前記第1及び第2の半導体スイッチの少なくとも一方は、並列接続された複数のトランジスタから成り、該複数のトランジスタの内の選択された数のトランジスタをオンとすることが好ましい。この場合、例えば、並列接続されたトランジスタを、ヒューズ等のスイッチによって接続数が選択可能に構成して、半導体スイッチの特性試験の結果に応じて、その接続数を選択することで、所望の特性を有する半導体スイッチを得ることができる。
【0014】
また、本発明の半導体装置の試験方法は、3以上の出力回路から、任意の2つの出力回路を前記第1及び第2の出力回路として選択することが好ましい。半導体装置が3以上の出力回路を有する場合には、それら出力回路の中から、任意の2つの出力回路を選択し、2つのうちの一方の出力回路の第1及び第2の半導体スイッチの特性を、他方の出力回路の出力端子を使用して、試験することができる。
【0015】
本発明の半導体装置の試験方法は、外部ピンから入力する外部信号によって、前記第1及び第2の出力回路の前記第1及び第2のトランジスタのオン・オフを制御することが好ましい。特性試験で使用する第1及び第2の出力回路を、半導体装置に外部から入力する外部信号に基づいて選択することもできる。
【0016】
本発明の半導体装置の試験方法は、前記第1の電源線と前記第2の電源線との間に定電流源を接続することが好ましい。この場合、第1の出力回路に所望の貫通電流を流すことができる。
【0017】
本発明の記憶媒体は、上記本発明の試験方法をプログラムとして記憶することを特徴とする。
【0018】
半発明の半導体装置は、第1の電源線及び第2の電源線と、それぞれが該第1の電源線と第2の電源線との間に且つ相互に直列に接続された第1及び第2の半導体スイッチ、及び、前記第1の半導体スイッチと前記第2の半導体スイッチとの間の中間ノードに接続された出力端子を有する複数の出力回路と、テスト時に、1つの出力回路の前記第1及び第2の半導体スイッチの双方をオンとし、他の1つの出力回路の前記第1及び第2の半導体スイッチの一方のみをオンとする制御回路とを備えることを特徴とする。
【0019】
本発明の半導体装置では、制御回路は、試験時に、複数の出力回路うちの1つの出力回路(以下、測定対象の出力回路とも呼ぶ)の第1及び第2の半導体スイッチの双方をオンにし、測定対象以外の他の1つの出力回路(以下、リファレンスの出力回路とも呼ぶ)の第1及び第2の半導体スイッチの何れか一方をオンにして、他方をオフにする。測定対象の出力回路に、第1の電源線から、第1及び第2の半導体スイッチを介して第2の電源線に貫通電流を流す場合、リファレンスの出力回路の出力端子を使用して、測定対象の出力回路の第1又は第2の半導体スイッチの第1の電源線側の電位、又は、第2の電源線側の電位を測定することができる。このため、測定対象の出力回路の第1又は第2の半導体スイッチの第1の電源線側の電位、又は、第2の電源線側の電位を測定するための試験に専用の端子を配置することなく、端子−プローブ間で発生する接触抵抗の影響を除去した精度の高い特性試験を行なうことができる。
【0020】
本発明の半導体装置では、前記制御回路は、前記1つ及び前記他の1つの出力回路以外の出力回路の前記第1及び第2の半導体スイッチを全てオフとすることが好ましい。この場合、試験時に、測定対象及びリファレンスの出力回路以外の出力回路を介して第1の電源線から第2の電源線へ電流が流れないようにすることで、試験の精度を更に向上させることができる。
【0021】
本発明の半導体装置は、前記第1及び第2の半導体スイッチを、一対のpチャネルトランジスタ及びnチャネルトランジスタで構成することができる。pチャンネルトランジスタ及びnチャンネルトランジスタは、MISトランジスタ又はMOSトランジスタとして構成することもでき、また、その他のトランジスタとして構成することもできる。
【0022】
本発明の半導体装置は、前記第1及び第2の半導体スイッチの少なくとも一方を並列接続された複数のトランジスタで構成することができる。この場合、例えば、並列接続されたトランジスタを、ヒューズ等のスイッチによって接続数が選択可能に構成し、半導体スイッチの特性試験の結果に応じて、その接続数を選択する構成を採用することで、所望の特性を有する半導体スイッチを得ることができる。
【0023】
本発明の半導体装置では、前記制御回路は、前記外部信号をデコードするデコーダを備えることが好ましい。この場合、制御回路を、外部信号に基づいて動作させることができる。
【0024】
本発明の半導体装置では、前記制御回路は、前記デコーダでデコードされた信号に基づいて、前記第1及び第2の半導体スイッチに入力する制御電位を選択するセレクタを更に備えるができる。この場合、セレクタには、少なくとも第1及び第2の半導体スイッチのオン・オフを制御するための信号が入力され、第1及び第2の半導体スイッチは、セレクタの出力(選択)に応じて、オン・オフが制御される。
【0025】
本発明の半導体装置は、前記制御回路からの信号に応答して、前記出力回路及び前記制御回路以外の回路であって前記第1及び第2の電源線に接続される回路を、前記第1及び第2の電源線の少なくとも一方から切り離す電源制御部を更に備えることが好ましい。この場合、電源制御部により、他の回路を、第1の電源線及び第2の電源線から切り離すことで、他の回路を介して第1の電源線から第2の電源線へ電流が流れないようにすることができ、試験の精度を更に向上させることができる。
【0026】
本発明の半導体装置では、前記複数の出力回路は、前記第1及び第2の電源線の少なくとも一方から分岐した分岐電源線に共通に接続されることが好ましい。この場合、リファレンスの出力回路の出力端子から、測定対象の出力回路の第1又は第2の半導体スイッチの第1又は第2電源線側までの間の配線抵抗の影響が小さく、試験の精度を更に向上させることができる。
【0027】
【発明の実施の形態】
以下、図面を参照し、本発明の実施形態例に基づいて、本発明を更に詳細に説明する。図1は、本発明の第1実施形態例の半導体装置の構成例を示している。この半導体装置100は、例えばSDRAMとして構成され、コマンドデコーダ101と、他の回路103と、分離スイッチ104と、高電位側電源パッド(以下、VDDパッドとも呼ぶ)105と、低電位側電源パッド(以下、GNDパッドとも呼ぶ)106とを備える。半導体装置100は、更に、一対のP型MISトランジスタTP及びN型MISトランジスタTNと、出力端子Doutと、制御回路102とから成る出力回路をn個(nは2以上の整数)備える。
【0028】
高電位側電源線(以下、VDD線とも呼ぶ)107は、電源VDD又は出力回路用の電源VDDQが供給されるべきVDDパッド105に接続する。低電位側電源線(以下、GND線とも呼ぶ)108は、グランド電位GND又は低電源電位VSSが供給されるべきGNDパッド106に接続する。VDD線107と、GND線108との間には、出力回路を構成する、ソース・ドレインパスが直列接続された一対のP型MISトランジスタTP及びN型MISトランジスタTNが接続される。半導体装置100は、一対のP型MISトランジスタTP及びN型MISトランジスタTNの中間ノードに接続する出力端子Doutから、外部に信号を出力可能である。
【0029】
コマンドデコーダ101は、例えば、16ビットのアドレス入力Addr、及び、制御信号入力/WE、/RAS、/CSで構成される外部入力信号をデコードする。コマンドデコーダ101は、外部入力信号のデコード結果に基づいて入力コマンドを特定し、制御回路102に制御信号Ci(i=1〜n)を送信すると共に、分離スイッチ104に分離信号Cocを送信する。分離スイッチ104は、VDD線107と同じVDDパッド105に接続する分岐配線109と、出力回路以外の他の回路103との間に配置され、半導体装置100の出力端子(出力回路)の特性試験時に、他の回路103に電流が流れないようにする。分離スイッチ104は、コマンドデコーダ101からの分離信号Cocに応答して、分岐配線109から他の回路103を切り離す。
【0030】
制御回路102は、出力回路を構成する一対のP型MISトランジスタTP及びN型MISトランジスタTNのそれぞれに対応して配置される。各制御回路102には、コマンドデコーダ101からの制御信号Ciと、データ信号Di1、Di2とが入力される。各制御回路102は、受信した制御信号Ciに基づいて、一対のP型MISトランジスタTP及びN型MISトランジスタTNのゲートにそれぞれ入力するゲート制御信号gP、gNを生成する。
【0031】
図2(a)は、制御回路102の構成例を示し、同図(b)は、制御回路102の出力電位の組み合わせを示している。各制御回路102は、第1のセレクタ121と、第2のセレクタ122とを備える。第1のセレクタ121には、通常動作時に第1ゲート制御信号gPiとしてP型MISトランジスタTPiのゲートに入力すべき第1データ信号Di1と、LレベルのGND電位と、HレベルのVDD又はVDDQ(以下、VDD(Q)と略す)電位とが入力される。第2のセレクタ122には、通常動作時に第2ゲート制御信号gNiとしてN型MISトランジスタTNiに入力されるべき第2データ信号Di2と、LレベルのGND電位と、HレベルのVDD(Q)電位とが入力される。第1のセレクタ121及び第2のセレクタ122は、それぞれコマンドデコーダ101から送信される制御信号Ciを選択信号として使用し、それぞれの入力のうち、何れをゲート制御信号gPi、gNiとして出力するかを選択する。
【0032】
制御回路102は、通常動作時には、第1のセレクタ121から第1データ信号Di1を出力し、第2のセレクタ122から第2データ信号Di2を出力する。制御回路102は、半導体装置100の特性試験時に、P型MISトランジスタTPi及びN型MISトランジスタTNiの双方をオンに設定する際には、図2(b)に示すように、第1のセレクタ121からGND電位の第1ゲート制御信号gPiを出力し、かつ、第2のセレクタ122からVDD(Q)電位の第2ゲート制御信号gNiを出力する。また、P型MISトランジスタTPiをオンに設定し、かつ、N型MISトランジスタTNiをオフに設定する際には、第1のセレクタ121及び第2のセレクタ122から、それぞれGND電位の第1ゲート制御信号gpi及び第2ゲート制御信号gNiを出力し、P型MISトランジスタTPiをオフに設定し、かつ、N型MISトランジスタTNiをオンに設定する際には、第1のセレクタ121及び第2のセレクタ122から、それぞれVDD(Q)電位の第1ゲート制御信号gPi及び第2ゲート制御信号gNiを出力する。制御回路102は、P型MISトランジスタTPi及びN型MISトランジスタTNiの双方をオフに設定する際には、第1のセレクタ121からVDD(Q)電位の第1ゲート制御信号gPiを出力し、かつ、第2のセレクタ122からGND電位の第2ゲート制御信号gNiを出力する。
【0033】
図3は、半導体装置100の特性試験の手順例を示している。以下では、第1出力端子Dout1を有する第1の出力回路の特性試験に際して、リファレンスとして第2出力端子Dout2を有する第2の出力回路を使用する例について説明する。より具体的には、VDDパッド105、GNDパッド106、測定対象の第1出力端子Dout1、及び、リファレンスの第2出力端子Dout2の4つの端子(パッド)を使用して、第1の出力回路の出力端子Dout1に接続するP型MISトランジスタTP1のオン抵抗RP1及びN型MISトランジスタTN1のオン抵抗RN1を、四端子法により求める。
【0034】
第1の出力回路の特性試験に際して、半導体装置100では、図1に示すように、プローブ#1がVDDパッド105に接続され、プローブ#4がGNDパッド106に接続され、プローブ#2が試験対象である第1出力端子Dout1に接続され、プローブ#3がリファレンスとして使用される第2出力端子Dout2に接続される。プローブ#1とプローブ#4との間には、電流源が接続され、プローブ#2とプローブ#3との間には、電圧計が接続される。なお、図1の等価抵抗RCL1は、VDDパッド105からP型MISトランジスタTP1までの間の配線抵抗と、プローブ#1とVDDパッド105との間の接触抵抗との和を示し、等価抵抗RCL2は、GNDパッド106からN型MISトランジスタTN1までの間の配線抵抗と、プローブ#4とGNDパッド106との間の接触抵抗との和を示す。
【0035】
測定対象である第1の出力回路に対応する制御回路102は、コマンドデコーダ101からの制御信号C1に基づいて、GND電位の第1ゲート制御信号gP1及びVDD(Q)電位の第2ゲート制御信号gN1を出力し、第1出力端子Dout1に接続する一対のP型MISトランジスタTP1及びN型MISトランジスタTN1の双方をオンにする(ステップS1)。これにより、第1の出力回路では、VDD線107からGND線108に、一対のP型MISトランジスタTP及びN型MISトランジスタTNを通過する貫通電流が流れる。測定対象の出力回路と同じVDD線107及びGND線108に接続し、リファレンスとして使用される第2の出力回路に対応する制御回路102は、GND電位の第1ゲート制御信号gP2及び第2ゲート制御信号gN2を出力し、第2出力端子Dout2に接続する一方のトランジスタであるP型MISトランジスタTP2をオンにして、他方のトランジスタであるN型MISトランジスタTN2をオフにする(ステップS2)。
【0036】
ここで、第3から第nまでの出力回路に対応する制御回路102は、コマンドデコーダ101からの制御信号に基づいて、VDD(Q)電位の第1ゲート制御信号gP及びGND電位の第2ゲート制御信号gNを出力し、P型MISトランジスタTP及びN型MISトランジスタTNの双方をオフにする。また、測定対象の出力回路と同じVDDパッド105及びGNDパッド106に接続する他の回路103があるとき、分離スイッチ104には、コマンドデコーダ101から分離信号Cocが送信され、分離スイッチ104は、分岐配線109から他の回路103を分離する。これにより、プローブ#1によってVDDパッド105から供給される電流は、実質的に、測定対象の出力回路(第1の出力回路)を構成する一対のP型MISトランジスタTP1及びN型MISトランジスタTN1のみを通過して、GNDパッド106からプローブ#4に出力される。
【0037】
プローブ#2とプローブ#3とを使用して、第1出力端子Dout1と、第2出力端子Dout2との間の電位差V1を測定する(ステップS3)。このとき、リファレンスである第2の出力回路では、VDD線107側のP型MISトランジスタTP2のみがオンになっているため、第2出力端子Dout2の電位は、VDD線107の電位と同じになる。このため、第1出力端子Dout1と、第2出力端子Dout2との間の電位差V1は、VDD線107と第1の出力回路の出力端子Dout1との間の電位差となり、言い換えると、この電位差V1は、第1の出力回路を構成するP型MISトランジスタTP1のソース−ドレインパス間の降下電圧と同じ値である。
【0038】
図4は、ステップS3の状態の半導体装置100の等価回路を示している。測定対象である第1の出力回路には、電流源110から、プローブ#1及びVDDパッド105を介して電流Iが供給され、電流Iは、等価抵抗RCL1、現在の測定対象であるP型MISトランジスタTP1(オン抵抗RP1)、N型MISトランジスタTN1(オン抵抗RN1)、及び、等価抵抗RCL2を流れて、GNDパッド106及びプローブ#4から出力される。図3に戻り、プローブ#1からプローブ#4に流れる電流Iを測定し(ステップS4)、この電流値Iと、ステップS3で測定した電圧値V1とから、オームの法則によりP型MISトランジスタTP1のオン抵抗RP1が求められる(ステップS5)。
【0039】
P型MISトランジスタTP1のオン抵抗が測定されると、第2の出力回路に対応する制御回路102は、VDD(Q)電位の第1ゲート制御信号gP2及び第2ゲート制御信号gN2を出力し、一方のトランジスタであるP型MISトランジスタTP2をオフにして、他方のトランジスタであるN型MISトランジスタTN2をオンにする(ステップS6)。再び、プローブ#2とプローブ#3とを使用して、第1出力端子Dout1と、第2出力端子Dout2との間の電位差V2を測定する(ステップS7)。このとき、リファレンスである第2の出力回路では、GND線108側のN型MISトランジスタTN2のみがオンになっているため、第2出力端子Dout2の電位は、GND線108の電位と同じになり、第1出力端子Dout1と、第2出力端子Dout2との間の電位差V2は、第1の出力回路を構成するN型MISトランジスタTN1のソース−ドレインパス間の降下電圧と同じ値となる。
【0040】
図5は、ステップS7の状態の半導体装置100の等価回路を示している。測定対象である第1の出力回路には、電流源110から、プローブ#1及びVDDパッド105を介して電流Iが供給され、電流Iは、等価抵抗RCL1、P型MISトランジスタTP1(オン抵抗RP1)、現在の測定対象のN型MISトランジスタTN1(オン抵抗RN1)、及び、等価抵抗RCL2を流れて、GNDパッド106及びプローブ#4から出力される。図3に戻り、プローブ#1からプローブ#4に流れる電流Iと、ステップS7で測定した電圧値V2とから、オームの法則により、測定対象のN型MISトランジスタTN1のオン抵抗RN1が求められる(ステップS8)。
【0041】
本実施形態例では、測定対象の出力回路と同じVDD線107及びGND線108に接続する出力回路をリファレンスとして使用する。リファレンスとして使用する出力回路では、一対のP型MISトランジスタTP及びN型MISトランジスタTNの何れか一方をオンにし、他方をオフにすることで、リファレンスの出力端子から、VDD線107又はGND線108の電位を出力することができる。測定対象の出力回路を構成する一対のP型MISトランジスタTP及びN型MISトランジスタTNの双方をオンに設定して貫通電流を流し、この貫通電流の電流値と、測定対象の出力端子−リファレンスの出力端子間の電位差との関係から、P型MISトランジスタTPのオン抵抗RP1、及び、N型MISトランジスタTNのオン抵抗RN1が求められる。プローブ#2−プローブ#3間(図4又は図5)には電流が流れないため、プローブと端子(パッド)との接触抵抗の影響を排除した特性試験を行なうことができ、半導体装置100の特性試験の精度が向上する。
【0042】
図7に示す特許文献1では、トランジスタのVDD線側の電圧と、GND線側の電圧とを、試験専用の端子から2段階に分けて出力させて、電流路(コレクタ・エミッタ間)の降下電圧を求めていたが、本実施形態例では、測定対象以外の出力端子をリファレンスとして使用し、リファレンスの出力端子から、トランジスタのVDD線側の電圧、又は、GND線側の電圧を出力させ、この電圧と、測定対象の出力端子との電位差により、トランジスタのソース−ドレイン間の降下電圧を求める。このため、プローブ#1及びプローブ#4で接触抵抗が発生した場合であっても、P型MISトランジスタTP1及びN型MISトランジスタTN1のソース−ドレイン間の降下電圧を正しく求めることができる。半導体装置100では、制御回路102に、リファレンスとして使用する出力回路の制御の実現するための回路が必要になるが、その回路は非常に小さいためチップサイズはほとんど増加しない。また、特性試験に専用の端子を別に設ける必要がないため、端子数が制限される半導体装置についても、特性試験の試験精度を向上することができる。
【0043】
図6は、本発明の第2実施形態例の半導体装置の構成例を示している。この半導体装置100Aは、第1の出力回路がm個の並列接続P型MISトランジスタTP1k(k:1〜m)及び並列接続N型MISトランジスタTN1kで構成される点で、第1実施形態例と相違する。半導体装置100Aでは、第1出力端子Dout1とVDD線107との間に直列に接続された一対のスイッチSWP1k及びP型MISトランジスタTP1kが並列に接続され、第1出力端子Dout1とGND線108との間に直列に接続された一対のスイッチSWN1k及びN型MISトランジスタTN1kが並列に接続される。スイッチSWP1k及びスイッチSWN1kは、それぞれ例えばヒューズとして構成される。
【0044】
出力回路のVDD線107側のオン抵抗は、例えば、出力端子Dout1とVDD線107との間のスイッチSWP11からスイッチSWP11の全てが閉じている場合には、並列に接続されるP型MISトランジスタTP11からTP1mまでのオン抵抗の合成抵抗となり、第1スイッチSWP11のみが閉じている場合には、P型MISトランジスタTP11のオン抵抗のみとなる。つまり、半導体装置100Aでは、スイッチSWP1k又はスイッチSWN1kの開閉を制御することで、出力端子Dout1のオン抵抗を変化させることができる。半導体装置100Aでは、図3に示す手順と同様な手順で、第1の出力回路のVDD線107側及びGND線108側のオン抵抗が測定され、それら抵抗値が所望の値となるように、スイッチSWP1k及びスイッチSWN1kの開閉がそれぞれ制御される。
【0045】
本実施形態例では、スイッチスイッチSWP1k及びスイッチSWN1kの開閉を制御することで、出力回路のVDD線107側及びGND線108側のオン抵抗がそれぞれ変化する。このため、半導体装置の特性試験の結果に応じて、出力回路のオン抵抗を、所望の値に制御することができる。
【0046】
なお、上記実施形態例では、出力回路が、P型MISトランジスタとN型MISトランジスタとで構成される例について説明したが、出力回路は、出力端子と、高電位電源線とのオン・オフを制御する回路、及び、出力端子と、低電位電源線とのオン・オフを制御する制御する回路として構成されていればよく、P型MISトランジスタとN型MISトランジスタには限定されない。また、半導体装置は、SDRAMには限定されず、特性試験時に、出力回路の高電位電源線側及び低電位電源側がそれぞれオン・オフ制御可能であれば、他の装置として構成されていてもよい。
【0047】
上記実施形態例では、第1出力端子Dout1の特性試験に際して、第2出力端子Dout2をリファレンスとして使用する例について説明したが、本発明はこれに限定されず、測定対象の出力回路と同じVDDパッド及びGNDパッドに接続する任意の出力回路の出力端子を、リファレンスとして使用することができる。このとき、測定対象の出力回路が接続するVDD線と、リファレンスの出力回路が接続するVDD線とが同じ分岐配線として構成されている場合には、VDD線の配線抵抗の影響が小さくなり、試験精度が向上する。また、測定対象の出力回路が接続するGND線と、リファレンスの出力回路が接続するGND線とが、同じ分岐配線として構成されている場合にも、同様に、試験精度が向上する。
【0048】
上記第2実施形態例では、第1の出力回路がそれぞれ並列に接続された複数のP型MISトランジスタとN型MISトランジスタとで構成され、第2の出力回路が一対のP型MISトランジスタとN型MISトランジスタとで構成される例について示したが、本発明はこれに限定されず、全ての出力回路が、それぞれ並列に接続された複数のP型MISトランジスタとN型MISトランジスタで構成されていてもよく、所定の端子に接続する出力回路のみが、それぞれ並列に接続された複数のP型MISトランジスタとN型MISトランジスタとで構成されていてもよい。並列接続されたP型MISトランジスタの並列数と、並列接続されたN型MISトランジスタの並列数とは、同じ値でなくともよい。
【0049】
また、第2実施形態例では、一対のスイッチSWP1k及びP型MISトランジスタTPが並列に接続され、一対のスイッチSWN1k及びN型MISトランジスタTNが並列に接続され、P型MISトランジスタTP及びN型MISトランジスタTNには、それぞれ共通のゲート制御信号gP及びgNが入力される例について示したが、スイッチSWP1k及びスイッチSWN1kを配置するのに代えて、P型MISトランジスタTP及びN型MISトランジスタTNのそれぞれに個別のゲート入力信号を入力して、P型MISトランジスタTP及びN型MISトランジスタTN自身のオン・オフによって、出力回路の抵抗値を可変にしてもよい。この場合、複数のP型MISトランジスタTP及びN型MISトランジスタTNのうちの何れか1つには、制御回路102からのゲート制御信号gP及びgNを入力し、その他のP型MISトランジスタTP及びN型MISトランジスタTNについては、例えば、半導体装置100Aにレジスタを持たせ、レジスタの値を参照して、個別に入力するゲート制御信号の電位を決定するように構成することができる。
【0050】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の半導体装置及びその試験方法は、上記実施形態例にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施した半導体装置及びその試験方法も、本発明の範囲に含まれる。例えば、出力回路は、入出力回路として構成されていてもよい。
【0051】
【発明の効果】
以上説明したように、本発明の半導体装置及びその試験方法では、複数の出力回路のうちの測定対象の出力回路(第1の出力回路)以外の他の1つの出力回路(第2の出力回路)の第1及び第2の半導体スイッチの何れか一方をオンにし、他方をオフに制御することで、測定対象の出力回路の第1又は第2の半導体スイッチの第1の電源線側の電位、又は、第2の電源線側の電位を、他の1つの出力回路の出力端子を使用して測定することができるため、試験に専用の端子を配置することなく、端子−プローブ間で発生する接触抵抗の影響を除去した精度の高い特性試験を行なうことができる。
【図面の簡単な説明】
【図1】本発明の第1実施形態例の半導体装置の構成例を示すブロック図。
【図2】(a)は制御回路の構成例を示すブロック図、同図(b)は、制御回路102の出力電位の組み合わせを示すテーブル。
【図3】半導体装置100の特性試験の手順例を示すフローチャート。
【図4】試験時の半導体装置100の等価回路。
【図5】試験時の半導体装置100の別の等価回路。
【図6】本発明の第2実施形態例の半導体装置の構成例を示すブロック図。
【図7】従来の半導体装置の構成例を示すブロック図。
【図8】従来の半導体装置の別の構成例を示すブロック図。
【符号の説明】
100:半導体装置
101:コマンドデコーダ
102:制御回路
103:他の回路
105:高電位側電源パッド
106:低電位側電源パッド
107:高電位側電源線
108:低電位側電源線
110:電流源
111:電圧計
Claims (14)
- 第1の電源線と、第2の電源線と、それぞれが前記第1の電源線と第2の電源線との間に且つ相互に直列に接続された第1及び第2の半導体スイッチ、及び、前記第1の半導体スイッチと前記第2の半導体スイッチとの間の中間ノードに接続された出力端子を有する第1及び第2の出力回路とを有する半導体装置を試験する方法であって、
前記第1の出力回路の前記第1及び第2の半導体スイッチの双方をオンにすると共に、前記第2の出力回路の前記第1及び第2の半導体スイッチの一方をオンに他方をオフとし、
前記第1の出力回路の出力端子と前記第2の出力回路の出力端子との間の電圧と、前記第1の出力回路を流れる貫通電流とに基づいて、前記第1の出力回路の前記第1又は第2の半導体スイッチの特性を測定することを特徴とする半導体装置の試験方法。 - 前記第1の出力回路の前記第1及び第2の半導体スイッチの少なくとも一方は、並列接続された複数のトランジスタから成り、該複数のトランジスタの内の選択された数のトランジスタをオンとする、請求項1に記載の半導体装置の試験方法。
- 3以上の出力回路から、任意の2つの出力回路を前記第1及び第2の出力回路として選択する、請求項1又は2に記載の半導体装置の試験方法。
- 外部ピンから入力する外部信号によって、前記第1及び第2の出力回路の前記第1及び第2のトランジスタのオン・オフを制御する、請求項1から3の何れかに記載の半導体装置の試験方法。
- 前記第1の電源線と前記第2の電源線との間に定電流源を接続する、請求項1から4の何れかに記載の半導体装置の試験方法。
- 請求項1から5の何れかに記載の試験方法をプログラムとして記憶する記憶媒体。
- 第1の電源線及び第2の電源線と、
それぞれが前記第1の電源線と第2の電源線との間に且つ相互に直列に接続された第1及び第2の半導体スイッチ、及び、前記第1の半導体スイッチと前記第2の半導体スイッチとの間の中間ノードに接続された出力端子を有する複数の出力回路と、
テスト時に、1つの出力回路の前記第1及び第2の半導体スイッチの双方をオンとし、他の1つの出力回路の前記第1及び第2の半導体スイッチの一方のみをオンとする制御回路とを備えることを特徴とする半導体装置。 - 前記制御回路は、前記1つ及び前記他の1つの出力回路以外の出力回路の前記第1及び第2の半導体スイッチを全てオフとする、請求項7に記載の半導体装置。
- 前記第1及び第2の半導体スイッチが、一対のpチャネルトランジスタ及びnチャネルトランジスタで構成される、請求項7又は8に記載の半導体装置。
- 前記第1及び第2の半導体スイッチの少なくとも一方は、並列接続された複数のトランジスタから成る、請求項7から9の何れかに記載の半導体装置。
- 前記制御回路は、前記外部信号をデコードするデコーダを備える、請求項7から10の何れかに記載の半導体装置。
- 前記制御回路は、前記デコーダでデコードされた信号に基づいて、前記第1及び第2の半導体スイッチに入力する制御電位を選択するセレクタを更に備える、請求項11に記載の半導体装置。
- 前記制御回路からの信号に応答して、前記出力回路及び前記制御回路以外の回路であって前記第1及び第2の電源線に接続される回路を、前記第1及び第2の電源線の少なくとも一方から切り離す電源制御部を更に備える、請求項7から12の何れかに記載の半導体装置。
- 前記複数の出力回路は、前記第1及び第2の電源線の少なくとも一方から分岐した分岐電源線に共通に接続される、請求項7から13の何れかに記載の半導体装置。
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