JP2009294143A - 半導体集積回路 - Google Patents
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Abstract
【課題】 回路面積を小さく抑えたまま、出力電圧レベルのテストを短時間で且つ高精度に行なうことができる半導体集積回路を提供する。
【解決手段】 接点14_1をオン状態にして内部回路10_1から‘L’レベルの信号S1を印加してPMOSトランジスタ11_1をオン状態にするとともに、接点15_2をオン状態にしてNMOSトランジスタ13_3,11_2からなるカレントミラーを形成してNMOSトランジスタ11_2に、電流I3がミラーされた電流I5を流して、出力端子12の電圧VOHのレベルをテストし、また、接点15_1をオン状態にして内部回路10_2から‘H’レベルの信号S2を印加してNMOSトランジスタ11_2をオン状態にするとともに、接点14_2をオン状態にしてPMOSトランジスタ13_2,11_1からなるカレントミラーを形成してPMOSトランジスタ11_1に、電流I2がミラー化された電流I4を流して、出力端子12の電圧VOLのレベルをテストする。
【選択図】 図1
【解決手段】 接点14_1をオン状態にして内部回路10_1から‘L’レベルの信号S1を印加してPMOSトランジスタ11_1をオン状態にするとともに、接点15_2をオン状態にしてNMOSトランジスタ13_3,11_2からなるカレントミラーを形成してNMOSトランジスタ11_2に、電流I3がミラーされた電流I5を流して、出力端子12の電圧VOHのレベルをテストし、また、接点15_1をオン状態にして内部回路10_2から‘H’レベルの信号S2を印加してNMOSトランジスタ11_2をオン状態にするとともに、接点14_2をオン状態にしてPMOSトランジスタ13_2,11_1からなるカレントミラーを形成してPMOSトランジスタ11_1に、電流I2がミラー化された電流I4を流して、出力端子12の電圧VOLのレベルをテストする。
【選択図】 図1
Description
本発明は、出力バッファを備えた半導体集積回路に関する。
従来より、半導体集積回路(IC)のテストの1つにDCテストがある。このDCテストでは、市販のLSIテスタを使用して、入力端子におけるリーク電流のテストや出力端子における出力電圧のレベルテストが行なわれる。出力電圧のレベルテストとしては、‘H’レベルのテスト(VOHテスト)と‘L’レベルのテスト(VOLテスト)が行なわれる(例えば、非特許文献1参照)。
図3は、従来の半導体集積回路における出力電圧のレベルテストの概要を説明するための図である。
図3には、半導体集積回路100の一部と、LSIテスタ200の一部とが示されている。半導体集積回路100には、半導体チップの内部に形成された出力バッファ110と、その半導体チップの外部に設けられた出力端子120が備えられている。出力バッファ110には、電源ラインVDDと出力端子120との間に配置されたPMOSトランジスタ111、および、出力端子120とグランドラインGNDとの間に配置されたNMOSトランジスタ112が備えられている。
一方、LSIテスタ200には、この図3の上側から順に直列に接続された、第1の電流源201と、第1のスイッチ211と、第2のスイッチ212と、第2の電流源202とが備えられている。また、このLSIテスタ200には、第1のスイッチ211と第2のスイッチ212との接続点に接続された測定プローブ203が備えられている。この測定プローブ203は、出力端子120に接触している。尚、第1の電流源201は半導体集積回路100側に所定の電流を流出し、第2の電流源202は半導体集積回路100側から所定の電流を流入する電流源である。
ここで、出力電圧のレベルテストとして、‘H’レベルのテスト(VOHテスト)を行なう場合は、PMOSトランジスタ111,NMOSトランジスタ112の双方のゲートに‘L’レベルが印加されるように、LSIテスタ200の入力パターンを制御する。また、第1のスイッチ211,第2のスイッチ212をオフ状態,オン状態に制御する。
PMOSトランジスタ111のゲートには‘L’レベルが印加されるため、PMOSトランジスタ111はオン状態になる。また、NMOSトランジスタ112のゲートにも‘L’レベルが印加されるため、NMOSトランジスタ112はオフ状態になる。従って、出力端子120には、‘H’レベルの電圧VOHが現れる。ここで、第2のスイッチ212がオン状態にあるため、電源ラインVDD→PMOSトランジスタ111→出力端子120→測定プローブ203→第2のスイッチ212の経路で第2の電流源202に所定の電流I1が流出する。この状態で、出力端子120に現れた電圧VOHのレベルを、図示しない測定部で測定(テスト)する。このように、‘H’レベルのテスト(VOHテスト)においては、LSIテスタ200側に所定の電流I1を流出させながら、出力端子120に現れた電圧VOHのレベルをテストする。
一方、出力電圧レベルのテストとして、‘L’レベルのテスト(VOLテスト)を行なう場合は、PMOSトランジスタ111,NMOSトランジスタ112のゲートに共に‘H’レベルを印加するとともに、第1のスイッチ211,第2のスイッチ212をオン状態,オフ状態に制御する。これにより、PMOSトランジスタ111,NMOSトランジスタ112がオフ状態,オン状態となり、従って出力端子120には、‘L’レベルの電圧VOLが現れる。ここで、第1のスイッチ211はオン状態にあるため、第1の電流源201→第1のスイッチ211→測定プローブ203→出力端子120→NMOSトランジスタ112→グランドGNDの経路で電流I2が流れる。この状態で、出力端子120に現れた電圧VOLのレベルをテストする。このように、‘L’レベルのテスト(VOLテスト)においては、LSIテスタ200側から所定の電流I2を流入させながら、出力端子120に現れた電圧VOLのレベルをテストする。
株式会社アドバンテスト"TDLプログラミングガイド MANUAL NUMBER 8350501−01 [第8章 ページ8−1 出力電圧試験(VOH,VOL)]
株式会社アドバンテスト"TDLプログラミングガイド MANUAL NUMBER 8350501−01 [第8章 ページ8−1 出力電圧試験(VOH,VOL)]
上述したように、従来の半導体集積回路の出力電圧のレベルテストでは、外部に備えられた電流源に向けて所定の電流を流出させながらのVOHテスト、および、外部に備えられた電流源から所定の電流を流入させながらのVOLテストが行なわれる。ここで、多数の出力端子を備えた半導体集積回路の出力電圧のレベルテストでは、各出力端子毎にVOHテストおよびVOLテストが行なわれるため、テスト時間が長くなるという問題がある。
また、例えばテスト時に使用するソケットと半導体集積回路との接触抵抗が高くなり、出力電圧のレベルテストを精度良く行うことが困難になる問題が発生する場合がある。具体的には、電流を流入・流出させて行うVOH/VOLテストでは、ソケットと半導体集積回路との接触部が無視できないほど高抵抗になると、その寄生抵抗成分により出力電圧値が異なった値となってしまう。そこで、図3に示す2つの電流源を半導体集積回路に内蔵すること、すなわち、出力バッファを構成するPMOSトランジスタとNMOSトランジスタとの接続ノードと電源ラインとの間にPMOSトランジスタと並列に配置した電流源を内蔵し、かつその接続ノードとグランドラインとの間にNMOSトランジスタと並列に配置した電流源を内蔵することが考えられる。しかし、これでは半導体チップの回路面積が増大するという問題が発生する。
本発明は、上記事情に鑑み、回路面積を小さく抑えたまま、出力電圧のレベルテストを短時間で且つ高精度に行なうことができる半導体集積回路を提供することを目的とする。
上記目的を達成する本発明の半導体集積回路は、
論理演算を実行する内部回路と、
電源ラインと出力端子との間に配置されたPMOSトランジスタ、および、上記出力端子とグランドラインとの間に配置されたNMOSトランジスタを有する出力バッファと、
上記PMOSトランジスタとの間および上記NMOSトランジスタとの間でカレントミラーを形成する電流回路と、
上記内部回路と上記電流回路とを択一的に選択して上記PMOSトランジスタのゲートに接続する第1のスイッチ回路と、
上記内部回路と上記電流回路とを択一的に選択して上記NMOSトランジスタのゲートに接続する第2のスイッチ回路と、
テストモードにおける、上記出力端子からHレベルの信号を出力するタイミングにおいて上記第1のスイッチ回路により内部回路を選択するとともに上記第2のスイッチ回路により上記電流回路を選択し、上記出力端子からLレベルの信号を出力するタイミングにおいて上記第1のスイッチ回路により上記電流回路を選択するとともに上記第2のスイッチ回路により内部回路を選択する選択回路とを備えたことを特徴とする。
論理演算を実行する内部回路と、
電源ラインと出力端子との間に配置されたPMOSトランジスタ、および、上記出力端子とグランドラインとの間に配置されたNMOSトランジスタを有する出力バッファと、
上記PMOSトランジスタとの間および上記NMOSトランジスタとの間でカレントミラーを形成する電流回路と、
上記内部回路と上記電流回路とを択一的に選択して上記PMOSトランジスタのゲートに接続する第1のスイッチ回路と、
上記内部回路と上記電流回路とを択一的に選択して上記NMOSトランジスタのゲートに接続する第2のスイッチ回路と、
テストモードにおける、上記出力端子からHレベルの信号を出力するタイミングにおいて上記第1のスイッチ回路により内部回路を選択するとともに上記第2のスイッチ回路により上記電流回路を選択し、上記出力端子からLレベルの信号を出力するタイミングにおいて上記第1のスイッチ回路により上記電流回路を選択するとともに上記第2のスイッチ回路により内部回路を選択する選択回路とを備えたことを特徴とする。
本発明の半導体集積回路は、上記構成のため、出力端子における出力電圧のレベルテストの1つである‘H’レベルのテスト(VOHテスト)を行なう場合は、第1のスイッチ回路により内部回路を選択して出力バッファが有するPMOSトランジスタをオン状態にするとともに、第2のスイッチ回路により電流回路を選択して出力バッファが有するNMOSトランジスタとの間でカレントミラーを形成して、そのNMOSトランジスタに所定の電流を流しながら、出力端子に現れた電圧VOHのレベルをテストする。また、出力端子における出力電圧のレベルテストの他の1つである‘L’レベルのテスト(VOLテスト)を行なう場合は、第2のスイッチ回路により内部回路を選択して出力バッファが有するNMOSトランジスタをオン状態にするとともに、第1のスイッチ回路により電流回路を選択して出力バッファが有するPMOSトランジスタとの間でカレントミラーを形成して、そのPMOSトランジスタから所定の電流を流しながら、出力端子に現れた電圧VOLのレベルをテストする。即ち、VOHテストを行なう場合は、従来の、半導体集積回路の外部に備えられた所定の電流を流出させるための電流源の役割を上記NMOSトランジスタに担わせるとともに、VOLテストを行なう場合は、従来の、半導体集積回路の外部に備えられた所定の電流を流入させるための電流源の役割を上記PMOSトランジスタに担わせることとする。このようにすることにより、従来の、半導体集積回路の外部に備えられた電流源に所定の電流を流出させながらのVOHテスト、および、外部に備えられた電流源から所定の電流を流入させながらのVOLテストを行なう場合と比較し、多数の出力端子を備えた半導体集積回路のテストを行なう場合であっても、短時間でテストを行なうことができる。また、半導体集積回路と外部との間で電流の流入・流出が発生しないことから、VOH/VOLテストにおいてソケットと半導体集積回路との寄生抵抗を考慮する必要が無く、従って出力電圧のレベルテストを精度良く行うことができる。さらに、前述した、図3に示す2つの電流源を半導体集積回路に内蔵する場合と比較し、半導体チップの回路面積を小さく抑えることができる。
ここで、上記電流回路の電流値を決定するためのテスト端子を有することが好ましい。
このようなテスト端子を備えると、電流回路の電流値を自在に決定することができる。
また、当該半導体集積回路に搭載された、上記電流回路の電流値を決定する電流源を備えたことも好ましい態様である。
このようにすると、外部から電流回路の電流値を決定する必要もなく、従って半導体集積回路のテスト時間をさらに短縮することができる。
本発明によれば、回路面積を小さく抑えたまま、出力電圧レベルのテストを短時間で且つ高精度に行なうことができる半導体集積回路を提供することができる。
以下、図面を参照して本発明の実施の形態を説明する。
図1は、本発明の第1実施形態の半導体集積回路の構成を示す図である。
図1に示す半導体集積回路1には、この半導体集積回路1の半導体チップの内部に形成され論理演算を実行する内部回路10_1,10_2が備えられている。これら内部回路10_1,10_2からは、後述する信号S1,S2が出力される。
また、この半導体集積回路1には、出力バッファ11が備えられている。この出力バッファ11は、電源ラインVDDと半導体チップの外部に備えられた出力端子12との間に配置されたPMOSトランジスタ11_1、および、出力端子12とグランドラインGNDとの間に配置されたNMOSトランジスタ11_2から構成されている。
さらに、半導体集積回路1には、カレントミラー電流回路13が備えられている。このカレントミラー電流回路13は、ソースが電源ラインVDDに接続されゲートとドレインが後述するテスト端子17に接続されたPMOSトランジスタ13_1と、ソースが電源ラインVDDに接続されゲートがそのPMOSトランジスタ13_1のゲートに接続されたPMOSトランジスタ13_2と、ドレインおよびゲートがPMOSトランジスタ13_2のドレインに接続されソースがグランドラインGNDに接続されたNMOSトランジスタ13_3とから構成されている。
このカレントミラー電流回路13では、PMOSトランジスタ13_1とPMOSトランジスタ13_2との間で通常のカレントミラーが形成される。また、詳細は後述するが、このカレントミラー電流回路13を構成するPMOSトランジスタ13_2と、出力バッファ11を構成するPMOSトランジスタ11_1との間で、第1のカレントミラーが形成される。さらに、このカレントミラー電流回路13を構成するNMOSトランジスタ13_3と、出力バッファ11を構成するNMOSトランジスタ11_2との間で、第2のカレントミラーが形成される。
また、半導体集積回路1には、第1のスイッチ回路14および第2のスイッチ回路15が備えられている。第1のスイッチ回路14は、接点14_1,14_2を有する。また、第2のスイッチ回路15は、接点15_1,15_2を有する。接点14_1,15_1の各一端には、内部回路10_1,10_2からの信号S1,S2が印加される。一方、接点14_2,15_2の各一端は、PMOSトランジスタ13_2のゲート,NMOSトランジスタ13_3のゲートに接続されている。また、接点14_1,14_2の各他端はPMOSトランジスタ11_1のゲートに共通接続されるとともに、接点15_1,15_2の各他端はNMOSトランジスタ11_2のゲートに共通接続されている。
さらに、半導体集積回路1には、選択回路(SEL)16が備えられている。この選択回路16は、この半導体集積回路1における出力電圧のレベルテストを行なうためのテストモードにおいて、出力電圧のレベルテストとして、‘H’レベルのテスト(VOHテスト)を行なうにあたっては、出力端子12から‘H’レベルの信号を出力するタイミングにおいて第1のスイッチ回路14のうちの接点14_1のみをオン状態にして内部回路10_1からの信号S1を選択するとともに第2のスイッチ回路15のうちの接点15_2のみをオン状態にして第2のカレントミラーを形成するNMOSトランジスタ13_3,11_2からなる電流回路を選択する。また、この選択回路16は、出力電圧レベルのテストとして、‘L’レベルのテスト(VOLテスト)を行なうにあたっては、出力端子12から‘L’レベルの信号を出力するタイミングにおいて第1のスイッチ回路14のうちの接点14_2のみをオン状態にして第1のカレントミラーを形成するPMOSトランジスタ13_2,11_1からなる電流回路を選択するとともに第2のスイッチ回路15のうちの接点15_1のみをオン状態にして内部回路10_2からの信号S2を選択する。
さらに、半導体集積回路1には、上述したテスト端子17が備えられている。このテスト端子17により、PMOSトランジスタ13_2,11_1からなる電流回路およびNMOSトランジスタ13_3,11_2からなる電流回路の電流値が決定される。
尚、この図1には、1つの出力端子12に対応して備えられた1組の第1,第2のスイッチ回路14,15および1つの出力バッファ11のみ示されているが、実際には半導体集積回路1には、多数の出力端子に対応して多数組の第1,第2のスイッチ回路および多数の出力バッファが備えられており、この図1に示すように、PMOSトランジスタ13_2,NMOSトランジスタ13_3のゲートは、それら多数の出力端子に対応して備えられた多数組の第1,第2のスイッチ回路に接続されている。
先ず、この半導体集積回路1の通常の動作モードについて説明する。通常の動作モードにおいては、図1に示すように接点14_1,15_1がオン状態となり、接点14_2,15_2がオフ状態となる。ここで、通常の信号S1,S2として共に‘L’レベルがPMOSトランジスタ11_1,NMOSトランジスタ11_2のゲートに印加された場合は、PMOSトランジスタ11_1,NMOSトランジスタ11_2がオン状態,オフ状態となり、従って出力端子12には‘H’レベルの信号が出力される。
また、通常の信号S1,S2として共に‘H’レベルがPMOSトランジスタ11_1,NMOSトランジスタ11_2のゲートに印加された場合は、PMOSトランジスタ11_1,NMOSトランジスタ11_2がオフ状態,オン状態となり、従って出力端子12には‘L’レベルの信号が出力される。
次に、この半導体集積回路1の出力電圧レベルのテストの動作について説明する。最初に、出力電圧レベルのテストとして、‘H’レベルのテスト(VOHテスト)を行なう場合について説明する。ここでは、接点14_1,15_2がオン状態となり、接点14_2,15_1はオフ状態となる。また、テスト端子17により、PMOSトランジスタ13_2,11_1からなる電流回路およびNMOSトランジスタ13_3,11_2からなる電流回路の電流値を決定する。これにより、カレントミラー電流回路13を構成するPMOSトランジスタ13_1のソース・ドレイン間に電流I1が流れる。この電流I1はミラーされて電流I2となり、この電流I2がPMOSトランジスタ13_2のソース・ドレイン間を流れ、さらに電流I3としてNMOSトランジスタ13_3のドレイン・ソース間を流れる。
ここで、内部回路10_1からテスト用の信号S1として‘L’レベルが接点14_1を経由してPMOSトランジスタ11_1のゲートに印加される。これにより、PMOSトランジスタ11_1がオン状態となり、出力端子12には‘H’レベルの電圧VOHが現れる。また、接点15_2がオン状態であるため、NMOSトランジスタ13_3,11_2からなるカレントミラーが形成され、これによりNMOSトランジスタ11_2のソース・ドレイン間に、電流I3がミラーされた電流I5が流れる。このように、‘H’レベルのテスト(VOHテスト)においては、所定の電流I5を流しながら、出力端子12に現れた電圧VOHのレベルをテストする。
次に、出力電圧レベルのテストとして、‘L’レベルのテスト(VOLテスト)を行なう場合について説明する。ここでは、接点14_2,15_1がオン状態となり、接点14_1,15_2はオフ状態となる。ここで、内部回路10_2からテスト用の信号S2として‘H’レベルが接点15_1を経由してNMOSトランジスタ11_2のゲートに印加される。これにより、NMOSトランジスタ11_2がオン状態となり、出力端子12には‘L’レベルの電圧VOLが現れる。また、接点14_2がオン状態であるため、PMOSトランジスタ13_2,11_1からなるカレントミラーが形成され、これによりPMOSトランジスタ11_1のソース・ドレイン間には、電流I2がミラーされた電流I4が流れる。このように、‘L’レベルのテスト(VOLテスト)においては、所定の電流I4を流しながら、出力端子12に現れた電圧VOLのレベルをテストする。
上述したように、第1実施形態の半導体集積回路1では、VOHテストを行なう場合は、接点14_1をオン状態にして内部回路10_1から‘L’レベルの信号S1を印加してPMOSトランジスタ11_1をオン状態にして出力端子12から‘H’レベルの電圧VOHを出力するとともに、接点15_2をオン状態にしてNMOSトランジスタ13_3,11_2からなるカレントミラーを形成してNMOSトランジスタ11_2のソース・ドレイン間に、電流I3がミラー化された所定の電流I5を流しながら、出力端子12に現れた電圧VOHのレベルをテストする。即ち、VOHテストを行なう場合は、従来の、半導体集積回路の外部に備えられた所定の電流を流出させるための電流源の役割を、NMOSトランジスタ11_2が担うこととなる。
一方、VOLテストを行なう場合は、接点15_1をオン状態にして内部回路10_2から‘H’レベルの信号S2を印加してNMOSトランジスタ11_2をオン状態にして出力端子12から‘L’レベルの電圧VOLを出力するとともに、接点14_2をオン状態にしてPMOSトランジスタ13_2,11_1からなるカレントミラーを形成してPMOSトランジスタ11_1のソース・ドレイン間に、電流I2がミラー化された所定の電流I4を流しながら、出力端子12に現れた電圧VOLのレベルをテストする。即ち、VOLテストを行なう場合は、従来の、半導体集積回路の外部に備えられた所定の電流を流入させるための電流源の役割を、PMOSトランジスタ11_1が担うこととなる。
このようにすることにより、従来の、半導体集積回路の外部に備えられた電流源に所定の電流を流出させながらのVOHテスト、および、外部に備えられた電流源から所定の電流を流入させながらのVOLテストを行なう場合と比較し、多数の出力端子を備えた半導体集積回路のテストを行なう場合であっても、短時間でテストを行なうことができる。また、半導体集積回路と外部との間で電流の流入・流出が発生しないことから、VOH/VOLテストにおいてソケットと半導体集積回路との寄生抵抗を考慮する必要が無く、従って出力電圧のレベルテストを精度良く行うことができる。さらに、図3に示す2つの電流源を半導体集積回路に内蔵すること、すなわち、出力バッファを構成するPMOSトランジスタとNMOSトランジスタとの接続ノードと電源ラインとの間にPMOSトランジスタと並列に配置した電流源を内蔵し、かつその接続ノードとグランドラインとの間にNMOSトランジスタと並列に配置した電流源を内蔵する場合と比較し、半導体チップの回路面積を小さく抑えることができる。
また、第1実施形態の半導体集積回路1では、図1に示すように、PMOSトランジスタ13_2,NMOSトランジスタ13_3のゲートが、多数の出力端子に対応して備えられた多数組の第1,第2のスイッチ回路に接続されているため、多数の出力バッファを構成するPMOSトランジスタ,NMOSトランジスタとの間においてもカレントミラーを形成することができ、従って多数の出力端子との同時測定も可能である。
図2は、本発明の第2実施形態の半導体集積回路の構成を示す図である。
尚、図1に示す半導体集積回路1と同じ構成要素には同一の符号を付し、異なる点について説明する。
図2に示す半導体集積回路2は、図1に示す半導体集積回路1と比較し、半導体チップの外部に備えられたテスト端子17に代えて、半導体チップの内部に形成された電流源21が備えられている点が異なっている。この電流源21は、PMOSトランジスタ13_2,11_1およびNMOSトランジスタ13_3,11_2からなる電流回路の電流値を決定するものである。第2実施形態の半導体集積回路2では、このような電流源21が半導体チップの内部に形成されているため、外部から電流回路の電流値を決定する必要もなく、従って半導体集積回路2のテスト時間をさらに短縮することができる。
1,2 半導体集積回路
10_1,10_2 内部回路
11 出力バッファ
11_1,13_1,13_2 PMOSトランジスタ
11_2,13_3 NMOSトランジスタ
12 出力端子
13 カレントミラー電流回路
14 第1のスイッチ回路
14_1,14_2,15_1,15_2 接点
15 第2のスイッチ回路
16 選択回路(SEL)
17 テスト端子
10_1,10_2 内部回路
11 出力バッファ
11_1,13_1,13_2 PMOSトランジスタ
11_2,13_3 NMOSトランジスタ
12 出力端子
13 カレントミラー電流回路
14 第1のスイッチ回路
14_1,14_2,15_1,15_2 接点
15 第2のスイッチ回路
16 選択回路(SEL)
17 テスト端子
Claims (3)
- 論理演算を実行する内部回路と、
電源ラインと出力端子との間に配置されたPMOSトランジスタ、および、前記出力端子とグランドラインとの間に配置されたNMOSトランジスタを有する出力バッファと、
前記PMOSトランジスタとの間および前記NMOSトランジスタとの間でカレントミラーを形成する電流回路と、
前記内部回路と前記電流回路とを択一的に選択して前記PMOSトランジスタのゲートに接続する第1のスイッチ回路と、
前記内部回路と前記電流回路とを択一的に選択して前記NMOSトランジスタのゲートに接続する第2のスイッチ回路と、
テストモードにおける、前記出力端子からHレベルの信号を出力するタイミングにおいて前記第1のスイッチ回路により内部回路を選択するとともに前記第2のスイッチ回路により前記電流回路を選択し、前記出力端子からLレベルの信号を出力するタイミングにおいて前記第1のスイッチ回路により前記電流回路を選択するとともに前記第2のスイッチ回路により内部回路を選択する選択回路とを備えたことを特徴とする半導体集積回路。 - 前記電流回路の電流値を決定するためのテスト端子を有することを特徴とする請求項1記載の半導体集積回路。
- 当該半導体集積回路に搭載された、前記電流回路の電流値を決定する電流源を備えたことを特徴とする請求項1記載の半導体集積回路。
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JP2008149562A Withdrawn JP2009294143A (ja) | 2008-06-06 | 2008-06-06 | 半導体集積回路 |
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JP (1) | JP2009294143A (ja) |
-
2008
- 2008-06-06 JP JP2008149562A patent/JP2009294143A/ja not_active Withdrawn
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Legal Events
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A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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