JP2009140957A - レギュレータ回路、集積回路、及び集積回路のテスト方法 - Google Patents
レギュレータ回路、集積回路、及び集積回路のテスト方法 Download PDFInfo
- Publication number
- JP2009140957A JP2009140957A JP2007312487A JP2007312487A JP2009140957A JP 2009140957 A JP2009140957 A JP 2009140957A JP 2007312487 A JP2007312487 A JP 2007312487A JP 2007312487 A JP2007312487 A JP 2007312487A JP 2009140957 A JP2009140957 A JP 2009140957A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- voltage
- regulator
- power supply
- load
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31924—Voltage or current aspects, e.g. driver, receiver
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31926—Routing signals to or from the device under test [DUT], e.g. switch matrix, pin multiplexing
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31932—Comparators
Abstract
【課題】寄生抵抗の影響を受けることなくレギュレータ回路の真の能力を測定しつつ、時間をかけずにテストし、評価条件の抜け漏れもなくすことができるレギュレータ回路、集積回路、及び集積回路のテスト方法を得る。
【解決手段】StartUp回路220が起動し、BIAS回路240を起動させ、node4の基準電圧の安定後、node6の電位が基準電圧と同レベルになり、レギュレータ出力電圧regoutが出力電圧VDDLで安定後、内部ロジック回路の動作電源電流をテスタから入力し、レギュレータ回路110の出力電圧レベルを測定して出力電圧の安定性をテストする。予めスイッチ用NMOSFET(N7)、(N8)、(N9)、(N10)のゲート信号t1、t2、t3、t4の電圧信号波形を切り替え設定することで、レギュレータ110の出力に対する負荷電流が発生し、レギュレータ110の出力負荷電流テストをファンクションテストで行う。
【選択図】図1
【解決手段】StartUp回路220が起動し、BIAS回路240を起動させ、node4の基準電圧の安定後、node6の電位が基準電圧と同レベルになり、レギュレータ出力電圧regoutが出力電圧VDDLで安定後、内部ロジック回路の動作電源電流をテスタから入力し、レギュレータ回路110の出力電圧レベルを測定して出力電圧の安定性をテストする。予めスイッチ用NMOSFET(N7)、(N8)、(N9)、(N10)のゲート信号t1、t2、t3、t4の電圧信号波形を切り替え設定することで、レギュレータ110の出力に対する負荷電流が発生し、レギュレータ110の出力負荷電流テストをファンクションテストで行う。
【選択図】図1
Description
本発明は、レギュレータ回路、集積回路、及び集積回路のテスト方法に関する。
集積回路(IC:Integrated Circuit)又は大規模集積回路(LSI:Large Scale Integration)の内部ロジック電源用のレギュレータ回路は、内部ロジック回路の動作による電流負荷に対し、所定以上の電圧を出力し続けなければならない。以下、IC又はLSIを総称して、LSIと称する。このレギュレータ回路に対し、LSIの動作電源電流(例えば、LSIに搭載されている内部ロジック回路の動作電流)を擬似的に半導体検査装置(以下、テスタと称する)により入力し、レギュレータ回路の出力電圧レベルを測定し、負荷電流に対する出力電圧の安定性をテストする(電流負荷変動テスト)。電流印加電圧測定のDC(Direct Current:直流電流)テスト(例えば、電流負荷テスト又は動作電源電流テスト)では、テスタから印加された電流で電圧変動した出力を所定時間(電圧変動が安定するまでの間)待ち、レギュレータ回路の良否判定(パス・フェイル判定)をしている。
ところで、LSIに搭載された機能をテストするためのテストモードへの移行を専用のテスト端子を用いることなく行うことができる半導体装置のテスト回路が提案されている(特許文献1参照)。
また、バックアップ用の電源の電流が回路の内部に流れ込まないようにしつつ、その消耗を防ぐことのできる直列制御形レギュレータ回路が提案されている(特許文献2参照)。
特開2006−170898号公報
特開平08−255028号公報
しかしながら、テスタによる従来のレギュレータ回路を検査(テスト)する方法では、LSI外部から内部ロジック回路で消費する電流を擬似的に印加するため、LSIの入出力部の寄生抵抗及び評価治具の寄生抵抗等の影響でレギュレータ回路に対して負荷電流が十分に与えられない場合がある。なお、LSIの入出力部の寄生抵抗とは、例えば、ワイヤーボンディング部分等における抵抗のことであり、評価治具とは、例えば、テスタでテスト又は評価する際に使用するプローブや検査ボード等のことである。そのため、レギュレータ回路の真の実力(能力)が測定(テスト又は評価)できない可能性がある。また、テスタでレギュレータ回路をテストする際、測定ポイント(ストローブをたてるポイント)の時間設定によっては、レギュレータ回路からの出力電圧の電圧変動のワースト値(レギュレータ回路のテスト規格の下限値)を見落とす可能性もある。従って、レギュレータ回路の出力電圧の出力波形観測による評価が必要となるので評価に時間が掛かり、評価条件の抜け漏れが発生する可能性がある。
本発明は、上記事実を考慮し、LSI出力部の寄生抵抗及び評価治具等の寄生抵抗の影響を受けることなくレギュレータ回路の真の能力を測定しつつ、時間をかけずにテストし、評価条件の抜け漏れもなくすことができるレギュレータ回路、集積回路、及び集積回路のテスト方法を得ることを目的とする。
請求項1に記載の発明は、入力端に印加される電源電圧に起因する変動を調整して調整目標の電圧レベルとし出力端から出力する電源電圧調整部と、前記電源電圧調整部の出力端から出力される前記調整目標の電圧レベルを変更する変圧部と、を有することを特徴としている。
請求項2に記載の発明は、請求項1に記載の発明において、前記変圧部が、前記安定後の電圧が印加される複数の負荷抵抗と、前記複数の負荷抵抗を選択的に組み合わせる複数のスイッチング素子と、を備えることを特徴としている。
請求項3に記載の発明は、予め設計によって生成され、目的の処理を実行するための内部ロジック回路部と、入力端に印加される電源電圧に起因する変動を調整して調整目標の電圧レベルとし出力端から出力することで前記内部ロジック回路へ供給する電源電圧調整部、及び前記電源電圧調整部の出力端と前記内部ロジック回路部との間に介在され当該出力端から出力される前記調整目標の電圧レベルを変更する変圧部を備えたレギュレータ回路部と、を有することを特徴としている。
請求項4に記載の発明は、請求項3に記載の発明において、前記変圧部が、前記安定後の電圧が印加される複数の負荷抵抗と、前記複数の負荷抵抗を選択的に組み合わせる複数のスイッチング素子と、を備えることを特徴としている。
請求項5に記載の発明は、入力端から供給される電源電圧を平滑にして調整目標の電圧レベルとなるように調整する電源電圧調整部と、前記電源電圧調整部によって調整された前記調整目標の電圧レベルの前記電源電圧を、予め設計によって生成されて目的の処理を実行するための内部ロジック回路に供給する配線上に設けられ、前記調整目標の電圧レベルを変更するための変圧部と、を有する集積回路の機能テストをするためのテスト方法であって、前記変圧部を制御して、複数の電圧レベルで前記機能テストを実行すると共に、前記機能テストの結果に基づいて前記内部ロジック回路に供給する最適電圧レベルを選択することを特徴としている。
請求項6に記載の発明は、請求項5に記載の発明において、前記変圧部が、前記調整目標の電圧レベルが印加される複数の負荷抵抗と、前記複数の負荷抵抗を選択的に組み合わせる複数のスイッチング素子と、を備えることを特徴としている。
以上説明したように本発明によれば、LSI出力部の寄生抵抗及び評価治具等の寄生抵抗の影響を受けることなくレギュレータ回路の真の能力を測定しつつ、時間をかけずにテストし、評価条件の抜け漏れもなくすことができるという効果が得られる。
(第1実施形態)
図1に示されているように、レギュレータ回路装置100では、LSI内部において、レギュレータ回路110は、ESD(ElectroStatic Discharge:静電気放電)保護回路170を介し、LSI内部と外部との接続端子であるパッド(以下、PADと称する)180で折り返してESD保護回路170を通り、内部ロジック回路(予め設計によって生成されて目的の処理を実行する回路)と接続されている。また、レギュレータ回路装置100では、PAD180は、外付けの出力安定化容量(以下、コンデンサと称する)C2の一方と接続(コンデンサC2の他方はVSS(グランド)と接続)されている。さらに、負荷電流調整回路190は、ESD保護回路170から内部ロジック回路に接続されている配線の途中に接続されている。
図1に示されているように、レギュレータ回路装置100では、LSI内部において、レギュレータ回路110は、ESD(ElectroStatic Discharge:静電気放電)保護回路170を介し、LSI内部と外部との接続端子であるパッド(以下、PADと称する)180で折り返してESD保護回路170を通り、内部ロジック回路(予め設計によって生成されて目的の処理を実行する回路)と接続されている。また、レギュレータ回路装置100では、PAD180は、外付けの出力安定化容量(以下、コンデンサと称する)C2の一方と接続(コンデンサC2の他方はVSS(グランド)と接続)されている。さらに、負荷電流調整回路190は、ESD保護回路170から内部ロジック回路に接続されている配線の途中に接続されている。
また、ESD保護回路170は、MOSトランジスタ等の一般的な保護トランジスタで構成されている。さらに、コンデンサC1は、誘導成分等の成分をカットし、安定して回路を動作させるための位相補償用の容量である(例えば、進相コンデンサ)。そして、LSI外部に設置されたコンデンサC2は強負荷電流に対応するための容量であり、ピーク電流を防止する。
ESD保護回路170及びPAD180を介して折り返された配線から分岐した分岐線Aに設けられている負荷電流調整回路190は、抵抗ラダーとして負荷抵抗R3、R4、R5、R6を直列に接続した回路を構成している。また、node7とVSS、node8とVSS、node9とVSS、node10とVSSのそれぞれの間にN型MOS電界効果トランジスタ(N−channel Metal Oxide Semiconductor Field Effect Transistor(以下、NMOSFETと称する))(N7)、(N8)、(N9)、(N10)をスイッチング素子として挿入している。なお、この結果、図8に示されているように、負荷電流調整回路190は、理論的には16通りのパターンがあるが、NMOSFET(N7)、(N8)、(N9)、(N10)の順に上位ビットとすると、上位ビット側のオンに依存されることが分かる。すなわち、実質は、全てのオフを含め、5通りの抵抗値を設定可能である。また、図8では、”0”はオフ、”1”はオンを示している。なお、本発明の第1実施形態の負荷電流調整回路190では、図1のように4個の負荷抵抗R3、R4、R5、R6を直列に配置して、それぞれが図1の上から順に抵抗値が加減算されるようにNMOSFETを挿入しているが、負荷電流調整回路190において、各負荷抵抗を変え、数は4個に限定されるようなものではない。また、NMOSFETを直列に配置している負荷抵抗にそれぞれ並列に挿入することや、あるいは負荷抵抗を並列に並び替えてNMOSFETを任意に挿入することにより、調整目標の電圧レベルに調整するために抵抗値を調整する様々な抵抗値を設定可能である。また、第1実施形態では、負荷抵抗R3、R4、R5、R6は全て同一値(400Ω)としたが、それぞれ違う抵抗値であってもよい。
図2に示されているように、レギュレータ回路110では、詳細な回路構成は省略するが、インバータ回路230及びStartUp回路220が、BIAS(バイアス)回路240に接続されている。そして、レギュレータ回路110では、BIAS回路240がレギュレータ差動段250を介してレギュレータ出力段260に接続され、レギュレータ回路110外部のESD保護回路170と接続されている。なお、パワーダウン信号PDがインバータ回路230により反転出力されるとパワーダウンベース信号PDBとなる。
以下、第1実施形態の作用を説明する。
BIAS回路240は、P型MOS電界効果トランジスタ(以下、PMOSFET称する)(P1)、(P2)、NMOSFET(N1)、(N2)、それぞれ2個及び抵抗素子R1により構成される定電流回路と、PMOSFET(P3)及び電圧トリミング部240aを構成するPMOSFET、NMOSFETを含んだトランジスタのON抵抗を用いた回路であり、電圧変動及び温度変動に対して変動の少ない定電圧(基準電圧:例えば、基準電圧vrefは1.3V)をnode4で発生させる。なお、電圧トリミング部240aは、電圧バランスをとるための微妙な電圧の特性の調整を行う。そして、レギュレータ差動段250は、node4において発生された基準電圧を基に、レギュレータ出力段260の抵抗素子R2に流れる電流I1でレギュレータ出力電圧regoutを電圧降下させてnode6の電圧をモニターし、レギュレータ出力電圧regout電圧が一定の電圧になるようにPMOSFET(P6)のnode5で発生するゲート電圧を制御している。また、内部ロジック回路への給電は、レギュレータ回路110からPAD180を折り返して行われる(PAD180は通るのみ)。
図3の第1のタイミングチャート300に示されるように電源電圧VDD(例えばVDDは3.3V±0.3V)の立ち上がりを受け、スタートアップ動作を行うStartUp回路120(MOSトランジスタにかかる以上の電圧によって電流を流しトリガをかける回路)が起動しnode1の電位を持ち上げ、BIAS回路140を起動させる。そして、基準電圧が発生しているnode4の安定後、node6の電位が基準電圧と同レベルとなり、レギュレータ出力電圧regoutが出力電圧VDDLで安定する。なお、レギュレータ回路110のレギュレータ出力電圧regout、及びテスタ側から引き込む電流が−5mAの場合である出力端子印加電流Ioutの第1の波形変化部310、及びレギュレータ出力電圧regoutの第2の波形変化部320が示されている。また、StartUp回路動作領域350a、電圧安定時間350b、DCテスト領域350c、DCテストストローブ時間(DCテストにおけるストローブを立てる時間領域)350d、及び測定ポイント350e、360も示されている。
そして、DCテストにおいて、レギュレータ出力電圧regoutのテスト規格(例えば、検査規格又は製品規格等)となる出力電圧VDDLの動作許容範囲の上限側であるハイ(High)側電圧SENH、及び出力電圧VDDL(例えば、出力電圧VDDLは2.0V:調整目標の電圧レベル)の動作許容範囲の下限側であるロウ(Low)側電圧SENLも示されている。また、DCテスト時において、負荷電流調整回路190をレギュレータ出力電圧regoutが内部ロジックに供給される途中につられていない(接続されていない)場合のレギュレータ出力電圧regoutは第2の電圧波形変化340であり、つられている(接続されている)場合のレギュレータ出力電圧regoutは第1の電圧波形変化330である。なお、DC測定時、測定ポイント設定を誤ると不良を見逃す場合がある。例えば、測定ポイントが測定ポイント350e、360ではなく、第2の波形変化部320付近である場合、レギュレータ出力電圧regoutは第2の電圧波形変化340が計測されて規格の下限値のロウ側電圧SENLを外れてフェイルする。また、DCテストでストローブを細かく振り、DCテストストローブ時間350の全ての区間で評価するのは困難なため、波形観測で評価すると時間を要する。しかし、負荷電流調整回路190によってレギュレータ出力電圧regoutは第1の電圧波形変化330が計測されて規格の下限値のロウ側電圧SENLを外れずパスする。
次に、内部ロジック電源用のレギュレータ回路110は、内部ロジック回路が動くことによる電流負荷に対し、所定の電圧以上を出力し続けなければならない。そこで、内部ロジック回路へ動作電源電流を擬似的にテスタから入力し、レギュレータ回路110の出力電圧レベルを測定し、負荷電流に対する出力電圧の安定性をテストする(電流負荷変動テスト)。例えば、電流負荷変動テストとは、第1のタイミングチャート300に示されているように、電流印加電圧測定するためにテスタ側から電流を引き込んでDCテストすることである(出力端子印加電流Ioutがテスタ側から引き込む出力端子印加電流を−5mAとしている)。そして、テスタにより印加された(引き込まれた)電流で電圧変動した出力電圧が安定するまで所定時間待ち、良否判定している。
図2に示されているように、ESD保護回路170及びPAD180を介して折り返された配線から分岐した分岐線Aに設けられている負荷電流調整回路190は、抵抗ラダーとして負荷抵抗R3、R4、R5、R6を直列に接続しており、node7、node8、node9、node10とVSSのそれぞれの間にNMOSFET(N7)、(N8)、(N9)、(N10)をスイッチング素子として挿入している。そのため、NMOSFET(N7)、(N8)、(N9)、(N10)を制御して抵抗を増加させ、電流を少なくして負荷電流の調整を行う。なお、負荷抵抗R3、R4、R5、R6は全て同じ抵抗値でも良いし、重み付けを行ってそれぞれ違う抵抗値にしてもよい。また、NMOSFET(N7)、(N8)、(N9)、(N10)のディメンジョン(トランジスタサイズ)に関して、負荷抵抗R3、R4、R5、R6に対して十分小さいON抵抗になるように設定する。
図4の第2のタイミングチャート400に示されているように、NMOSFET(N7)、(N8)、(N9)、(N10)のゲート信号t1、t2、t3、t4をそれぞれ”High”レベルの電位にする。そうすることで、レギュレータ110の出力に対する負荷電流が発生するため、レギュレータ110の出力負荷電流テストをすることができる。ゲート信号t1、t2、t3、t4が安定した後での測定ポイント410を変えるための負荷電流調整回路190のゲート信号のゲート信号t1からゲート信号のゲート信号t4の電圧信号波形を切り替えることで負荷電流を変えながらファンクションテストと同様の良否判定でテストが可能となる。また、ファンクションテストと同様のため、ストローブを細かく振ることが容易であり、波形観測を必要としない。例えば、レギュレータ出力電圧regoutの電圧値(出力電圧VDDL)=2.0V、負荷抵抗R3=負荷抵抗R4=負荷抵抗R5=負荷抵抗R6=400[Ω]のとき、負荷電流ILはゲート信号t1、t2、t3、t4の制御により以下のようになる。
ゲート信号t1がオンのとき、負荷電流IL=2/400=5[mA]となる(但し、NMOSFET(N7)のON抵抗は5[Ω]以内)。
ゲート信号t2がオンのとき、負荷電流IL=2/800=2.5[mA]となる(但し、NMOSFET(N8)のON抵抗は5[Ω]以内)。
ゲート信号t3がオンのとき、負荷電流IL=2/1200=1.67[mA]となる(但し、NMOSFET(N9)のON抵抗は5[Ω]以内)。
ゲート信号t4がオンのとき、負荷電流IL=2/1600=1.25[mA]となる(但し、NMOSFET(N10)のON抵抗は5[Ω]以内)。
詳細には、例えば、予め、NMOSFET(N7)のゲート信号t1を”High”レベル(オン)にして、負荷電流値を上記のように定め、ファンクションテスト(機能試験)において、シュムー(SHMOO:動作範囲評価)を作成する。そして、NMOSFET(N7)のゲート信号t1を”High”レベル(オン)にしたときと同様に、順次、NMOSFET(N8)、(N9)、(N10)のゲート信号t2、t3、t4を”High”レベル(オン)にし、負荷電流値を上記のように順次定めつつ、ファンクションテスト(機能試験)でシュムー(SHMOO:動作範囲評価)をそれぞれの場合において作成する。その結果に基づいて、最適な条件を設定する(NMOSFET(N7)、(N8)、(N9)、(N10)のゲート信号t1、t2、t3、t4を設定する)。なお、最適な条件とは、内部ロジック回路の消費電力を一番低くするときのNMOSFET(N8)、(N9)、(N10)のゲート信号t1、t2、t3、t4の設定、レギュレータ出力電圧regoutの電圧値(出力電圧VDDL)の規格によるNMOSFET(N8)、(N9)、(N10)のゲート信号t1、t2、t3、t4の設定、又は出力電圧VDDLの変動の大きさによるNMOSFET(N8)、(N9)、(N10)のゲート信号t1、t2、t3、t4の設定のような条件などがある。
なお、最適な条件に基づいたゲート信号t1、t2、t3、t4は、その条件におけるテストモードの信号波形は、基本的に半導体計測装置のレジスタに格納されて固定されているが、LSI内部のレジスタに格納して使用してもよい。また、出荷後(又は実装試験中)の通常動作中もその固定されたゲート信号t1、t2、t3、t4のオン・オフの設定条件を使用してもよい。また、ユーザの使用時、又はテスト時において、LSI外部から直接信号を入力して送信し、コントロール(制御)して、内部ロジック回路へ最適な電源電圧を供給するようにゲート信号t1、t2、t3、t4の組み合わせを自由に選択してもよい。
従って、LSI内部に負荷電流調整回路190を設けることで、LSI出力部の寄生抵抗及び評価治具等の寄生抵抗の影響を受けることなく実際の負荷電流供給に近いものとなり、レギュレータ回路110の真の実力を測定できる。また、負荷電流を論理信号で制御することで負荷電流テストをファンクションテストで実施することができるため、評価時に数ns単位でのシュムーを採ることができ、かつ、波形観測をしなくてもフェイルする(不良となる)ポイントがないかどうかの確認が行え、テスト容易性を向上させることができる。さらに、負荷電流調整回路190は簡単な構成で作成できるため、未使用のセルなどを用いて作成可能であり、負荷電流調整回路190のサイズは小型化し、LSI内部のどこにでも場所をとらずに複数設置することができる。また、負荷電流調整回路190がLSI内部に設置されているため、LSI外側又はLSI周囲からの影響を除いて内部電流をそのまま内部ロジック回路に与えることができる。さらに、負荷電流調整回路190を用いて入力電圧の許容幅を広げることもできる。そして、最適な条件に基づいたゲート信号t1、t2、t3、t4(予め設定されたテストモード)は、基本的に半導体計測装置のレジスタに格納されて固定されているので、始めに設定した最適な条件に基づいたテストモードを用いることができるため、時間をかけずにテストをすることができる。
なお、本発明の第1実施形態に関して、閾値Vt(例えば、NmosVt+αは0.6Vから0.7V)を基準電圧に用いるタイプのレギュレータ回路110を用いたが、バンドギャップを基準電圧とするレギュレータ回路110でもよい。また、抵抗素子を用いて負荷電流調整回路190を構成しているが、重みを付けた定電流源(例えば、ダイオードやトランジスタなど)を用いて負荷電流調整回路190を構成してもよい。
(第2実施形態)
本発明の第2実施形態では、本発明の第1実施形態で説明した構成と同一構成については同一符号を付して説明を省略する。
(第2実施形態)
本発明の第2実施形態では、本発明の第1実施形態で説明した構成と同一構成については同一符号を付して説明を省略する。
図5に示されているように、レギュレータ回路装置500では、レギュレータ回路110、ESD保護回路170、PAD180、コンデンサC2、及びVSSは、本発明の第1実施形態と同様に接続されている。なお、レギュレータ回路110も本発明の第1実施形態と同様に接続されている。また、負荷電流調整回路510は、ESD保護回路170から内部ロジック回路に接続されている配線から分岐した分岐線Aに設けられている。負荷電流調整回路510は、第1実施形態の負荷電流調整回路190と同一構成であるが、負荷電流調整回路190のVSS部分をnode11として配線によって負荷抵抗調整回路520に接続されており、負荷電流調整回路510の負荷抵抗R3aは、負荷電流調整回路190の負荷抵抗R3よりも低い抵抗値である。さらに、レギュレータ回路装置500では、負荷電流用抵抗を3段階(負荷抵抗R7、負荷抵抗R8、負荷抵抗R7+負荷抵抗R8)に調整できる負荷抵抗調整回路520が、負荷電流調整回路510に接続されている。また、負荷電流調整回路510のnode11の部分とVSSの間に、調整目標の電圧レベルに調整するための微調整用の負荷抵抗R7、R8を直列に配置して負荷抵抗R7、R8をそれぞれ短絡させるスイッチング素子としてNMOSFET(N11)、(N12)を備えた負荷抵抗調整回路520が接続されている。なお、負荷抵抗R7、R8の抵抗値は、レギュレータ出力電圧regoutの出力電圧に応じて任意に設定されるが、微調整用の負荷抵抗であるため、負荷抵抗R3a(<R3)、R4、R5、R6に比べて抵抗値は低い。また、本発明の第1実施形態と同様、図8に示されているように、負荷電流調整回路510は、実質は、全てのオフを含め、5通りの抵抗値を設定可能である。また、負荷電流調整回路510において、各負荷抵抗の抵抗値を変え、NMOSFETを直列に配置している負荷抵抗にそれぞれ並列に挿入する、又は並列負荷抵抗を並列に並び替えてNMOSFETを任意に挿入することにより、調整目標の電圧レベルに調整するために抵抗値を粗調整する様々な抵抗値の設定が可能である。
以下、第2実施形態の作用を説明する。
レギュレータ回路装置500では、NMOSFET(N11)、(N12)のON抵抗は、本発明の第1実施形態のレギュレータ回路装置と同様に負荷抵抗R7、R8の抵抗値に対して十分に小さいことが必要となる。なお、node11には、正のオフセット電圧をもたせることも条件である。
図6の第3のタイミングチャート600に示されているように、測定範囲610は、レギュレータ出力電圧regoutに電圧印加して電流を測定し、負荷抵抗R3a+負荷抵抗R8の合成抵抗値を測定する場合の測定範囲である。測定範囲610では、レギュレータ回路110のパワーダウン信号PDを”High”レベルにしてレギュレータ回路110の出力を”Hi−Z”(ハイ・インピーダンス)状態にし、NMOSFET(N7)、(N11)をそのゲート信号t1及びゲート信号of1を”High”レベルにすることでONさせる。そして、レギュレータ回路110の出力端子に電圧を印加し流れ込む電流を測定した電流値と印加電圧より負荷抵抗R3aと負荷抵抗R8の合成抵抗値を求める。
図7の第4のタイミングチャート700に示されているように、NMOSFET(N7)、(N8)、(N9)、(N10)のゲート信号t1、t2、t3、t4に基づいて負荷抵抗R3a、R4、R5、R6によって、調整目標の電圧レベルに調整するために抵抗値を粗調整する。また、NMOSFET(N11)、(N12)のゲート信号of1、of2によって、負荷抵抗R7、R8を調整し、オフセットなどの誤差をできる限り微調整する。詳細には、第3のタイミングチャート600で測定した抵抗値を基に、負荷電流調整回路510の抵抗値が低い場合、ゲート信号of1及びゲート信号of2を共に”Low”にして抵抗値を上げる。また、負荷電流調整回路510の抵抗値が標準付近の場合、ゲート信号of1を”High”、ゲート信号of2を”Low”にして抵抗値を微調整する。さらに、負荷電流調整回路510の抵抗値が高い場合、ゲート信号of1及びゲート信号of2を共に”High”にして抵抗値をこれ以上上がらないようにする。そして、第1実施形態と同じように、予め、NMOSFET(N7)、(N8)、(N9)、(N10)、(N11)、(N12)のゲート信号t1、t2、t3、t4、of1、of2を負荷電流値に基づいて定め、ファンクションテストにおいて、シュムーを作成し、その結果に基づいて、最適な条件を設定する(NMOSFET(N7)、(N8)、(N9)、(N10)、(N11)、(N12)のゲート信号t1、t2、t3、t4、of1、of2を設定する)。
なお、最適な条件に基づいたゲート信号t1、t2、t3、t4、of1、of2は、その条件におけるテストモードの信号波形は、基本的に半導体計測装置のレジスタに格納されて固定されているが、LSI内部のレジスタに格納して使用してもよい。また、出荷後(又は実装試験中)の通常動作中もその固定されたゲート信号t1、t2、t3、t4、of1、of2のオン・オフの設定条件を使用してもよい。
その際、第4のタイミングチャート700に示されているように、負荷抵抗R3a+負荷抵抗R8の合成抵抗値が標準値より低い場合は、NMOSFET(N11)、(N12)のゲート信号of1、of2をそれぞれ”Low”レベルにして負荷抵抗R7の抵抗値を加算する。また、負荷抵抗R3a+負荷抵抗R8の合成抵抗値が標準値の場合は、制御信号をそれぞれゲート信号of1=”High”、ゲート信号of2=”Low”レベルにする。さらに、負荷抵抗R3a+負荷抵抗R8の合成抵抗値が標準値より高い場合は、ゲート信号of1とof2を共に”High”レベルにして負荷抵抗R8分の抵抗値を減算する。なお、本発明の第2実施形態の場合、抵抗調整を施した状態で本発明の第1実施形態のレギュレータ回路110と同等の出力負荷電流テストを行う。
従って、LSI内部に負荷電流調整回路510を設けることで、LSI出力部の寄生抵抗及び評価治具等の寄生抵抗の影響を受けることなく実際の負荷電流供給に近いものとなり、レギュレータ回路110の真の実力を測定できる。また、負荷電流調整回路510に内蔵された負荷抵抗R3a、R4、R5、R6は、調整目標の電圧レベルに調整するために抵抗値を粗調整するが、負荷抵抗R3a、R4、R5、R6よりも低抵抗値の負荷抵抗R7、R8を含む抵抗負荷抵抗調整回路520を設けることで調整目標の電圧レベルに調整するために抵抗値を微調整し、内蔵抵抗のバラツキを微調整できるので、負荷電流のバラツキを第1実施形態より一層抑えることができる(内蔵抵抗は、一般的に±20%程度の製造バラツキを持っている)。さらに、負荷電流を論理信号で制御することで負荷電流テストをファンクションテストで実施することができるため、評価時に数ns単位でのシュムーを採ることができ、かつ、波形観測をしなくてもFAILするポイントがないかどうかの確認が行えて、テスト容易性を向上させることができる。さらに、負荷電流調整回路510及び負荷抵抗調整回路520は簡単な構成で作成できるため、未使用のセルなどを用いて作成可能であり、負荷電流調整回路510及び負荷抵抗調整回路520のサイズは小型化し、LSI内部のどこにでも場所をとらずに複数設置することができる。また、負荷電流調整回路510及び負荷抵抗調整回路520がLSI内部に設置されているため、LSI外側又はLSI周囲からの影響を除いて内部電流をそのまま内部ロジック回路に与えることができる。さらに、負荷抵抗調整回路520を用いて入力電圧の許容幅を広げることもできる。そして、最適な条件に基づいたゲート信号t1、t2、t3、t4、of1、of2(予め設定されたテストモード)は、基本的に半導体計測装置のレジスタに格納されて固定されているので、始めに設定した最適な条件に基づいたテストモードを用いることができるため、時間をかけずにテストをすることができる。
なお、負荷電流調整回路510は、抵抗素子を用いて構成されているが、重みを付けた定電流源を用いて構成してもよい。また、ユーザの使用時、又はテスト時において、LSI外部から直接信号を入力して送信し、コントロールして、内部ロジック回路へ最適な電源電圧を供給するようにゲート信号t1、t2、t3、t4、of1、of2の組み合わせを自由に選択してもよい。
110 レギュレータ回路(電源電圧調整部、変圧部)
190、510 負荷電流調整回路(変圧部)
520 負荷抵抗調整回路(変圧部)
P1、P2、P3、P4、P5、P6 PMOSFET(電源電圧調整部)
N1、N2、N3、N4、N5、N6 NMOSFET(電源電圧調整部)
N7、N8、N9、N10、N11、N12 NMOSFET(変圧部)
R3、R3a、R4、R5、R6、R7、R8 負荷抵抗(変圧部)
190、510 負荷電流調整回路(変圧部)
520 負荷抵抗調整回路(変圧部)
P1、P2、P3、P4、P5、P6 PMOSFET(電源電圧調整部)
N1、N2、N3、N4、N5、N6 NMOSFET(電源電圧調整部)
N7、N8、N9、N10、N11、N12 NMOSFET(変圧部)
R3、R3a、R4、R5、R6、R7、R8 負荷抵抗(変圧部)
Claims (6)
- 入力端に印加される電源電圧に起因する変動を調整して調整目標の電圧レベルとし出力端から出力する電源電圧調整部と、
前記電源電圧調整部の出力端から出力される前記調整目標の電圧レベルを変更する変圧部と、
を有するレギュレータ回路。 - 前記変圧部が、前記安定後の電圧が印加される複数の負荷抵抗と、前記複数の負荷抵抗を選択的に組み合わせる複数のスイッチング素子と、を備えることを特徴とする請求項1記載のレギュレータ回路。
- 予め設計によって生成され、目的の処理を実行するための内部ロジック回路部と、
入力端に印加される電源電圧に起因する変動を調整して調整目標の電圧レベルとし出力端から出力することで前記内部ロジック回路へ供給する電源電圧調整部、及び前記電源電圧調整部の出力端と前記内部ロジック回路部との間に介在され当該出力端から出力される前記調整目標の電圧レベルを変更する変圧部を備えたレギュレータ回路部と、
を有する集積回路。 - 前記変圧部が、前記安定後の電圧が印加される複数の負荷抵抗と、前記複数の負荷抵抗を選択的に組み合わせる複数のスイッチング素子と、を備えることを特徴とする請求項3記載の集積回路。
- 入力端から供給される電源電圧を平滑にして調整目標の電圧レベルとなるように調整する電源電圧調整部と、
前記電源電圧調整部によって調整された前記調整目標の電圧レベルの前記電源電圧を、予め設計によって生成されて目的の処理を実行するための内部ロジック回路に供給する配線上に設けられ、前記調整目標の電圧レベルを変更するための変圧部と、を有する集積回路の機能テストをするためのテスト方法であって、
前記変圧部を制御して、複数の電圧レベルで前記機能テストを実行すると共に、前記機能テストの結果に基づいて前記内部ロジック回路に供給する最適電圧レベルを選択することを特徴とする集積回路のテスト方法。 - 前記変圧部が、前記調整目標の電圧レベルが印加される複数の負荷抵抗と、前記複数の負荷抵抗を選択的に組み合わせる複数のスイッチング素子と、を備えることを特徴とする請求項5記載の集積回路のテスト方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007312487A JP2009140957A (ja) | 2007-12-03 | 2007-12-03 | レギュレータ回路、集積回路、及び集積回路のテスト方法 |
US12/326,330 US20090140713A1 (en) | 2007-12-03 | 2008-12-02 | Regulator circuit for testing inherent performance of an integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007312487A JP2009140957A (ja) | 2007-12-03 | 2007-12-03 | レギュレータ回路、集積回路、及び集積回路のテスト方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009140957A true JP2009140957A (ja) | 2009-06-25 |
Family
ID=40675039
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007312487A Withdrawn JP2009140957A (ja) | 2007-12-03 | 2007-12-03 | レギュレータ回路、集積回路、及び集積回路のテスト方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20090140713A1 (ja) |
JP (1) | JP2009140957A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102818983A (zh) * | 2011-05-17 | 2012-12-12 | 马维尔国际贸易有限公司 | 用于测试集成电路的方法和装置 |
JP2019168392A (ja) * | 2018-03-26 | 2019-10-03 | ラピスセミコンダクタ株式会社 | 半導体装置及び電子機器 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103048542A (zh) * | 2011-10-14 | 2013-04-17 | 鸿富锦精密工业(深圳)有限公司 | 电流校准电阻的测定装置及系统 |
CN113157042B (zh) * | 2021-05-19 | 2022-12-02 | 西安电子科技大学 | 一种带偏置级优先干预的快速启动稳压电路 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3634750A (en) * | 1970-04-23 | 1972-01-11 | Westinghouse Electric Corp | Regulator apparatus responsive to generator output power factor and voltage |
US5485077A (en) * | 1993-08-09 | 1996-01-16 | Aphex Systems, Ltd. | Concentric servo voltage regulator utilizing an inner servo loop and an outer servo loop |
US5594611A (en) * | 1994-01-12 | 1997-01-14 | Lsi Logic Corporation | Integrated circuit input/output ESD protection circuit with gate voltage regulation and parasitic zener and junction diode |
JP2925470B2 (ja) * | 1995-03-17 | 1999-07-28 | 東光株式会社 | 直列制御形レギュレータ |
US6348743B1 (en) * | 1999-05-13 | 2002-02-19 | Komatsu Ltd. | Voltage control apparatus of engine generator and control method thereof |
US6288458B1 (en) * | 1999-09-30 | 2001-09-11 | Honeywell International Inc. | Power stealing solid state switch |
JP2001110184A (ja) * | 1999-10-14 | 2001-04-20 | Hitachi Ltd | 半導体装置 |
US6630872B1 (en) * | 2001-07-20 | 2003-10-07 | Cmc Electronics, Inc. | Digital indirectly compensated crystal oscillator |
FR2830091B1 (fr) * | 2001-09-25 | 2004-09-10 | St Microelectronics Sa | Regulateur de tension incorporant une resistance de stabilisation et un circuit de limitation du courant de sortie |
JP2005160169A (ja) * | 2003-11-21 | 2005-06-16 | Texas Instr Japan Ltd | バッテリ保護回路 |
US7015680B2 (en) * | 2004-06-10 | 2006-03-21 | Micrel, Incorporated | Current-limiting circuitry |
-
2007
- 2007-12-03 JP JP2007312487A patent/JP2009140957A/ja not_active Withdrawn
-
2008
- 2008-12-02 US US12/326,330 patent/US20090140713A1/en not_active Abandoned
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102818983A (zh) * | 2011-05-17 | 2012-12-12 | 马维尔国际贸易有限公司 | 用于测试集成电路的方法和装置 |
JP2019168392A (ja) * | 2018-03-26 | 2019-10-03 | ラピスセミコンダクタ株式会社 | 半導体装置及び電子機器 |
JP7153458B2 (ja) | 2018-03-26 | 2022-10-14 | ラピスセミコンダクタ株式会社 | 半導体装置及び電子機器 |
Also Published As
Publication number | Publication date |
---|---|
US20090140713A1 (en) | 2009-06-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7050920B2 (en) | Semiconductor device having a test circuit for testing an output circuit | |
KR20090048887A (ko) | 반도체 메모리 장치의 기준 전압 공급 회로 및 방법 | |
KR102275666B1 (ko) | 전압 레귤레이터 | |
EP0600527B1 (en) | Stress mode circuit for an integrated circuit with on-chip voltage down converter | |
US7221192B1 (en) | Voltage access circuit configured for outputting a selected analog voltage signal for testing external to an integrated circuit | |
US6927590B2 (en) | Method and circuit for testing a regulated power supply in an integrated circuit | |
JP2009140957A (ja) | レギュレータ回路、集積回路、及び集積回路のテスト方法 | |
US20090115505A1 (en) | Semiconductor device with controllable decoupling capacitor | |
JP5999597B2 (ja) | 発振器 | |
US8648617B2 (en) | Semiconductor device and method of testing semiconductor device | |
US6249134B1 (en) | Semiconductor integrated circuit device and testing method thereof | |
US10396648B2 (en) | Voltage adjusting circuit and method for adjusting voltage | |
JP2018032981A (ja) | 半導体集積回路 | |
JP5440512B2 (ja) | 電子回路、回路装置、試験システム、電子回路の制御方法 | |
US11726511B2 (en) | Constant voltage circuit that causes different operation currents depending on operation modes | |
US8030958B2 (en) | System for providing a reference voltage to a semiconductor integrated circuit | |
WO2009098738A1 (ja) | 半導体装置及びそのリセット方法 | |
JPWO2008069025A1 (ja) | 半導体装置 | |
JP2005249394A (ja) | 半導体装置の検査方法、半導体検査システムおよび半導体装置 | |
JP2007078526A (ja) | 電源制御集積回路装置の試験方法および試験回路 | |
JP2014211360A (ja) | 半導体試験装置 | |
JPH06201764A (ja) | Cmos型半導体集積回路装置 | |
US7532449B2 (en) | Analog semiconductor integrated circuit and method of adjusting same | |
JP2010281602A (ja) | 半導体装置及び半導体装置のテスト方法 | |
JP2007286966A (ja) | 電圧レギュレータ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20101101 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20111220 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20120807 |