JP2001085619A - 半導体集積回路およびそのテスト方法 - Google Patents
半導体集積回路およびそのテスト方法Info
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Abstract
(57)【要約】
【課題】外部ピンの増加を抑えたまま、ＩＤＤＱテスト
の故障検出率が高められた半導体集積回路およびそのテ
スト方法を提供する。 【解決手段】スキャンテストピン１１に‘Ｈ’レベルの
信号Ａを入力して内部回路１２をスキャンテストモード
に切り換えるとともに、オア回路１３により内部ピン１
４ａを経由してセル１４の定常電流パスをオフ状態に
し、スキャンテスト用のテストパターンを内部回路１２
に印加してＩＤＤＱテストを行なうことにより故障検出
率を高める。
の故障検出率が高められた半導体集積回路およびそのテ
スト方法を提供する。 【解決手段】スキャンテストピン１１に‘Ｈ’レベルの
信号Ａを入力して内部回路１２をスキャンテストモード
に切り換えるとともに、オア回路１３により内部ピン１
４ａを経由してセル１４の定常電流パスをオフ状態に
し、スキャンテスト用のテストパターンを内部回路１２
に印加してＩＤＤＱテストを行なうことにより故障検出
率を高める。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路お
よびそのテスト方法に関する。
よびそのテスト方法に関する。
【０００２】
【従来の技術】従来より、半導体集積回路（以下、ＬＳ
Ｉと記述する場合がある）のテスト方法として、スキャ
ンテストが広く用いられている。スキャンテストは、Ｌ
ＳＩチップ内部のフリップフロップをスキャン可能なシ
フトレジスタ構成にし、このシフトレジスタのシフトに
よりテストデータを内部に送り込み、あるいは内部のデ
ータをこのシフトレジスタに取り込んでシフトにより送
り出すという動作を行なうことによりＬＳＩの故障を検
出するテストである。スキャンテストを行なうために
は、ＬＳＩチップの内部回路をスキャンテストモードと
通常動作モードとに切り換えるためのスキャンテストピ
ンと、スキャンテストモードにおけるシフト動作モード
とキャプチャ動作モードとに切り換えるためのスキャン
イネーブルピンとが外部ピンとして必要である。スキャ
ンテストは内部回路の制御性がよく、スキャンテスト用
のテストパターンは内部回路の各ノードに対して論理レ
ベルが反転する確率が高い、いわゆる高トグル率を有す
るテストパターンである。また、テストパターンを自動
生成するＡＴＰＧツールが普及しており、このＡＴＰＧ
ツールを用いることによりスキャンテスト用のテストパ
ターンを簡単に得ることができる。
Ｉと記述する場合がある）のテスト方法として、スキャ
ンテストが広く用いられている。スキャンテストは、Ｌ
ＳＩチップ内部のフリップフロップをスキャン可能なシ
フトレジスタ構成にし、このシフトレジスタのシフトに
よりテストデータを内部に送り込み、あるいは内部のデ
ータをこのシフトレジスタに取り込んでシフトにより送
り出すという動作を行なうことによりＬＳＩの故障を検
出するテストである。スキャンテストを行なうために
は、ＬＳＩチップの内部回路をスキャンテストモードと
通常動作モードとに切り換えるためのスキャンテストピ
ンと、スキャンテストモードにおけるシフト動作モード
とキャプチャ動作モードとに切り換えるためのスキャン
イネーブルピンとが外部ピンとして必要である。スキャ
ンテストは内部回路の制御性がよく、スキャンテスト用
のテストパターンは内部回路の各ノードに対して論理レ
ベルが反転する確率が高い、いわゆる高トグル率を有す
るテストパターンである。また、テストパターンを自動
生成するＡＴＰＧツールが普及しており、このＡＴＰＧ
ツールを用いることによりスキャンテスト用のテストパ
ターンを簡単に得ることができる。
【０００３】また、半導体集積回路のテスト方法とし
て、ＩＤＤＱテストも広く用いられている。ＩＤＤＱテ
ストは、ＬＳＩチップの電源ＶｄｄとグラウンドＧＮＤ
との間の、静止時における電源電流を測定することによ
り、ＬＳＩチップ内部の、リーク電流に基づく故障を検
出するテストである。このＩＤＤＱテストでは、高トグ
ル率のテストパターンを用いることにより故障検出率を
高めることができる。
て、ＩＤＤＱテストも広く用いられている。ＩＤＤＱテ
ストは、ＬＳＩチップの電源ＶｄｄとグラウンドＧＮＤ
との間の、静止時における電源電流を測定することによ
り、ＬＳＩチップ内部の、リーク電流に基づく故障を検
出するテストである。このＩＤＤＱテストでは、高トグ
ル率のテストパターンを用いることにより故障検出率を
高めることができる。
【０００４】ここで、半導体集積回路に備えられた、例
えばメモリセル，アナログセル，その他特殊なマクロセ
ルの中には、定常電流パスを持つセルがある。一般に、
定常電流パスを持つセルは、そのセルの定常電流を遮断
するモードを有し、そのセル内部の特定のピンの論理を
固定することにより定常電流を遮断することができる。
また、例えば定常電流パスを持つ他のセルとして、プル
アップ／プルダウン素子付きＩ／Ｏセルがある。このよ
うなＩ／Ｏセルの中には、ＩＤＤＱテストのために、プ
ルアップ／プルダウン素子からの定常電流を遮断するこ
とができるものがある。このようなセルも、そのセル内
部の特定のピンの論理を固定することにより、プルアッ
プ／プルダウン素子からの定常電流を遮断することがで
きる。
えばメモリセル，アナログセル，その他特殊なマクロセ
ルの中には、定常電流パスを持つセルがある。一般に、
定常電流パスを持つセルは、そのセルの定常電流を遮断
するモードを有し、そのセル内部の特定のピンの論理を
固定することにより定常電流を遮断することができる。
また、例えば定常電流パスを持つ他のセルとして、プル
アップ／プルダウン素子付きＩ／Ｏセルがある。このよ
うなＩ／Ｏセルの中には、ＩＤＤＱテストのために、プ
ルアップ／プルダウン素子からの定常電流を遮断するこ
とができるものがある。このようなセルも、そのセル内
部の特定のピンの論理を固定することにより、プルアッ
プ／プルダウン素子からの定常電流を遮断することがで
きる。
【０００５】
【発明が解決しようとする課題】上述したように、スキ
ャンテスト用のテストパターンは高トグル率を有し、こ
のスキャンテスト用のテストパターンはＡＴＰＧツール
により簡単に得られる。一方、ＩＤＤＱテストにおいて
故障検出率を高めるためには、高トグル率のテストパタ
ーンが必要とされる。そこで、スキャンテスト用のテス
トパターンをＩＤＤＱテスト用のテストパターンとして
使用することにより、ＩＤＤＱテストの故障検出率を高
めることが考えられる。
ャンテスト用のテストパターンは高トグル率を有し、こ
のスキャンテスト用のテストパターンはＡＴＰＧツール
により簡単に得られる。一方、ＩＤＤＱテストにおいて
故障検出率を高めるためには、高トグル率のテストパタ
ーンが必要とされる。そこで、スキャンテスト用のテス
トパターンをＩＤＤＱテスト用のテストパターンとして
使用することにより、ＩＤＤＱテストの故障検出率を高
めることが考えられる。
【０００６】しかし、ＩＤＤＱテストは、静止時におけ
る電源電流を測定するものであるため、半導体集積回路
に定常電流パスを持つセルが存在する場合、そのセルの
定常電流を遮断するようにテストパターンを作成する必
要がある。定常電流を遮断するように、高トグル率のテ
ストパターンを作成することは困難であり、定常電流パ
スを持つセルが多くなればそのテストパターンの作成の
困難度も一層増すこととなる。従って、定常電流パスを
持つセルが存在する半導体集積回路において、スキャン
テスト用のテストパターンをＩＤＤＱテスト用のテスト
パターンとして使用すると、テストパターン長が膨大に
なったり、またＡＴＰＧツールでのテストパターン作成
が困難になるという問題が発生する。この問題を解決す
るために、半導体集積回路に、定常電流を遮断するため
の専用ピンを外部ピンとして持たせることが考えられる
が、半導体集積回路の外部ピンの数が増加するという問
題が新たに発生する。
る電源電流を測定するものであるため、半導体集積回路
に定常電流パスを持つセルが存在する場合、そのセルの
定常電流を遮断するようにテストパターンを作成する必
要がある。定常電流を遮断するように、高トグル率のテ
ストパターンを作成することは困難であり、定常電流パ
スを持つセルが多くなればそのテストパターンの作成の
困難度も一層増すこととなる。従って、定常電流パスを
持つセルが存在する半導体集積回路において、スキャン
テスト用のテストパターンをＩＤＤＱテスト用のテスト
パターンとして使用すると、テストパターン長が膨大に
なったり、またＡＴＰＧツールでのテストパターン作成
が困難になるという問題が発生する。この問題を解決す
るために、半導体集積回路に、定常電流を遮断するため
の専用ピンを外部ピンとして持たせることが考えられる
が、半導体集積回路の外部ピンの数が増加するという問
題が新たに発生する。
【０００７】本発明は、上記事情に鑑み、外部ピンの増
加を抑えたまま、ＩＤＤＱテストの故障検出率が高めら
れた半導体集積回路およびそのテスト方法を提供するこ
とを目的とする。
加を抑えたまま、ＩＤＤＱテストの故障検出率が高めら
れた半導体集積回路およびそのテスト方法を提供するこ
とを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成する本発
明の半導体集積回路は、スキャンテストモードと通常の
動作モードとを切り換えるためのスキャンテストピン
と、スキャンテストモードにおけるシフト動作モードと
キャプチャ動作モードとを切り換えるためのスキャンイ
ネーブルピンとを外部ピンとして持つ半導体集積回路に
おいて、上記スキャンテストピンあるいは上記スキャン
イネーブルピンに印加される信号に応じて、スキャンテ
ストモードにあるとき、あるいは、スキャンテストモー
ド中のシフト動作モードあるいはキャプチャ動作モード
にあるときに、定常電流パスを持つセルの定常電流を遮
断する回路を備えたことを特徴とする。
明の半導体集積回路は、スキャンテストモードと通常の
動作モードとを切り換えるためのスキャンテストピン
と、スキャンテストモードにおけるシフト動作モードと
キャプチャ動作モードとを切り換えるためのスキャンイ
ネーブルピンとを外部ピンとして持つ半導体集積回路に
おいて、上記スキャンテストピンあるいは上記スキャン
イネーブルピンに印加される信号に応じて、スキャンテ
ストモードにあるとき、あるいは、スキャンテストモー
ド中のシフト動作モードあるいはキャプチャ動作モード
にあるときに、定常電流パスを持つセルの定常電流を遮
断する回路を備えたことを特徴とする。
【０００９】本発明の半導体集積回路は、スキャンテス
トピンあるいはスキャンイネーブルピンに所定の論理の
信号が入力されると、上記回路により、定常電流パスを
持つセルの定常電流が遮断される。このため、定常電流
を遮断するための外部ピンを増設する必要もなく、高い
トグル率を有するスキャンテスト用のテストパターンを
使用してＩＤＤＱテストを行なうことができる。従っ
て、ＩＤＤＱテストの故障検出率を高めることができ
る。
トピンあるいはスキャンイネーブルピンに所定の論理の
信号が入力されると、上記回路により、定常電流パスを
持つセルの定常電流が遮断される。このため、定常電流
を遮断するための外部ピンを増設する必要もなく、高い
トグル率を有するスキャンテスト用のテストパターンを
使用してＩＤＤＱテストを行なうことができる。従っ
て、ＩＤＤＱテストの故障検出率を高めることができ
る。
【００１０】また、上記目的を達成する本発明の半導体
集積回路のテスト方法は、スキャンテストモードと通常
の動作モードとを切り換えるためのスキャンテストピン
と、スキャンテストモードにおけるシフト動作モードと
キャプチャ動作モードとを切り換えるためのスキャンイ
ネーブルピンとを外部ピンに持ち、上記スキャンテスト
ピンあるいは上記スキャンイネーブルピンに印加される
信号に応じて、スキャンテストモードにあるとき、ある
いは、スキャンテストモード中のシフト動作モードある
いはキャプチャ動作モードにあるときに、定常電流パス
を持つセルの定常電流を遮断する回路を備えた半導体集
積回路のテスト方法であって、同一のテストパターンを
使用してスキャンテストとＩＤＤＱテストとの双方を行
なうことを特徴とする。
集積回路のテスト方法は、スキャンテストモードと通常
の動作モードとを切り換えるためのスキャンテストピン
と、スキャンテストモードにおけるシフト動作モードと
キャプチャ動作モードとを切り換えるためのスキャンイ
ネーブルピンとを外部ピンに持ち、上記スキャンテスト
ピンあるいは上記スキャンイネーブルピンに印加される
信号に応じて、スキャンテストモードにあるとき、ある
いは、スキャンテストモード中のシフト動作モードある
いはキャプチャ動作モードにあるときに、定常電流パス
を持つセルの定常電流を遮断する回路を備えた半導体集
積回路のテスト方法であって、同一のテストパターンを
使用してスキャンテストとＩＤＤＱテストとの双方を行
なうことを特徴とする。
【００１１】本発明の半導体集積回路のテスト方法は、
スキャンテストピンあるいはスキャンイネーブルピンに
所定の論理の信号を入力し、上記回路で定常電流パスを
持つセルの定常電流を遮断して、高いトグル率を有する
スキャンテスト用のテストパターンを使用してＩＤＤＱ
テストを行なうことができる。従って、ＩＤＤＱテスト
の故障検出率を高めることができるとともに、ＩＤＤＱ
テスト用のテストパターン作成の手間が削減される。
スキャンテストピンあるいはスキャンイネーブルピンに
所定の論理の信号を入力し、上記回路で定常電流パスを
持つセルの定常電流を遮断して、高いトグル率を有する
スキャンテスト用のテストパターンを使用してＩＤＤＱ
テストを行なうことができる。従って、ＩＤＤＱテスト
の故障検出率を高めることができるとともに、ＩＤＤＱ
テスト用のテストパターン作成の手間が削減される。
【００１２】
【発明の実施の形態】以下、本発明の実施形態について
説明する。
説明する。
【００１３】図１は、本発明の第１実施形態の半導体集
積回路のブロック図である。
積回路のブロック図である。
【００１４】図１に示す半導体集積回路１０には、スキ
ャンテストピン１１と、内部回路１２と、オア回路１３
と、セル１４とが備えられている。
ャンテストピン１１と、内部回路１２と、オア回路１３
と、セル１４とが備えられている。
【００１５】スキャンテストピン１１は、スキャンテス
トモードと通常の動作モードとを切り換えるためのピン
であり、半導体集積回路１０の外部ピンとして備えられ
ている。このスキャンテストピン１１に‘Ｈ’レベルの
信号Ａが入力されると内部回路１２がスキャンテストモ
ードに切り換えられ、一方スキャンテストピン１１に
‘Ｌ’レベルの信号Ａが入力されると内部回路１２が通
常の動作モードに切り換えられる。
トモードと通常の動作モードとを切り換えるためのピン
であり、半導体集積回路１０の外部ピンとして備えられ
ている。このスキャンテストピン１１に‘Ｈ’レベルの
信号Ａが入力されると内部回路１２がスキャンテストモ
ードに切り換えられ、一方スキャンテストピン１１に
‘Ｌ’レベルの信号Ａが入力されると内部回路１２が通
常の動作モードに切り換えられる。
【００１６】内部回路１２は、スキャンテスト用のテス
トパターンを使用してＩＤＤＱテストが行なわれる論理
回路である。
トパターンを使用してＩＤＤＱテストが行なわれる論理
回路である。
【００１７】セル１４は、定常電流パスを持つセルであ
る。このセル１４は、内部ピン１４ａを有する。
る。このセル１４は、内部ピン１４ａを有する。
【００１８】オア回路１３は、スキャンテストピン１１
に‘Ｈ’レベルの信号Ａが入力されて内部回路１２がス
キャンテストモードにあるときに、内部ピン１４ａを経
由してセル１４の定常電流を遮断する。一方、スキャン
テストピン１１に‘Ｌ’レベルの信号Ａが入力されて内
部回路１２が通常の動作モードにあるときに、内部ピン
１４ａを経由してセル１４の電流を定常的に流す。
に‘Ｈ’レベルの信号Ａが入力されて内部回路１２がス
キャンテストモードにあるときに、内部ピン１４ａを経
由してセル１４の定常電流を遮断する。一方、スキャン
テストピン１１に‘Ｌ’レベルの信号Ａが入力されて内
部回路１２が通常の動作モードにあるときに、内部ピン
１４ａを経由してセル１４の電流を定常的に流す。
【００１９】このように構成された半導体集積回路１０
では、スキャンテスト用のテストパターンを使用して内
部回路１２のＩＤＤＱテストが、以下のようにして行な
われる。
では、スキャンテスト用のテストパターンを使用して内
部回路１２のＩＤＤＱテストが、以下のようにして行な
われる。
【００２０】先ず、スキャンテストピン１１に‘Ｈ’レ
ベルの信号Ａが入力される。すると、内部回路１２がス
キャンテストモードに切り換えられる。また、この
‘Ｈ’レベルの信号Ａはオア回路１３に入力され、その
オア回路１３から‘Ｈ’レベルの信号Ｂが出力される。
出力された‘Ｈ’レベルの信号Ｂは、内部ピン１４ａを
経由してセル１４に入力される。セル１４では‘Ｈ’レ
ベルの信号Ｂが入力されたことを受けて、定常電流パス
をオフ状態にする。このようにして、半導体集積回路１
０におけるセル１４の定常電流が遮断される。
ベルの信号Ａが入力される。すると、内部回路１２がス
キャンテストモードに切り換えられる。また、この
‘Ｈ’レベルの信号Ａはオア回路１３に入力され、その
オア回路１３から‘Ｈ’レベルの信号Ｂが出力される。
出力された‘Ｈ’レベルの信号Ｂは、内部ピン１４ａを
経由してセル１４に入力される。セル１４では‘Ｈ’レ
ベルの信号Ｂが入力されたことを受けて、定常電流パス
をオフ状態にする。このようにして、半導体集積回路１
０におけるセル１４の定常電流が遮断される。
【００２１】次いで、このような定常電流遮断状態にお
いて、スキャンテスト用のテストパターンが内部回路１
２に印加されてその内部回路１２のＩＤＤＱテストが行
なわれる。印加されるスキャンテスト用のテストパター
ンは、ＡＴＰＧツールにより簡単に作成されてなる高ト
グル率のテストパターンである。
いて、スキャンテスト用のテストパターンが内部回路１
２に印加されてその内部回路１２のＩＤＤＱテストが行
なわれる。印加されるスキャンテスト用のテストパター
ンは、ＡＴＰＧツールにより簡単に作成されてなる高ト
グル率のテストパターンである。
【００２２】このように本実施形態の半導体集積回路１
０では、オア回路１３によりセル１４の定常電流が遮断
された状態で高トグル率のスキャンテスト用のテストパ
ターンを使用してＩＤＤＱテストが行なわれるため、セ
ル１４の定常電流を遮断するための外部ピンを増設する
必要もなく、ＩＤＤＱテストの故障検出率を高めること
ができる。また、ＩＤＤＱテスト用のテストパターンを
作成する手間が削減される。
０では、オア回路１３によりセル１４の定常電流が遮断
された状態で高トグル率のスキャンテスト用のテストパ
ターンを使用してＩＤＤＱテストが行なわれるため、セ
ル１４の定常電流を遮断するための外部ピンを増設する
必要もなく、ＩＤＤＱテストの故障検出率を高めること
ができる。また、ＩＤＤＱテスト用のテストパターンを
作成する手間が削減される。
【００２３】図２は、本発明の第２実施形態の半導体集
積回路のブロック図である。
積回路のブロック図である。
【００２４】図２に示す半導体集積回路２０には、スキ
ャンイネーブルピン２１と、内部回路２２と、オア回路
２３＿１，２３＿２，２３＿３，２３＿４と、セル２４
＿１，２４＿２，２４＿３，２４＿４とが備えられてい
る。
ャンイネーブルピン２１と、内部回路２２と、オア回路
２３＿１，２３＿２，２３＿３，２３＿４と、セル２４
＿１，２４＿２，２４＿３，２４＿４とが備えられてい
る。
【００２５】スキャンイネーブルピン２１は、スキャン
テストモードにおけるシフト動作モードとキャプチャ動
作モードとを切り換えるためのピンであり、半導体集積
回路２０の外部ピンとして備えられている。
テストモードにおけるシフト動作モードとキャプチャ動
作モードとを切り換えるためのピンであり、半導体集積
回路２０の外部ピンとして備えられている。
【００２６】内部回路２２は、スキャンテスト用のテス
トパターンを使用してＩＤＤＱテストが行なわれる論理
回路である。
トパターンを使用してＩＤＤＱテストが行なわれる論理
回路である。
【００２７】セル２４＿１，２４＿２，２４＿３，２４
＿４は、それぞれ、定常電流パスを持つセルである。
＿４は、それぞれ、定常電流パスを持つセルである。
【００２８】オア回路２３＿１，２３＿２，２３＿３，
２３＿４は、それぞれ、スキャンイネーブルピン２１に
印加される信号に応じて、スキャンテストモード中のシ
フト動作モードあるいはキャプチャ動作にあるときに、
セル２４＿１，２４＿２，２４＿３，２４＿４の定常電
流を遮断する。
２３＿４は、それぞれ、スキャンイネーブルピン２１に
印加される信号に応じて、スキャンテストモード中のシ
フト動作モードあるいはキャプチャ動作にあるときに、
セル２４＿１，２４＿２，２４＿３，２４＿４の定常電
流を遮断する。
【００２９】また、半導体集積回路２０には、入力側が
入力ピン２５＿１に接続され出力側が内部回路２２に接
続された入力バッファ２６＿１と、電源Ｖｄｄと入力バ
ッファ２６＿１の出力側に直列接続された抵抗素子２７
およびトランジスタ２８＿１とからなるプルアップ素子
付きＩ／Ｏセルが備えられている。さらに、半導体集積
回路２０には、入力側が入力ピン２５＿２に接続され出
力側が内部回路２２に接続された入力バッファ２６＿２
と、入力バッファ２６＿２の出力側とグラウンドＧＮＤ
との間に配置されたトランジスタ２８＿２とからなるプ
ルダウン素子付きＩ／Ｏセルも備えられている。トラン
ジスタ２８＿１，２８＿２の各ゲートはスキャンイネー
ブルピン２１に接続されている。
入力ピン２５＿１に接続され出力側が内部回路２２に接
続された入力バッファ２６＿１と、電源Ｖｄｄと入力バ
ッファ２６＿１の出力側に直列接続された抵抗素子２７
およびトランジスタ２８＿１とからなるプルアップ素子
付きＩ／Ｏセルが備えられている。さらに、半導体集積
回路２０には、入力側が入力ピン２５＿２に接続され出
力側が内部回路２２に接続された入力バッファ２６＿２
と、入力バッファ２６＿２の出力側とグラウンドＧＮＤ
との間に配置されたトランジスタ２８＿２とからなるプ
ルダウン素子付きＩ／Ｏセルも備えられている。トラン
ジスタ２８＿１，２８＿２の各ゲートはスキャンイネー
ブルピン２１に接続されている。
【００３０】このように構成された半導体集積回路２０
では、図示しないスキャンテストピンの信号に応じて内
部回路２２がスキャンテストモードに切り換えられる。
さらに、スキャンイネーブルピン２１に‘Ｈ’レベルの
信号が入力される。すると、トランジスタ２８＿１，２
８＿２のゲートにおける信号Ｅ，Ｆが‘Ｈ’レベルとな
り、これによりトランジスタ２８＿１，２８＿２の電流
が遮断される。また、スキャンイネーブルピン２１に入
力された‘Ｈ’レベルの信号はオア回路２３＿１，２３
＿２，２３＿３，２３＿４に入力され、それらオア回路
２３＿１，２３＿２，２３＿３，２３＿４から‘Ｈ’レ
ベルの信号Ａ，Ｂ，Ｃ，Ｄが出力される。出力された
‘Ｈ’レベルの信号Ａ，Ｂ，Ｃ，Ｄは、セル２４＿１，
２４＿２，２４＿３，２４＿４に入力される。セル２４
＿１，２４＿２，２４＿３，２４＿４では‘Ｈ’レベル
の信号Ａ，Ｂ，Ｃ，Ｄが入力されたことを受けて、定常
電流を遮断する。このようにして、Ｉ／Ｏセルを構成す
るトランジスタ２８＿１，２８＿２およびセル２４＿
１，２４＿２，２４＿３，２４＿４の定常電流が全て遮
断される。
では、図示しないスキャンテストピンの信号に応じて内
部回路２２がスキャンテストモードに切り換えられる。
さらに、スキャンイネーブルピン２１に‘Ｈ’レベルの
信号が入力される。すると、トランジスタ２８＿１，２
８＿２のゲートにおける信号Ｅ，Ｆが‘Ｈ’レベルとな
り、これによりトランジスタ２８＿１，２８＿２の電流
が遮断される。また、スキャンイネーブルピン２１に入
力された‘Ｈ’レベルの信号はオア回路２３＿１，２３
＿２，２３＿３，２３＿４に入力され、それらオア回路
２３＿１，２３＿２，２３＿３，２３＿４から‘Ｈ’レ
ベルの信号Ａ，Ｂ，Ｃ，Ｄが出力される。出力された
‘Ｈ’レベルの信号Ａ，Ｂ，Ｃ，Ｄは、セル２４＿１，
２４＿２，２４＿３，２４＿４に入力される。セル２４
＿１，２４＿２，２４＿３，２４＿４では‘Ｈ’レベル
の信号Ａ，Ｂ，Ｃ，Ｄが入力されたことを受けて、定常
電流を遮断する。このようにして、Ｉ／Ｏセルを構成す
るトランジスタ２８＿１，２８＿２およびセル２４＿
１，２４＿２，２４＿３，２４＿４の定常電流が全て遮
断される。
【００３１】次いで、スキャンテスト用のテストパター
ンが内部回路２２に印加されてその内部回路２２のＩＤ
ＤＱテストが行なわれる。この第２実施形態において
も、前述した第１実施形態と同様に、印加されるスキャ
ンテスト用のテストパターンは、ＡＴＰＧツールにより
簡単に作成されてなる高トグル率のテストパターンであ
り、従ってＩＤＤＱテストの故障検出率を高めることが
でき、またテストパターン作成の手間が削減される。
ンが内部回路２２に印加されてその内部回路２２のＩＤ
ＤＱテストが行なわれる。この第２実施形態において
も、前述した第１実施形態と同様に、印加されるスキャ
ンテスト用のテストパターンは、ＡＴＰＧツールにより
簡単に作成されてなる高トグル率のテストパターンであ
り、従ってＩＤＤＱテストの故障検出率を高めることが
でき、またテストパターン作成の手間が削減される。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
外部ピンの増加を抑えたまま、ＩＤＤＱテストの故障検
出率を高めることができる。
外部ピンの増加を抑えたまま、ＩＤＤＱテストの故障検
出率を高めることができる。
【図１】本発明の第１実施形態の半導体集積回路のブロ
ック図である。
ック図である。
【図２】本発明の第２実施形態の半導体集積回路のブロ
ック図である。
ック図である。
１０，２０ 半導体集積回路 １１ スキャンテストピン １２，２２ 内部回路 １３，２３＿１，２３＿２，２３＿３，２３＿４ オ
ア回路 １４，２４＿１，２４＿２，２４＿３，２４＿４ セ
ル １４ａ 内部ピン ２１ スキャンイネーブルピン ２５＿１，２５＿２ 入力ピン ２６＿１，２６＿２ 入力バッファ ２７ 抵抗素子 ２８＿１，２８＿２ トランジスタ
ア回路 １４，２４＿１，２４＿２，２４＿３，２４＿４ セ
ル １４ａ 内部ピン ２１ スキャンイネーブルピン ２５＿１，２５＿２ 入力ピン ２６＿１，２６＿２ 入力バッファ ２７ 抵抗素子 ２８＿１，２８＿２ トランジスタ
Claims (2)
- 【請求項１】 スキャンテストモードと通常の動作モー
ドとを切り換えるためのスキャンテストピンと、スキャ
ンテストモードにおけるシフト動作モードとキャプチャ
動作モードとを切り換えるためのスキャンイネーブルピ
ンとを外部ピンとして持つ半導体集積回路において、 前記スキャンテストピンあるいは前記スキャンイネーブ
ルピンに印加される信号に応じて、スキャンテストモー
ドにあるとき、あるいは、スキャンテストモード中のシ
フト動作モードあるいはキャプチャ動作モードにあると
きに、定常電流パスを持つセルの定常電流を遮断する回
路を備えたことを特徴とする半導体集積回路。 - 【請求項２】 スキャンテストモードと通常の動作モー
ドとを切り換えるためのスキャンテストピンと、スキャ
ンテストモードにおけるシフト動作モードとキャプチャ
動作モードとを切り換えるためのスキャンイネーブルピ
ンとを外部ピンに持ち、前記スキャンテストピンあるい
は前記スキャンイネーブルピンに印加される信号に応じ
て、スキャンテストモードにあるとき、あるいは、スキ
ャンテストモード中のシフト動作モードあるいはキャプ
チャ動作モードにあるときに、定常電流パスを持つセル
の定常電流を遮断する回路を備えた半導体集積回路のテ
スト方法であって、 同一のテストパターンを使用してスキャンテストとＩＤ
ＤＱテストとの双方を行なうことを特徴とする半導体集
積回路のテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25686399A JP2001085619A (ja) | 1999-09-10 | 1999-09-10 | 半導体集積回路およびそのテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25686399A JP2001085619A (ja) | 1999-09-10 | 1999-09-10 | 半導体集積回路およびそのテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001085619A true JP2001085619A (ja) | 2001-03-30 |
Family
ID=17298472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25686399A Withdrawn JP2001085619A (ja) | 1999-09-10 | 1999-09-10 | 半導体集積回路およびそのテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001085619A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012127911A (ja) * | 2010-12-17 | 2012-07-05 | Toyota Motor Corp | 半導体集積回路 |
| KR20130128424A (ko) * | 2010-12-23 | 2013-11-26 | 인텔 코포레이션 | 테스트, 검증, 및 디버그 아키텍처 |
-
1999
- 1999-09-10 JP JP25686399A patent/JP2001085619A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012127911A (ja) * | 2010-12-17 | 2012-07-05 | Toyota Motor Corp | 半導体集積回路 |
| KR20130128424A (ko) * | 2010-12-23 | 2013-11-26 | 인텔 코포레이션 | 테스트, 검증, 및 디버그 아키텍처 |
| KR101581702B1 (ko) | 2010-12-23 | 2016-01-11 | 인텔 코포레이션 | 테스트, 검증, 및 디버그 아키텍처 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20061205 |