JP2950313B2 - 半導体集積回路の入力バッファ回路 - Google Patents
半導体集積回路の入力バッファ回路Info
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- G—PHYSICS
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
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Description
【０００１】
【発明の属する技術分野】この発明は、ＬＳＩ（大規模
集積回路）の入力部に設けられる半導体集積回路の入力
バッファ回路に関する。
集積回路）の入力部に設けられる半導体集積回路の入力
バッファ回路に関する。
【０００２】
【従来の技術】近年、ＬＳＩの高速化に伴い入出力バッ
ファについても高速なものが要求されている。入出力バ
ッファの高速化は信号の低振幅化等により実現されてお
り、特に入力バッファについてはそのノイズマージンの
確保のため、差動回路が採用されることが増えてきてい
る。また、ＬＳＩのリーク電流を調べるＩＤＤＱテスト
についてもＬＳＩテストの手法としては有用な方法であ
り、その要求も増えてきている。
ファについても高速なものが要求されている。入出力バ
ッファの高速化は信号の低振幅化等により実現されてお
り、特に入力バッファについてはそのノイズマージンの
確保のため、差動回路が採用されることが増えてきてい
る。また、ＬＳＩのリーク電流を調べるＩＤＤＱテスト
についてもＬＳＩテストの手法としては有用な方法であ
り、その要求も増えてきている。
【０００３】
【発明が解決しようとする課題】ところで、従来のＬＳ
Ｉは、ＩＤＤＱテスト時に貫通電流を遮断できない差動
回路を採用していたため、その貫通電流分を加算してテ
ストを実施していたが、故障時に流れるリーク電流に比
べ、貫通電流分が非常に大きいため、測定された電流が
リーク電流なのか貫通電流なのかの区別が難しいという
問題があった。また、入力イネーブル端子を用いて差動
回路の動作を止めることで貫通電流を遮断していたとき
は、入力バッファ回路が出力する論理が固定されてしま
う為に、ＬＳＩ内部回路において故障検出率が高いテス
トパタンを実現するのが難しかった。
Ｉは、ＩＤＤＱテスト時に貫通電流を遮断できない差動
回路を採用していたため、その貫通電流分を加算してテ
ストを実施していたが、故障時に流れるリーク電流に比
べ、貫通電流分が非常に大きいため、測定された電流が
リーク電流なのか貫通電流なのかの区別が難しいという
問題があった。また、入力イネーブル端子を用いて差動
回路の動作を止めることで貫通電流を遮断していたとき
は、入力バッファ回路が出力する論理が固定されてしま
う為に、ＬＳＩ内部回路において故障検出率が高いテス
トパタンを実現するのが難しかった。
【０００４】この発明は、このような事情を考慮してな
されたもので、その目的は、ＩＤＤＱテスト時におい
て、リーク電流を遮断した状態で、しかも、故障検出率
が高いテストパターンを実現することができる半導体集
積回路の入力バッファ回路を提供することにある。
されたもので、その目的は、ＩＤＤＱテスト時におい
て、リーク電流を遮断した状態で、しかも、故障検出率
が高いテストパターンを実現することができる半導体集
積回路の入力バッファ回路を提供することにある。
【０００５】
【課題を解決するための手段】請求項１に記載の発明
は、入力信号を増幅する差動増幅回路と、外部から供給
されるテストイネーブル信号がオンの時前記差動増幅回
路の貫通電流をオフとする電流遮断回路と、前記テスト
イネーブル信号がオフの時前記差動増幅回路の出力を選
択し、オンの時前記入力信号を選択して次段へ出力する
選択手段とを具備してなる半導体集積回路の入力バッフ
ァ回路である。請求項２に記載の発明は、請求項１に記
載の発明において、外部から供給される入力イネーブル
信号がオンの時前記テストイネーブル信号を有効とし、
前記入力イネーブル信号がオフの時前記差動増幅回路の
貫通電流をオフとすると共に一定レベルの信号を次段へ
出力するよう前記差動増幅回路および前記選択回路を制
御する制御回路を設けたことを特徴としている。
は、入力信号を増幅する差動増幅回路と、外部から供給
されるテストイネーブル信号がオンの時前記差動増幅回
路の貫通電流をオフとする電流遮断回路と、前記テスト
イネーブル信号がオフの時前記差動増幅回路の出力を選
択し、オンの時前記入力信号を選択して次段へ出力する
選択手段とを具備してなる半導体集積回路の入力バッフ
ァ回路である。請求項２に記載の発明は、請求項１に記
載の発明において、外部から供給される入力イネーブル
信号がオンの時前記テストイネーブル信号を有効とし、
前記入力イネーブル信号がオフの時前記差動増幅回路の
貫通電流をオフとすると共に一定レベルの信号を次段へ
出力するよう前記差動増幅回路および前記選択回路を制
御する制御回路を設けたことを特徴としている。
【０００６】
【発明の実施の形態】以下、図面を参照しこの発明の第
１の実施形態について説明する。図１は同実施形態の構
成を示すブロック図であり、この入力バッファ回路１
は、差動回路２と入力切替回路３とインバータ４とから
構成される。
１の実施形態について説明する。図１は同実施形態の構
成を示すブロック図であり、この入力バッファ回路１
は、差動回路２と入力切替回路３とインバータ４とから
構成される。
【０００７】差動回路２はイネーブル端子ＩＴ付きの差
動回路であり、テストイネーブル信号ＴＩＢにより通常
動作か出力固定状態（貫通電流遮断）かを切り替えるこ
とができる。図２はこの差動回路２の詳細を示す回路図
であり、この図において、７，８はインバータ、９，１
０，１１はＰチャンネルＦＥＴ（電解効果トランジス
タ）、１２，１３，１４はＮチャンネルＦＥＴである。
この差動回路２はイネーブル端子ＩＴのレベルが”Ｈ”
（ハイ）レベルの時、つまりは、テストイネーブル信号
ＴＩＢが”Ｌ”（ロー）レベルの時にインバータ７の出
力が”Ｌ”（ロー）レベルとなり、したがってＦＥＴ９
がオンとなる。この結果、通常の差動動作となり、貫通
電流が流れる。一方、イネーブル端子ＩＴのレベルが”
Ｌ”レベルの時、つまりは、テストイネーブル信号ＴＩ
Ｂが”Ｈ”レベルの時は、ＦＥＴ９がカットオフし、し
たがって、電源供給がカットされ、貫通電流が遮断され
る。またこの時、ＮチャンネルＦＥＴ１４がオンとな
り、したがって、インバータ８の入力端が”Ｌ”レベル
となり、インバータ８の出力、すなわち出力信号Ｑが”
Ｈ”レベルで固定される。
動回路であり、テストイネーブル信号ＴＩＢにより通常
動作か出力固定状態（貫通電流遮断）かを切り替えるこ
とができる。図２はこの差動回路２の詳細を示す回路図
であり、この図において、７，８はインバータ、９，１
０，１１はＰチャンネルＦＥＴ（電解効果トランジス
タ）、１２，１３，１４はＮチャンネルＦＥＴである。
この差動回路２はイネーブル端子ＩＴのレベルが”Ｈ”
（ハイ）レベルの時、つまりは、テストイネーブル信号
ＴＩＢが”Ｌ”（ロー）レベルの時にインバータ７の出
力が”Ｌ”（ロー）レベルとなり、したがってＦＥＴ９
がオンとなる。この結果、通常の差動動作となり、貫通
電流が流れる。一方、イネーブル端子ＩＴのレベルが”
Ｌ”レベルの時、つまりは、テストイネーブル信号ＴＩ
Ｂが”Ｈ”レベルの時は、ＦＥＴ９がカットオフし、し
たがって、電源供給がカットされ、貫通電流が遮断され
る。またこの時、ＮチャンネルＦＥＴ１４がオンとな
り、したがって、インバータ８の入力端が”Ｌ”レベル
となり、インバータ８の出力、すなわち出力信号Ｑが”
Ｈ”レベルで固定される。
【０００８】入力切替回路３は、入力選択信号により端
子Ａと端子Ｂの信号を選択して出力することができる。
図３はこの入力切替回路３の詳細を示す回路図であり、
トランスファーゲート２０，２１とインバータ２２とか
ら構成されている。そして、テストイネーブル信号ＴＩ
Ｂが”Ｈ”レベルの時はトランスファゲート２０がオン
となり、端子Ａの信号、すなわち、入力信号ＩＮが出力
信号ＯＵＴとして出力される。また、テストイネーブル
信号ＴＩＢが”Ｌ”レベルの時はトランスファゲート２
１がオンとなり、端子Ｂの信号、すなわち、差動回路２
の出力信号Ｑが出力信号ＯＵＴとして出力される。
子Ａと端子Ｂの信号を選択して出力することができる。
図３はこの入力切替回路３の詳細を示す回路図であり、
トランスファーゲート２０，２１とインバータ２２とか
ら構成されている。そして、テストイネーブル信号ＴＩ
Ｂが”Ｈ”レベルの時はトランスファゲート２０がオン
となり、端子Ａの信号、すなわち、入力信号ＩＮが出力
信号ＯＵＴとして出力される。また、テストイネーブル
信号ＴＩＢが”Ｌ”レベルの時はトランスファゲート２
１がオンとなり、端子Ｂの信号、すなわち、差動回路２
の出力信号Ｑが出力信号ＯＵＴとして出力される。
【０００９】次に、上述した入力バッファ回路１の動作
を説明する。まず、テストイネーブル信号ＴＩＢが”
Ｌ”レベルの時は、差動回路２のイネーブル端子ＩＴ
へ”Ｈ”レベルの信号が入力され、したがって、差動回
路２が通常の差動回路として動作をする。また、入力切
替回路３のトランスファゲート２０がオフ、２１がオン
となり、差動回路２の出力信号Ｑが出力信号ＯＵＴとし
て出力される。すなわち、通常動作モードとなる。
を説明する。まず、テストイネーブル信号ＴＩＢが”
Ｌ”レベルの時は、差動回路２のイネーブル端子ＩＴ
へ”Ｈ”レベルの信号が入力され、したがって、差動回
路２が通常の差動回路として動作をする。また、入力切
替回路３のトランスファゲート２０がオフ、２１がオン
となり、差動回路２の出力信号Ｑが出力信号ＯＵＴとし
て出力される。すなわち、通常動作モードとなる。
【００１０】次に、ＩＤＤＱテストを行う時は、テスト
イネーブル信号ＴＩＢを”Ｈ”レベルとする。これによ
り、差動回路２のイネーブル端子ＩＴに”Ｌ”レベルが
入力され、差動回路２が出力固定状態となり、貫通電流
が遮断された状態となる。また、入力切替回路３のトラ
ンスファゲート２０がオン、２１がオフとなり、入力バ
ッファ回路１の入力信号ＩＮが出力信号ＯＵＴとして出
力される。この状態で入力端子にフルスイングの入力信
号ＩＮを入力すると、入力バッファ回路１は、入力信号
ＩＮを差動回路２をバイパスしてそのまま出力信号ＯＵ
Ｔとして出力するので、入力バッファとしてのファンク
ションは機能している状態となる。さらに、差動回路２
の貫通電流は遮断されている状態となるので、ＩＤＤＱ
テストを実施することができる（ＩＤＤＱテストモー
ド）。
イネーブル信号ＴＩＢを”Ｈ”レベルとする。これによ
り、差動回路２のイネーブル端子ＩＴに”Ｌ”レベルが
入力され、差動回路２が出力固定状態となり、貫通電流
が遮断された状態となる。また、入力切替回路３のトラ
ンスファゲート２０がオン、２１がオフとなり、入力バ
ッファ回路１の入力信号ＩＮが出力信号ＯＵＴとして出
力される。この状態で入力端子にフルスイングの入力信
号ＩＮを入力すると、入力バッファ回路１は、入力信号
ＩＮを差動回路２をバイパスしてそのまま出力信号ＯＵ
Ｔとして出力するので、入力バッファとしてのファンク
ションは機能している状態となる。さらに、差動回路２
の貫通電流は遮断されている状態となるので、ＩＤＤＱ
テストを実施することができる（ＩＤＤＱテストモー
ド）。
【００１１】また、この入力バッファ回路１では、通常
動作モード／ＩＤＤＱテストモードにかかわらず、バッ
ファ回路としての論理は同じであり、したがって、ＩＤ
ＤＱテスト時の入力パターンとして普通のファンクショ
ンテスト用パターン等をそのまま使用することができ
る。図４に上述した各信号の相互関係を示す。この図に
おいて「ＶＲＥＦ」はレファランス信号ＲＥＦの設定値
であり、また、「Ｘ」はどのような値でも他の信号に関
係しないことを示す。
動作モード／ＩＤＤＱテストモードにかかわらず、バッ
ファ回路としての論理は同じであり、したがって、ＩＤ
ＤＱテスト時の入力パターンとして普通のファンクショ
ンテスト用パターン等をそのまま使用することができ
る。図４に上述した各信号の相互関係を示す。この図に
おいて「ＶＲＥＦ」はレファランス信号ＲＥＦの設定値
であり、また、「Ｘ」はどのような値でも他の信号に関
係しないことを示す。
【００１２】次に、この発明の第２の実施形態について
説明する。図５は同実施形態の構成を示すブロック図で
あり、この図に示す入力バッファ回路３０が図１に示す
ものと異なる点は、入力イネーブル信号ＮＩＦを入力す
る端子が設けられている点とアンドゲート３１，３２が
設けられている点である。このような構成において、入
力イネーブル信号ＮＩＢが”Ｈ”レベルの時は、アンド
ゲート３１，３２が共に開状態となり、図１の入力バッ
ファ回路１と同一の動作となる。一方、入力イネーブル
信号ＮＩＢが”Ｌ”レベルの時は、アンドゲート３１の
出力が”Ｌ”レベルとなることから、差動回路２の出力
信号Ｑが”Ｈ”レベル固定となると共に、貫通電流が遮
断された状態となり、また、アンドゲート３２の出力
が”Ｌ”レベルとなることから、上述した差動回路２の
出力信号Ｑが入力切替回路３を介して出力信号ＯＵＴと
して出力される。上述した入出力の関係を図６にまとめ
て示す。
説明する。図５は同実施形態の構成を示すブロック図で
あり、この図に示す入力バッファ回路３０が図１に示す
ものと異なる点は、入力イネーブル信号ＮＩＦを入力す
る端子が設けられている点とアンドゲート３１，３２が
設けられている点である。このような構成において、入
力イネーブル信号ＮＩＢが”Ｈ”レベルの時は、アンド
ゲート３１，３２が共に開状態となり、図１の入力バッ
ファ回路１と同一の動作となる。一方、入力イネーブル
信号ＮＩＢが”Ｌ”レベルの時は、アンドゲート３１の
出力が”Ｌ”レベルとなることから、差動回路２の出力
信号Ｑが”Ｈ”レベル固定となると共に、貫通電流が遮
断された状態となり、また、アンドゲート３２の出力
が”Ｌ”レベルとなることから、上述した差動回路２の
出力信号Ｑが入力切替回路３を介して出力信号ＯＵＴと
して出力される。上述した入出力の関係を図６にまとめ
て示す。
【００１３】
【発明の効果】この発明によれば、次の効果を得ること
ができる。 (1) ＩＤＤＱテスト時に差動回路の貫通電流が遮断され
ることにより、ＬＳＩの故障時に流れるリーク電流の検
出が容易になる。また、入力バッファとしてのファンク
ションが機能することにより、ＬＳＩ内部回路において
故障検出率の高いパターンを実現しテストを行うことが
できる。この結果、正確なＩＤＤＱテストを実施するこ
とができる効果が得られる。
ができる。 (1) ＩＤＤＱテスト時に差動回路の貫通電流が遮断され
ることにより、ＬＳＩの故障時に流れるリーク電流の検
出が容易になる。また、入力バッファとしてのファンク
ションが機能することにより、ＬＳＩ内部回路において
故障検出率の高いパターンを実現しテストを行うことが
できる。この結果、正確なＩＤＤＱテストを実施するこ
とができる効果が得られる。
【００１４】(2) テストイネーブル端子として通常使用
時には使われないテスト信号端子を利用すれば、回路設
計者が使用できる端子に変更がなく、従来と同じように
設計が可能であり、従来の回路にそのまま置き換えるこ
とも可能である。したがって、、従来の差動入力バッフ
ァ回路と、LSIの回路設計者から見て端子・論理の変更
がないようにすることが可能である。 (3) 通常動作時とＩＤＤＱテストモード時の論理を同じ
にした為、普通のファンクションテスト用のパターン等
を流用することができ、これにより、ＩＤＤＱテスト時
に特別なパターンを作る必要が減る利点が得られる。
時には使われないテスト信号端子を利用すれば、回路設
計者が使用できる端子に変更がなく、従来と同じように
設計が可能であり、従来の回路にそのまま置き換えるこ
とも可能である。したがって、、従来の差動入力バッフ
ァ回路と、LSIの回路設計者から見て端子・論理の変更
がないようにすることが可能である。 (3) 通常動作時とＩＤＤＱテストモード時の論理を同じ
にした為、普通のファンクションテスト用のパターン等
を流用することができ、これにより、ＩＤＤＱテスト時
に特別なパターンを作る必要が減る利点が得られる。
【図１】 この発明の第１の実施形態の構成を示すブロ
ック図である。
ック図である。
【図２】 図１における差動回路２の詳細を示す回路図
である。
である。
【図３】 図１における入力切替回路３の詳細を示す回
路図である。
路図である。
【図４】 図１に示す回路の入出力の関係を示す表であ
る。
る。
【図５】 この発明の第２の実施形態の構成を示すブロ
ック図である。
ック図である。
【図６】 図５に示す回路の入出力の関係を示す表であ
る。
る。
１，３０…入力バッファ回路、２…差動回路、３…入力
切替回路、９〜１１…ＰチャンネルＦＥＴ、１２〜１４
…ＮチャンネルＦＥＴ、３１，３２…アンドゲート。
切替回路、９〜１１…ＰチャンネルＦＥＴ、１２〜１４
…ＮチャンネルＦＥＴ、３１，３２…アンドゲート。
Claims (2)
- 【請求項１】 入力信号を増幅する差動増幅回路と、 外部から供給されるテストイネーブル信号がオンの時前
記差動増幅回路の貫通電流をオフとする電流遮断回路
と、 前記テストイネーブル信号がオフの時前記差動増幅回路
の出力を選択し、オンの時前記入力信号を選択して次段
へ出力する選択手段と、 を具備してなる半導体集積回路の入力バッファ回路。 - 【請求項２】 外部から供給される入力イネーブル信号
がオンの時前記テストイネーブル信号を有効とし、前記
入力イネーブル信号がオフの時前記差動増幅回路の貫通
電流をオフとすると共に一定レベルの信号を次段へ出力
するよう前記差動増幅回路および前記選択回路を制御す
る制御回路を設けてなる請求項１に記載の半導体集積回
路の入力バッファ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10008044A JP2950313B2 (ja) | 1998-01-19 | 1998-01-19 | 半導体集積回路の入力バッファ回路 |
| KR1019990001219A KR100295115B1 (ko) | 1998-01-19 | 1999-01-18 | 반도체 ｉｃ회로의 입력버퍼회로 |
| US09/233,128 US6091277A (en) | 1998-01-19 | 1999-01-19 | Input buffer circuit for semiconductor IC circuit |
| CN99100198A CN1122279C (zh) | 1998-01-19 | 1999-01-19 | 用于半导体集成电路的输入缓冲电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10008044A JP2950313B2 (ja) | 1998-01-19 | 1998-01-19 | 半導体集積回路の入力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11202029A JPH11202029A (ja) | 1999-07-30 |
| JP2950313B2 true JP2950313B2 (ja) | 1999-09-20 |
Family
ID=11682354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10008044A Expired - Fee Related JP2950313B2 (ja) | 1998-01-19 | 1998-01-19 | 半導体集積回路の入力バッファ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6091277A (ja) |
| JP (1) | JP2950313B2 (ja) |
| KR (1) | KR100295115B1 (ja) |
| CN (1) | CN1122279C (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4557342B2 (ja) * | 2000-01-13 | 2010-10-06 | 富士通セミコンダクター株式会社 | 半導体装置 |
| US6300816B1 (en) * | 2000-10-24 | 2001-10-09 | Rosun Technologies, Inc. | Feedforward-controlled sense amplifier |
| KR100532477B1 (ko) * | 2003-10-24 | 2005-12-01 | 삼성전자주식회사 | 입력 신호의 트랜지션 구간에서 안정적으로 동작하는 패스게이트 회로와 이를 구비하는 셀프 리프레쉬 회로 및 패스게이트 회로의 제어방법 |
| JP2006118995A (ja) * | 2004-10-21 | 2006-05-11 | Oki Electric Ind Co Ltd | 半導体集積回路 |
| JP4221426B2 (ja) | 2006-08-16 | 2009-02-12 | エルピーダメモリ株式会社 | 入出力回路 |
| JP5322457B2 (ja) * | 2008-02-19 | 2013-10-23 | スパンション エルエルシー | 電圧比較装置、電子システム |
| US8476917B2 (en) * | 2010-01-29 | 2013-07-02 | Freescale Semiconductor, Inc. | Quiescent current (IDDQ) indication and testing apparatus and methods |
| US9111795B2 (en) | 2011-04-29 | 2015-08-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with capacitor connected to memory element through oxide semiconductor film |
| JP2013201526A (ja) | 2012-03-23 | 2013-10-03 | Elpida Memory Inc | 半導体装置および入力信号受信回路 |
| US9841455B2 (en) * | 2015-05-20 | 2017-12-12 | Xilinx, Inc. | Transmitter configured for test signal injection to test AC-coupled interconnect |
| CN105738789B (zh) * | 2016-02-23 | 2018-09-28 | 工业和信息化部电子第五研究所 | Mos管参数退化的失效预警电路 |
| KR102536639B1 (ko) * | 2018-08-14 | 2023-05-26 | 에스케이하이닉스 주식회사 | 메모리 장치의 버퍼 제어 회로 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3207745B2 (ja) * | 1995-03-31 | 2001-09-10 | 東芝マイクロエレクトロニクス株式会社 | コンパレータ回路 |
| US5828236A (en) * | 1997-02-20 | 1998-10-27 | Xilinx, Inc. | Selectable inverter circuit |
-
1998
- 1998-01-19 JP JP10008044A patent/JP2950313B2/ja not_active Expired - Fee Related
-
1999
- 1999-01-18 KR KR1019990001219A patent/KR100295115B1/ko not_active IP Right Cessation
- 1999-01-19 US US09/233,128 patent/US6091277A/en not_active Expired - Lifetime
- 1999-01-19 CN CN99100198A patent/CN1122279C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6091277A (en) | 2000-07-18 |
| KR100295115B1 (ko) | 2001-07-12 |
| CN1122279C (zh) | 2003-09-24 |
| KR19990067951A (ko) | 1999-08-25 |
| CN1224219A (zh) | 1999-07-28 |
| JPH11202029A (ja) | 1999-07-30 |
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