KR100295115B1 - 반도체 ｉｃ회로의 입력버퍼회로 - Google Patents
반도체 ｉｃ회로의 입력버퍼회로 Download PDFInfo
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Abstract
입력신호를 증폭하는 차동증폭회로; 외부로부터 공급된 테스트 이네이블 신호가 온 (on) 상태일 때 차동증폭회로의 단락전류를 차단하는 전류차단회로; 그리고 테스트 이네이블 신호가 오프 (off) 상태일 때 차동증폭회로의 출력을 선택하고 테스트 이네이블 신호가 온상태일 때 입력신호를 선택하여 출력하는 선택수단을 구비한 반도체 집적회로의 입력버퍼회로가 개시되어 있다. 선택적으로, 입력버퍼회로는, 외부로부터 공급된 입력 이네이블 (enable) 신호가 온상태일 때 테스트 이네이블 신호가 유효하게 되고, 입력 이네이블 신호가 오프상태일 때 차동증폭회로의 단락전류가 차단되고 주어진 레벨을 갖는 신호가 다음 단 (stage)으로 출력되도록 차동증폭회로 및 선택회로를 제어하는 제어회로를 더 구비한다.
Description
본 발명은 LSI (대규모 집적회로)의 입력부에 제공되는 입력버퍼회로에 관한 다.
최근에, 고속 LSI가 개발됨에 따라 고속 입출력 버퍼가 필요로 되고 있다. 이러한 고속 입출력 버퍼는 신호의 진폭을 낮추므로써 실현된다. 특히, 입력버퍼에 대해서는, 노이즈 마진을 확보하기 위해 차동회로가 흔히 사용된다. 한편, LSI의 누설전류를 체크하는 IDDQ 테스트는 LSI 테스트에 유용한 방법이어서, 그 요구가 증가하고 있다.
종래에, 단락전류를 차단할 수 없는 차동회로를 사용하는 LSI에 대해서, IDDQ 테스트는 단락전류분을 가산하여 수행된다. 그러나, 단락전류분은 고장시에 흐르는 누설전류보다 훨씬 더 크기 때문에, 측정된 전류가 누설전류인지 단락전류인지를 구별하기가 어렵다고 하는 문제가 있다. 또한, 입력 이네이블 단자를 사용하여 차동회로의 동작을 정지시키므로써 단락전류가 차단될 때, 입력버퍼회로로부터 출력된 논리 (logic)가 고정되므로, LSI 내부회로에 대하여 고장검출율이 높은 테스트 패턴을 실현하기가 어렵다.
이에 따라, 본 발명의 목적은, 단락전류가 IDDQ 테스트시에 차단될 때에도 고장검출율이 높은 테스트 패턴이 실현될 수 있는 반도체 집적회로의 입력버퍼회로를 제공하는 것이다.
본 발명에 따르면, 반도체 집적회로의 입력버퍼회로는,
입력신호를 증폭하는 차동증폭회로;
외부로부터 공급된 테스트 이네이블 신호가 온상태일 때 차동증폭회로의 단락전류를 차단하는 전류차단회로; 그리고
테스트 이네이블 신호가 오프상태일 때 차동증폭회로의 출력을 선택하고 테스트 이네이블 신호가 온상태일 때 입력신호를 선택하여 출력하는 선택수단을 포함한다.
본 발명의 다른 태양에 따르면, 반도체 집적회로의 입력버퍼회로는,
입력신호를 증폭하는 차동증폭회로;
외부로부터 공급된 테스트 이네이블 신호가 온상태일 때 차동증폭회로의 단락전류를 차단하는 전류차단회로;
테스트 이네이블 신호가 오프상태일 때 차동증폭회로의 출력을 선택하고 테스트 이네이블 신호가 온상태일 때 입력신호를 선택하여 출력하는 선택수단;
외부로부터 공급된 입력 이네이블 신호가 온상태일 때 테스트 이네이블 신호가 유효하게 되고, 입력 이네이블 신호가 오프상태일 때 차동증폭회로의 단락전류가 차단되고 주어진 레벨을 갖는 신호가 다음 단으로 출력되도록 차동증폭회로 및 선택회로를 제어하는 제어회로를 포함한다.
도 1 은 본 발명에 따른 제 1 바람직한 실시예의 구성을 도시하는 블록도이다.
도 2 는 도 1 의 차동회로 (2)를 상세히 도시하는 회로도이다.
도 3 은 도 1 의 입력 스위칭회로 (3)를 상세히 도시하는 회로도이다.
도 4 는 도 1 의 회로에서 입력 및 출력신호 사이의 관계를 도시하는 표이다.
도 5 는 본 발명에 따른 제 2 실시예의 구성을 도시하는 블록도이다.
도 6 은 도 5 의 회로에서 입력 및 출력신호 사이의 관계를 도시하는 표이다.
*도면의 주요부분에 대한 부호의 설명*
1, 30 : 입력버퍼회로 2 : 차동회로
3 : 입력 스위칭회로 4, 7, 8, 22 : 인버터
20 : 트랜스퍼 게이트 31, 32 : AND 게이트
본 발명은 첨부된 도면과 연관하여 보다 상세히 설명될 것이다.
본 발명의 제 1 실시예가 도면을 참조하면서 아래에 설명된다. 도 1 은 제 1 실시예의 구성을 도시하는 블록도이다. 입력버퍼회로 (1)는 차동회로(2), 입력 스위칭회로 (3), 그리고 인버터 (4)를 포함한다.
차동회로 (2)는 이네이블 단자 (IT)를 갖는 차동회로이고, 테스트 이네이블 신호 (TIB)에 의해 통상동작 또는 출력고정상태 (단락전류의 차단)로 스위칭될 수 있다. 도 2 는 차동회로 (2)를 상세히 도시한 회로도이다. 도 2 에서, 7 또는 8 은 인버터이고, 9, 10, 11 은 P채널 FET이고, 12, 13, 14 는 N채널 FET이다. 차동회로 (2)에서, 테스트 이네이블 신호 (TIB)가 'H(high)' 레벨에 있을 때 인버터 (7)의 출력은 'L(low)' 레벨이 되어, FET (9)가 ON으로 된다. 그 결과, 통상의 차동동작으로 되어, 단락전류가 흐른다. 한편, FET (9) 는, 테스트 이네이블 신호 (TIB)가 'L'레벨에 있을 때 차단되어, 전원공급이 차단되고 단락전류는 차단된다. 동시에, N채널 FET (14)는 ON으로 되므로, 인버터 (8)의 입력단은 'L'레벨로 되고 인버터 (8)의 출력, 즉, 출력신호 (Q)는 'H'레벨로 고정된다.
입력 스위칭회로 (3)는 입력선택신호에 의해 단자 (A)와 단자 (B)로부터의 신호를 선택하여 출력할 수 있다. 도 3 은, 트랜스퍼 게이트 (20, 21)와 인버터 (22)를 포함하는 입력 스위칭회로 (3)를 상세히 도시한 회로도이다. 테스트 이네이블 신호 (TIB)가 'H'레벨에 있을 때, 트랜스퍼 게이트 (20)는 ON으로 되고, 단자 (A)로부터의 신호, 즉, 입력신호 (IN)는 출력신호 (OUT)로서 출력된다. 또한, 테스트 이네이블 신호 (TIB)가 'L'레벨에 있을 때, 트랜스퍼 게이트 (21)는 ON으로 되고, 단자 (B)로부터의 신호, 즉, 차동회로 (2)의 출력신호 (Q)는 출력신호 (OUT)로서 출력된다.
다음에, 입력버퍼회로 (1)의 동작이 설명된다.
먼저, 테스트 이네이블 신호 (TIB)가 'L'레벨에 있을 때, 'H'레벨에 있는 신호는 차동회로 (2)의 이네이블 단자 (IT)로 입력되어, 차동회로 (2)는 통상의 차동회로로서 동작한다. 또한, 입력 스위칭회로 (3)의 트랜스퍼 게이트 (20)는 OFF로 되고 트랜스퍼 게이트 (21)는 ON으로 되어, 차동회로 (2)의 출력신호 (Q)는 출력신호 (OUT)로서 출력된다. 즉, 통상동작모드로 된다.
IDDQ 테스트를 수행할 때, 테스트 이네이블 신호 (TIB)를 'H'레벨로 한다. 이에 의해, 'L'레벨이 차동회로 (2)의 이네이블 단자 (IT)로 입력되고, 차동회로 (2)는 출력고정상태로 되고, 단락전류는 차단된다. 또한, 입력 스위칭회로 (3)의 트랜스퍼 게이트 (20)는 ON으로 되고 트랜스퍼 게이트 (21)는 OFF로 되고, 입력버퍼회로 (1)의 입력신호 (IN)는 출력신호 (OUT)로서 출력된다. 이 상태에서, 풀스윙 (full-swing) 입력신호 (IN)가 입력단자에 입력될 때, 입력버퍼회로 (1)는 입력신호 (IN)를, 차동회로 (2)를 바이패스하여 그대로 출력신호 (OUT)로서 출력한다. 그러므로, 이것은 입력버퍼로서 기능하는 상태에 있다. 또한, 차동회로 (2)의 단락전류는 차단되므로, IDDQ 테스트가 수행될 수 있다 (IDDQ 테스트 모드).
또한, 정상동작모드/IDDQ 테스트모드에 상관없이, 입력버퍼회로 (1)는 항상 버퍼회로로서의 논리를 수행할 수 있다. 그러므로, 펑션 (function) 테스트용의 보통의 패턴은 IDDQ 테스트를 수행할 때 입력패턴으로서 사용될 수 있다.도 4 는 상기 신호 사이의 관계를 도시한다. 도 4 에서, 'VREF'는 기준신호 (REF)에 대한 설정값이고, 'X'는 어떠한 신호도 다른 신호에 관계하지 않는다는 것을 나타낸다.
다음에, 본 발명의 제 2 실시예가 설명된다. 도 5 는 제 2 실시예의 구성을 도시하는 블록도이다. 도 5 의 입력버퍼회로 (30)가 도 1 의 입력버퍼회로 (1)와 다른 점은, 입력 이네이블 신호 (NIB)가 입력되고 AND 게이트 (31, 32)가 설치된다는 점이다.
본 구성에서, 입력 이네이블 신호 (NIB)가 'H'레벨에 있을 때, AND 게이트 (31, 32)는 모두 개방상태에 있어서, 도 1 의 입력버퍼회로 (1)와 동일한 동작이 수행된다. 한편, 입력 이네이블 신호 (NIB)가 'L'레벨에 있을 때, AND 게이트 (31)의 출력은 'L'레벨로 되어, 차동회로 (2)의 출력신호 (Q)는 'H'레벨로 고정되고, 단락전류는 차단된다. 또한, AND 게이트 (32)의 출력은 'L'레벨로 되므로, 차동회로 (2)의 출력신호 (Q)는 입력 스위칭회로 (3)를 통해 출력신호 (OUT)로서 출력된다. 도 6 은 상기 입력 및 출력신호 사이의 관계를 도시한다.
완성된 명확한 개시를 위해 본 발명이 특정 실시예에 관하여 기술되었지만, 첨부된 청구범위는 거기에 제한되어서는 안되고 여기 설명된 기본사상 내에서 당업자에 의해 모든 수정 및 다른 구성이 구현될 수 있는 것으로서 해석되어야 한다.
본 발명에 의해 얻어지는 효과는 다음과 같다:
(1) IDDQ 테스트시에, 차동회로의 단락전류는 차단되므로, LSI 고장시에흐르는 누설전류의 검출이 용이하게 될 수 있다. 또한, 이것은 입력버퍼로서 기능하므로, 상기 테스트는 LSI 내부회로에 대하여 고장검출율이 높은 패턴을 실현하면서 수행될 수 있다. 그 결과, 정확한 IDDQ 테스트가 수행될 수 있다.
(2) 통상 사용시에 사용되지 않는 테스트 신호단자를 테스트 이네이블 단자로서 사용하므로써, 회로설계자는 통상적으로 사용되는 단자를 변경하지 않고 종래회로와 같이 이것을 설계할 수 있다. 또한, 이것은 종래회로를 대체할 수도 있다. 그러므로, 종래의 차동입력회로에 비해, LSI 회로설계자의 관점에서, 단자 및 논리의 변경이 없도록 할 수 있다.
(3) 통상동작모드 및 IDDQ 테스트모드 모두에 동일 논리를 제공하므로써, 보통의 펑션 테스트용 패턴이 여기에 유용될 수 있다. 그러므로, IDDQ 테스트를 위해 특별한 패턴을 새롭게 만들 필요가 없다.
Claims (2)
- 입력신호를 증폭하는 차동증폭회로;외부로부터 공급된 테스트 이네이블 신호가 온상태일 때 상기 차동증폭회로의 단락전류를 차단하는 전류차단회로; 그리고상기 테스트 이네이블 신호가 오프상태일 때 상기 차동증폭회로의 출력을 선택하고 상기 테스트 이네이블 신호가 온상태일 때 입력신호를 선택하여 출력하는 선택수단을 포함하는 것을 특징으로 하는 반도체 집적회로의 입력버퍼회로.
- 입력신호를 증폭하는 차동증폭회로;외부로부터 공급된 테스트 이네이블 신호가 온상태일 때 상기 차동증폭회로의 단락전류를 차단하는 전류차단회로;상기 테스트 이네이블 신호가 오프상태일 때 상기 차동증폭회로의 출력을 선택하고 상기 테스트 이네이블 신호가 온상태일 때 입력신호를 선택하여 출력하는 선택수단;외부로부터 공급된 입력 이네이블 신호가 온상태일 때 상기 테스트 이네이블 신호가 유효하게 되고, 상기 입력 이네이블 신호가 오프상태일 때 상기 차동증폭회로의 단락전류가 차단되고 주어진 레벨을 갖는 신호가 다음 단으로 출력되도록 상기 차동증폭회로 및 상기 선택회로를 제어하는 제어회로를 포함하는 것을 특징으로 하는 반도체 집적회로의 입력버퍼회로.
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