JP2013201526A - 半導体装置および入力信号受信回路 - Google Patents

Abstract

【課題】入力回路の消費電力を低減する。
【解決手段】本発明の半導体装置は、入力ノードと出力ノードとの間に接続され前記入力ノードに供給される信号に応じて出力ノードのレベルを変化させる入力回路であって、制御信号が第１のモードを示すときには、出力ノードのレベルを第１のレベルから第２のレベルに遷移させる速度を前記第２のレベルから前記第１のレベルに遷移させる速度よりも大きくし、制御信号が前記第１のモードとは異なる第２のモードを示すときには、出力ノードのレベルを第２のレベルから第１のレベルに遷移させる速度を第１のレベルから第２のレベルに変化させる速度よりも大きくした入力回路を備える。
【選択図】図１

Description

本発明は、入力信号を受信する半導体装置および入力信号受信回路に関する。

近年、半導体装置に入力される入力信号の高速化、小振幅化が進んでいる。このような入力信号の高速化、小振幅化の進展に伴い、半導体装置において入力信号を受信し、入力信号の論理レベルに応じた信号を後段の回路に出力する入力信号受信回路に、基準電圧の電圧値と入力信号の電圧値との差分に応じて、入力信号の論理レベルに対応した信号を出力する差動回路が用いられるようになっている（例えば、特許文献１（特開２００３−２２６９８号公報）および特許文献２（特開平１１−２０２０２９号公報）参照）。

特開２００３−２２６９８号公報 特開平１１−２０２０２９号公報

上述した差動回路においては、入力信号の論理レベルに対応した信号を高速に出力可能である、振幅の大きい信号を出力可能であるというように、信号の出力特性が優れていることが求められる。

差動回路は、例えば、特許文献１の図２に示されるように、トランジスタ対で構成されるカレントミラー回路と、カレントミラー回路を構成するトランジスタとは導電型の異なるトランジスタ対で構成される差動対とを有している。ここで、カレントミラー回路および差動対のどちらをＰ型トランジスタで構成するかなどによって、入力信号の論理レベルがＨｉｇｈレベルである場合の信号の出力特性と、入力信号の論理レベルがＬｏｗレベルである場合の信号の出力特性と、が異なる差動回路となる。

そのため、入力信号受信回路の中には、ＨｉｇｈレベルおよびＬｏｗレベルのいずれの入力信号を正確に受信するために、入力信号の論理レベルがＨｉｇｈレベルである場合の信号の出力特性が優れた第１の差動回路と、入力信号の論理レベルがＬｏｗレベルである場合の信号の出力特性が優れた第２の差動回路と、を設けたものがある。

上述したような、２つの差動回路を設けた入力信号受信回路においては、不定期に入力される入力信号を受信するために、２つの差動回路が常に駆動された状態に保たれるため、消費電力が増大するという問題があり、入力される信号が増えることによって駆動された状態を保った差動回路の数が多くなればなるほど、消費電力増大の問題は顕著となる。

本発明の半導体装置は、
入力ノードと出力ノードとの間に接続され前記入力ノードに供給される信号に応じて出力ノードのレベルを変化させる入力回路であって、制御信号が第１のモードを示すときには、出力ノードのレベルを第１のレベルから第２のレベルに遷移させる速度を前記第２のレベルから前記第１のレベルに遷移させる速度よりも大きくし、前記制御信号が前記第１のモードとは異なる第２のモードを示すときには、出力ノードのレベルを第２のレベルから第１のレベルに遷移させる速度を第１のレベルから第２のレベルに変化させる速度よりも大きくした入力回路を有する。

すなわち、本発明の半導体装置によれば、制御信号に応じて、入力回路が出力する出力信号のレベル遷移速度を変化させることによって、消費電力の増大を抑制することができる。

本発明の第１の実施形態の入力信号受信回路の構成を示すブロック図である。 図１に示すラッチ回路の構成を示す回路図である。 図１に示すＲｉｓｅ有利初段回路の構成を示す回路図である。 図３に示すＲｉｓｅ有利初段回路の動作を説明するための図である。 図１に示すＦａｌｌ有利初段回路の構成を示す回路図である。 図５に示すＦａｌｌ有利初段回路の動作を説明するための図である。 本発明の第２の実施形態の入力信号受信回路の構成を示すブロック図である。 図７に示す入力初段回路の構成を示す回路図である。 図７に示す基準電圧切り替え回路の構成を示す回路図である。 図９に示す基準電圧発生回路の構成を示す回路図である。 本発明の第１の実施形態の入力信号受信回路の他の構成を示すブロック図である。 図１に示す入力信号受信回路の動作を示すタイミングチャートである。 本発明に係る入力信号受信回路の変形例を示す回路図である。 図１３に示す入力信号受信回路の動作を示すタイミングチャートである。

以下に、本発明を実施するための形態について図面を参照して説明する。

本発明に係る入力信号受信回路は、例えば、半導体装置に適用され、半導体装置の外部から入力される入力信号を受信し、入力信号の論理レベルに応じた信号を後段回路に出力するものである。

（第１の実施形態）
本発明の第１の実施形態の構成を示すブロック図である図１に示される入力信号受信回路１００は、入力端子１０５に接続され入力信号が入力されるとともに、ラッチ出力信号によって制御される入力初段回路１０４、および、入力初段回路１０４の出力をラッチクロック信号に応答してラッチしラッチ出力信号として出力するとともに、Ｒｅｓｅｔ信号に応じて所定の値にリセットされたラッチ出力信号を出力するラッチ回路１０３から構成されている。さらに、入力初段回路１０４は、入力端子１０５とラッチ回路１０３の入力につながる共通ノードとの間に接続されラッチ出力信号によってその動作が制御される第１の差動回路としてのＲｉｓｅ有利初段回路１０１と、入力端子１０５とラッチ回路１０３の入力につながる共通ノードとの間に接続されラッチ出力信号によってその動作が制御される第２の差動回路としてのＦａｌｌ有利初段回路１０２とを有して構成される。なお、入力信号受信回路１００には、入力端子１０５を介して、第１の電圧値に対応する第１の論理レベルであるＨｉｇｈレベルまたは第１の電圧値よりも低い第２の電圧値に対応する第２の論理であるＬｏｗレベルの入力信号が入力されるものとする。

Ｒｉｓｅ有利初段回路１０１は、基準電圧の電圧値と入力信号の電圧値との差分に応じて、入力信号の論理レベルを反転させた信号を出力する差動回路である。ここで、Ｒｉｓｅ有利初段回路１０１は、入力信号の論理レベルがＨｉｇｈレベルである場合の信号の出力特性が入力信号の論理レベルがＬｏｗレベルである場合の信号の出力特性よりも優れている。なお、信号の出力特性が優れているとは、信号を高速（単位時間当たりの変化率が大きい）に出力可能であり、振幅が大きい信号を出力可能であることを意味する。

Ｆａｌｌ有利初段回路１０２は、基準電圧の電圧値と入力信号の電圧値との差分に応じて、入力信号の論理レベルを反転させた信号を出力する差動回路である。ここで、Ｆａｌｌ有利初段回路１０２は、入力信号の論理レベルがＬｏｗレベルである場合の信号の出力特性が入力信号の論理レベルがＨｉｇｈレベルである場合の信号の出力特性よりも優れている。なお、以下では、入力初段回路１０４の出力、すなわち、Ｒｉｓｅ有利初段回路１０１あるいはＦａｌｌ有利初段回路１０２からの出力を、初段出力信号と称する。

ラッチ回路１０３は、ラッチクロック信号に同期して、入力初段回路１０４から入力された初段出力信号の論理レベルを保持し、初段出力信号と同じ論理を有するラッチ出力信号としてＲｉｓｅ有利初段回路１０１、Ｆａｌｌ有利初段回路１０２および後段回路１０６に出力する。なお、詳細は後述するが、ラッチ出力信号の論理レベルに応じて、Ｒｉｓｅ有利初段回路１０１およびＦａｌｌ有利初段回路１０２のうち、一方が駆動状態とされ、他方が停止状態とされる。

次に、ラッチ回路１０３の回路構成について、図２を参照して説明する。

ラッチ回路１０３は、インバータ２０１，２０９，２１０と、Ｎ型トランジスタ２０２，２０６と、Ｐ型トランジスタ２０３，２０５と、ＮＡＮＤ回路２０８と、を有する。

インバータ２０１の入力ノード、Ｐ型トランジスタ２０３のゲートおよびＮ型トランジスタ２０６のゲートには、ラッチクロック信号が入力される。また、ＮＡＮＤ回路２０８の一方の入力ノードには、Ｒｅｓｅｔ信号が入力される。なお、Ｒｅｓｅｔ信号は、通常動作時は論理レベルがＨｉｇｈレベルであり、ラッチ回路１０３のリセット時に論理レベルがＬｏｗレベルとなる信号である。

また、インバータ２０１は、入力されたラッチクロック信号の論理レベルを反転させた信号を、Ｎ型トランジスタ２０２のゲートおよびＰ型トランジスタ２０５のゲートに、それぞれ出力する。

Ｎ型トランジスタ２０２およびＰ型トランジスタ２０３は、入力初段回路１０４とＮＡＮＤ回路２０８の他方の入力ノードとの間にそれぞれ接続され、トランスファゲート２０４を構成する。

同様に、Ｐ型トランジスタ２０５およびＮ型トランジスタ２０６は、インバータ２０９の出力ノードとＮＡＮＤ回路２０８の他方の入力ノードとの間に接続され、トランスファゲート２０７を構成する。

ＮＡＮＤ回路２０８は、トランスファゲート２０４またはトランスファゲート２０７を介して入力された信号およびＲｅｓｅｔ信号の否定論理積をとった信号をラッチ出力としてインバータ２０９およびインバータ２１０に出力する。

インバータ２０９は、ＮＡＮＤ回路２０８からのラッチ出力の論理レベルを反転させた信号をトランスファゲート２０７に出力し、インバータ２１０は、ラッチ出力の論理レベルを反転させた信号を、ラッチ出力信号として図２においては不図示のＲｉｓｅ有利初段回路１０１、Ｆａｌｌ有利初段回路１０２および後段回路１０６に出力する。

次に、図２に示すラッチ回路１０３における各部の動作について説明する。

まず、ラッチクロック信号の論理レベルがＬｏｗレベルである場合について説明する。なお、以下では、Ｎ型トランジスタ２０２およびＰ型トランジスタ２０３のソースに入力される信号をラッチ前信号と称する。上述したように、トランスファゲート２０４には入力初段回路１０４が接続され、初段出力信号が入力される。したがって、初段出力信号の論理レベルとラッチ前信号の論理レベルとは同じである。

インバータ２０１は、ラッチクロック信号の論理レベルがＬｏｗレベルである期間、論理レベルがＨｉｇｈレベルである信号を出力する。インバータ２０１からの出力およびラッチクロック信号を受けて、トランスファゲート２０４は、オン状態、トランスファゲート２０７は、オフ状態となり、初段出力信号と同じ論理レベルのラッチ前信号がＮＡＮＤ回路２０８に入力される。

上述したように、Ｒｉｓｅ有利初段回路１０１あるいはＦａｌｌ有利初段回路１０２から入力信号の論理レベルを反転させた信号が初段出力信号として出力されている。そのため、入力信号の論理レベルがＨｉｇｈレベルである場合には、ラッチ前信号の論理レベルはＬｏｗレベルとなる。通常動作時のＲｅｓｅｔ信号の論理レベルはＨｉｇｈレベルであるため、論理レベルがＬｏｗレベルであるラッチ前信号が入力されると、ラッチ出力の論理レベルはＨｉｇｈレベルとなる。ラッチ出力の論理レベルがＨｉｇｈレベルとなると、インバータ２１０は、論理レベルがＬｏｗレベルであるラッチ出力信号を出力する。

入力信号の論理レベルがＬｏｗレベルである場合には、ラッチ前信号の論理レベルはＨｉｇｈレベルとなる。通常動作時のＲｅｓｅｔ信号の論理レベルはＨｉｇｈレベルであるため、論理レベルがＨｉｇｈレベルであるラッチ前信号が入力されると、ＮＡＮＤ回路２０８から出力されるラッチ出力の論理レベルはＬｏｗレベルとなる。ラッチ出力の論理レベルがＬｏｗレベルとなると、インバータ２１０は、論理レベルがＨｉｇｈレベルであるラッチ出力信号を出力する。

続いて、ラッチクロック信号の論理レベルがＬｏｗレベルからＨｉｇｈレベルに変わった場合について説明する。

ラッチクロック信号の論理レベルがＨｉｇｈレベルになったことに応答して、インバータ２０１は、論理レベルがＬｏｗレベルである信号を出力する。インバータ２０１からの出力信号およびラッチクロック信号を受けて、トランスファゲート２０４は、オフ状態、トランスファゲート２０７は、オン状態となる。トランスファゲート２０７がオン状態となることで、ＮＡＮＤ回路２０８およびインバータ２０９からなるループが構成され、当該ループ内でラッチクロック信号の論理レベルがＬｏｗレベルである場合のラッチ出力の論理レベルが保持される。なお、ラッチ回路１０３に保持される論理レベルをラッチデータと称する。

次に、Ｒｉｓｅ有利初段回路１０１の回路構成について、図３を参照して説明する。

Ｒｉｓｅ有利初段回路１０１は、インバータ３０１と、Ｐ型トランジスタ３０２，３０５，３０８，３０９と、Ｎ型トランジスタ３０３，３０６，３１０，３１１，３１２と、を有する。

インバータ３０１は、その入力ノードに、Ｎ型トランジスタ３０３は、そのゲートに、Ｐ型トランジスタ３０５およびＮ型トランジスタ３１２は、それらのゲートに、ラッチ回路１０３から出力されたラッチ出力信号が入力される。インバータ３０１は、入力されたラッチ出力信号の論理レベルを反転させた信号をＰ型トランジスタ３０２およびＮ型トランジスタ３０６のゲートに出力する。

これによって、Ｐ型トランジスタ３０２のゲートには、ラッチ出力信号の論理レベルを反転させた信号が入力され、Ｎ型トランジスタ３０３のゲートには、ラッチ出力信号が入力されることになる。したがって、Ｐ型トランジスタ３０２とＮ型トランジスタ３０３とは、Ｐ型トランジスタ３０８，３０９のゲートに共通に接続された共通ノードとＰ型トランジスタ３０８のドレインとの間に接続されたトランスファゲート３０４を構成する。

同様に、Ｐ型トランジスタ３０５のゲートには、ラッチ出力信号が入力され、Ｎ型トランジスタ３０６のゲートには、ラッチ出力信号の論理レベルが反転させた信号が入力される。これによって、Ｐ型トランジスタ３０５とＮ型トランジスタ３０６とは、電源線ＶＤＤとＰ型トランジスタ３０８，３０９のゲートに共通に接続された共通ノードとの間に接続されたトランスファゲート３０７を構成する。

Ｐ型トランジスタ３０８は、共通ノードに接続されたゲート、電源線ＶＤＤに接続されたソース、Ｐ型トランジスタ３０９は、共通ノードに接続されたゲート、電源線ＶＤＤに接続されたソース、出力ラインＯｕｔｐｕｔに接続されたドレインを備えている。

Ｎ型トランジスタ３１０は、Ｐ型トランジスタ３０８のドレインに接続されたドレイン、基準電圧線Ｖｒｅｆと接続されたソース、Ｎ型トランジスタ３１１は、出力ラインＯｕｔｐｕｔに接続されたドレイン、入力ラインＩｎｐｕｔに接続されたゲートを備えている。なお、基準電圧線には、基準電圧Ｖｒｅｆが図３においては不図示の基準電圧発生回路から入力されるものとする。Ｎ型トランジスタ３１２は、ラッチ出力信号が入力されるゲート、接地電圧を供給する電源線ＶＳＳが接続されたソース、Ｎ型トランジスタ３１０およびＮ型トランジスタ３１１のドレインが共通接続されたドレインを備える。なお、Ｎ型トランジスタ３１２およびＰ型トランジスタ３０９はラッチ出力信号に基づいてオフ状態とされるため、Ｎ型トランジスタ３１１への入力信号のレベルに関係なく、ラッチ出力信号に基づいて出力ラインＯｕｔｐｕｔからの出力をフローティング（Ｈｉ−ｚ）にすることができる。これによって、同じ出力ラインに接続されるＦａｌｌ有利初段回路１０２の動作を妨げることを防止している。

続いて、Ｒｉｓｅ有利初段回路１０１の動作について説明する。

Ｒｉｓｅ有利初段回路１０１に論理レベルがＬｏｗレベルであるラッチ出力信号が入力されると、トランスファゲート３０４はオフ状態、トランスファゲート３０７はオン状態となる。

トランスファゲート３０４がオフ状態となり、トランスファゲート３０７がオン状態となることで、Ｐ型トランジスタ３０８およびＰ型トランジスタ３０９のゲートに電源線ＶＤＤが接続され、駆動電圧（Ｈｉｇｈレベル＝ＶＤＤ）が供給され、Ｐ型トランジスタ３０８およびＰ型トランジスタ３０９がオフ状態となる。このようにして、入力信号が入力されるＮ型トランジスタ３１１と電源ラインＶＤＤおよび接地ラインＶＳＳとの間に設けられたＰ型トランジスタ３０９およびＮ型トランジスタ３１１とはともにオフ状態となるので、Ｎ型トランジスタ３１１への入力信号にかかわらず出力ラインＯｕｔｐｕｔをフローティング（Ｈｉ−ｚ）にした状態で、Ｒｉｓｅ有利初段回路１０１を停止状態とすることができる。

一方、Ｒｉｓｅ有利初段回路１０１に論理レベルがＨｉｇｈレベルであるラッチ出力信号が入力されると、トランスファゲート３０４はオフ状態、トランスファゲート３０７はオン状態、および、Ｎ型トランジスタ３１２はオン状態となり、Ｒｉｓｅ有利初段回路１０１は駆動状態となる。

駆動状態において、Ｒｉｓｅ有利初段回路１０１は、Ｎ型トランジスタ３１１へ入力される入力信号の電圧値とＮ型トランジスタ３１０に入力される基準電圧Ｖｒｅｆの電圧値との差分に応じて入力信号の論理レベルを判定し、入力信号の論理レベルがＨｉｇｈレベルであると判定された場合には、出力ラインＯｕｔｐｕｔを介して、論理レベルがＬｏｗレベルである信号を出力し、入力信号の論理レベルがＬｏｗレベルであると判定された場合には、論理レベルがＨｉｇｈレベルである信号を出力する。

上述したように、Ｒｉｓｅ有利初段回路１０１は、入力信号の論理レベルがＨｉｇｈレベルである場合の信号の出力特性が入力信号の論理レベルがＬｏｗレベルである場合の信号の出力特性よりも優れている。その理由について、以下、図４を用いて説明する。

ここで、図４は、図３に示すＲｉｓｅ有利初段回路１０１において、出力ラインＯｕｔｐｕｔに信号を出力するための構成を抜き出した図であり、具体的には、インバータ３０１の記載を省略し、また、トランスファゲート３０４がオンであるため、トランスファゲート３０４の記載を省略し、Ｐ型トランジスタ３０８およびＰ型トランジスタ３０９のゲートとＰ型トランジスタ３０８のドレインとを直接接続している。また、トランスファゲート３０７はオフであるため、トランスファゲート３０７の記載を省略した図となっている。

Ｒｉｓｅ有利初段回路１０１に論理レベルがＨｉｇｈレベルである入力信号が入力されると、Ｎ型トランジスタ３１１がオンとなり、Ｎ型トランジスタ３１１およびオン状態となっているＮ型トランジスタ３１２を介して出力ラインＯｕｔｐｕｔから電荷を引き抜くことができるため、実質、Ｎ型トランジスタ３１１の電荷引き抜き能力に基づいて、出力ラインＯｕｔｐｕｔのレベルを変化させることができる。

一方、Ｒｉｓｅ有利初段回路１０１に論理レベルがＬｏｗレベルである入力信号が入力されると、Ｎ型トランジスタ３１１がオフとなり、Ｐ型トランジスタ３０９が出力ラインＯｕｔｐｕｔを充電することになる。しかしながら、Ｐ型トランジスタ３０９を流れる電流値は、Ｎ型トランジスタ３１０によって決定される（基準電圧Ｖｒｅｆにより制限される）ため、出力ラインＯｕｔｐｕｔを充電するのに時間がかかる。そのため、Ｒｉｓｅ有利初段回路１０１においては、入力信号の論理レベルがＬｏｗレベルである場合には、入力信号の論理レベルがＨｉｇｈレベルである場合よりも、信号を出力するのに時間がかかる。

また、入力信号の論理レベルがＬｏｗレベルである場合には、Ｐ型トランジスタ３０９のゲートに入力される電圧は、Ｎ型トランジスタ３１０およびＰ型トランジスタ３０８によって決定されるため、Ｐ型トランジスタ３０９のオン状態が制限される。そのため、Ｒｉｓｅ有利初段回路１０１から出力される信号の振幅は、Ｎ型トランジスタ３１２に印加されるＴａｉｌ電圧（ＶＳＳよりもＮ型トランジスタ３１２のオン抵抗に基づいて浮いた電圧）から電源電圧ＶＤＤよりも低い所定電圧（ＶＤＤよりもＰ型トランジスタ３０９のオン抵抗に基づいて低い電圧）の間でしかスイングさせることができない。つまり、Ｒｉｓｅ有利初段回路１０１においては、入力信号の論理レベルがＬｏｗレベルである場合には、特に電源電圧ＶＤＤ側に信号の振幅をフルにスイングさせることができない出力スイング不可領域が生じる。一方、入力信号の論理レベルがＨｉｇｈレベルである場合には、接地電圧ＶＳＳ側に信号の振幅を（Ｔａｉｌ電圧まで）フルスイングすることができ、出力スイング不可領域は実質生じない。

このように、Ｒｉｓｅ有利初段回路１０１は、入力信号の論理レベルがＨｉｇｈレベルである場合には、入力信号の論理レベルがＬｏｗレベルである場合よりも、信号を高速に出力することができ、また、信号のＬｏｗレベル側の振幅を大きくすることができる。したがって、Ｒｉｓｅ有利初段回路１０１は、入力信号の論理レベルがＨｉｇｈレベルである場合の信号の出力特性が入力信号の論理レベルがＬｏｗレベルである場合の信号の出力特性よりも優れている。

次に、Ｆａｌｌ有利初段回路１０２の構成について、図５を参照して説明する。

Ｆａｌｌ有利初段回路１０２は、インバータ５０１と、Ｐ型トランジスタ５０２，５０５，５１０，５１１，５１２と、Ｎ型トランジスタ５０３，５０６，５０８，５０９と、を有する。

インバータ５０１は、その入力ノードに、Ｐ型トランジスタ５０２は、そのゲートに、Ｎ型トランジスタ５０６およびＰ型トランジスタ５１２は、それらのゲートに、ラッチ回路１０３から出力されたラッチ出力信号が入力される。

インバータ５０１は、ラッチ出力信号の論理レベルを反転させた信号をＮ型トランジスタ５０３およびＰ型トランジスタ５０５のゲートに、それぞれ入力する。

すなわち、Ｐ型トランジスタ５０２のゲートにはラッチ出力信号が入力され、Ｎ型トランジスタ３０３のゲートにはラッチ出力信号の論理レベルを反転させた信号が入力される。これによって、Ｐ型トランジスタ５０２とＮ型トランジスタ５０３とは、Ｎ型トランジスタ５０８およびＮ型トランジスタ５０９のゲートに共通に接続された共通ノードとＮ型トランジスタ５０８のドレインとの間に接続されたトランスファゲート５０４を構成する。

同様に、Ｐ型トランジスタ５０５のゲートには、ラッチ出力信号の論理レベルを反転させた信号が入力され、Ｎ型トランジスタ５０６のゲートにはラッチ出力信号が入力される。これによって、Ｐ型トランジスタ５０５とＮ型トランジスタ５０６とは、電源線ＶＳＳとＮ型トランジスタ５０８とＮ型トランジスタ５０９のゲートに共通に接続された共通ノードとの間に接続されたトランスファゲート５０７を構成する。

Ｎ型トランジスタ５０８は、ゲートが共通ノードに、ソースが電源線ＶＳＳに接続され、Ｎ型トランジスタ５０９は、ゲートが共通ノードに、ソースが電源線ＶＳＳに、ドレインが出力ラインＯｕｔｐｕｔに接続されている。

Ｐ型トランジスタ５１０は、ドレインがＮ型トランジスタ５０８のドレインに、ゲートが基準電圧線Ｖｒｅｆと接続され、Ｐ型トランジスタ５１１は、ドレインが出力ラインＯｕｔｐｕｔに、ゲートが入力ラインＩｎｐｕｔに接続される。Ｐ型トランジスタ５１２は、ラッチ出力信号が入力されるゲート、電源線ＶＤＤが接続されるソース、Ｐ型トランジスタ５１０およびＰ型トランジスタ５１１のドレインが共通接続されたドレインを備える。なお、Ｐ型トランジスタ５１２およびＮ型トランジスタ５０９は、ラッチ出力信号に基づいてオフ状態とされるためＰ型トランジスタ５０９への入力信号のレベルに関係なく出力ラインＯｕｔｐｕｔからの出力をフローティング（Ｈｉ−ｚ）にすることができる。これによって、Ｆａｌｌ有利初段回路１０２が停止状態のとき、同じ出力ラインＯｕｔｐｕｔに接続されるＲｉｓｅ有利初段回路１０１の動作を妨げることを防止している。

続いて、Ｆａｌｌ有利初段回路１０２の動作について説明する。

Ｆａｌｌ有利初段回路１０２に論理レベルがＨｉｇｈレベルであるラッチ出力信号が入力されると、トランスファゲート５０４はオフ状態、トランスファゲート５０７はオン状態、および、Ｐ型トランジスタ５１２はオフ状態となる。

トランスファゲート５０４がオフ状態となり、トランスファゲート５０７がオン状態となることで、Ｎ型トランジスタ５０８およびＮ型トランジスタ５０９のゲートに電源線ＶＳＳが接続され、接地電圧（Ｌｏｗレベル＝ＶＳＳ）が供給され、Ｎ型トランジスタ５０８およびＮ型トランジスタ５０９がオフ状態となる。このようにして、入力信号が入力されるＰ型トランジスタ５１１と電源線ＶＤＤ及び電源線ＶＳＳとの間に設けられたＮ型トランジスタ５０９およびＰ型トランジスタ５１１は共にオフ状態となるので、Ｎ型トランジスタ５１１の入力信号にかかわらず出力ラインＯｕｔｐｕｔをフローティング（Ｈｉ−ｚ）にした状態で、Ｆａｌｌ有利初段回路１０２を停止状態とすることができる。

一方、Ｆａｌｌ有利初段回路１０２に論理レベルがＬｏｗレベルであるラッチ出力信号が入力されると、トランスファゲート５０４はオン状態、トランスファゲート５０７はオフ状態、および、Ｐ型トランジスタ５１２はオン状態となり、Ｆａｌｌ有利初段回路１０２は駆動状態となる。

駆動状態において、Ｆａｌｌ有利初段回路１０２は、Ｐ型トランジスタ５１１へ入力される入力信号の電圧値とＰ型トランジスタ５１０に入力される基準電圧Ｖｒｅｆの電圧値との差分に応じて入力信号の論理レベルを判定し、入力信号の論理レベルがＨｉｇｈレベルであると判例された場合には、出力ラインＯｕｔｐｕｔを介して、論理レベルがＬｏｗレベルである信号を出力し、入力信号の論理レベルがＬｏｗレベルであると判例された場合には、論理レベルがＨｉｇｈレベルである信号を出力する。

上述したように、Ｆａｌｌ有利初段回路１０２は、入力信号の論理レベルがＬｏｗレベルである場合の信号の出力特性が入力信号の論理レベルがＨｉｇｈレベルである場合の信号の出力特性よりも優れている。その理由について、以下、図６を用いて説明する。

ここで、図６は、図５に示すＦａｌｌ有利初段回路１０２において、出力ラインＯｕｔｐｕｔに信号を出力するための構成を抜き出した図であり、具体的には、図６においては、インバータ５０１の記載を省略し、また、トランスファゲート５０４がオンであるため、トランスファゲート５０４の記載を省略し、Ｎ型トランジスタ５０８およびＮ型トランジスタ５０９のゲートとＮ型トランジスタ５０８のドレインとを直接接続している。また、トランスファゲート５０７はオフであるため、トランスファゲート５０７の記載を省略した図となっている。

Ｆａｌｌ有利初段回路１０２に論理レベルがＬｏｗレベルである入力信号が入力されると、Ｐ型トランジスタ５１１がオンとなり、Ｐ型トランジスタ５１１およびオン状態となっているＰ型トランジスタ５１２を介して出力ラインＯｕｔｐｕｔを充電することができるため、実質Ｐ型トランジスタ５１１の充電能力（電流駆動能力）に基づいて、出力ラインＯｕｔｐｕｔのレベルを変化させることができる。

一方、Ｆａｌｌ有利初段回路１０２に論理レベルがＨｉｇｈレベルである入力信号が入力されると、Ｐ型トランジスタ５１１がオフとなり、Ｎ型トランジスタ５０９が出力ラインＯｕｔｐｕｔから電荷を引き抜くことになる。しかしながら、Ｎ型トランジスタ５０９を流れる電流値は、Ｐ型トランジスタ５１０によって決定される（基準電圧Ｖｒｅｆにより制限される）ため、出力ラインＯｕｔｐｕｔから電荷を引き抜くのに時間がかかる。そのため、Ｆａｌｌ有利初段回路１０２は、入力信号の論理レベルがＨｉｇｈレベルである場合には、入力信号の論理レベルがＬｏｗレベルである場合よりも、信号を出力するのに時間がかかる。

また、入力信号の論理レベルがＨｉｇｈレベルである場合には、Ｎ型トランジスタ５０９のゲートに入力される電圧は、Ｐ型トランジスタ５１０およびＮ型トランジスタ５０８によって決定されるため、Ｎ型トランジスタ５０９のオン状態が制限される。そのため、Ｆａｌｌ有利初段回路１０２から出力される信号の振幅は、Ｐ型トランジスタ５１２に印加されるＴａｉｌ電圧（ＶＤＤよりもＰ型トランジスタ５１２のオン抵抗に基づいて低下した電圧）から電源電圧ＶＳＳよりも高い所定電圧ＶＳＳよりもＮ型トランジスタ５０９のオン抵抗に基づいて浮いた電圧）の間でしかスイングさせることができない。つまり、Ｆａｌｌ有利初段回路１０２においては、入力信号の論理レベルがＨｉｇｈレベルである場合には、特に電源電圧ＶＳＳ側に信号の振幅をスイングさせることができない出力スイング不可領域が生じる。一方、入力信号の論理レベルがＬｏｗレベルである場合には、電源電圧ＶＤＤ側に信号の振幅を（Ｔａｉｌ電圧まで）フルスイングすることができ、出力スイング不可領域は実質生じない。

このように、Ｆａｌｌ有利初段回路１０２は、入力信号の論理レベルがＬｏｗレベルである場合には、入力信号の論理レベルがＨｉｇｈレベルである場合よりも、信号を高速に出力することができ、また、信号のＨｉｇｈレベル側の振幅を大きくすることができる。したがって、Ｆａｌｌ有利初段回路１０２は、入力信号の論理レベルがＬｏｗレベルである場合の信号の出力特性が入力信号の論理レベルがＨｉｇｈレベルである場合の信号の出力特性より優れている。

次に、Ｒｉｓｅ有利初段回路１０１、Ｆａｌｌ有利初段回路１０２およびラッチ回路１０３の動作について具体的に説明する。

以下では、初期状態において、論理レベルがＨｉｇｈレベルである入力信号が入力されたとする。

論理レベルがＨｉｇｈレベルである入力信号が入力されると、入力初段回路１０４は、Ｌｏｗレベルの初段出力信号をラッチ回路１０３に出力する。なお、初期状態において、入力初段回路１０４を構成するＲｉｓｅ有利初段回路１０１、Ｆａｌｌ有利初段回路１０２のうち、いずれを駆動させるかについては後述する。

上述したように、ラッチ前信号の論理レベルは、初段出力信号の論理レベルと同じであるため、Ｌｏｗレベルとなる。ここで、ラッチクロック信号の論理レベルがＬｏｗレベルであるとすると、トランスファゲート２０４がオンとなり、論理レベルがＬｏｗレベルである信号がＮＡＮＤ回路２０８の一方のノードに入力される。また、初期状態においては、ラッチ回路１０３をリセットするために、Ｒｅｓｅｔ信号の論理レベルがＬｏｗレベルとなる。

ＮＡＮＤ回路２０８は、論理レベルがＬｏｗレベルである信号が一方のノードに入力され、論理レベルがＬｏｗレベルであるＲｅｓｅｔ信号が他方のノードに入力されることで、ラッチ出力の論理レベルをＨｉｇｈレベルとする。ラッチ出力の論理レベルがＨｉｇｈレベルになると、インバータ２１０から出力されるラッチ出力信号の論理レベルがＬｏｗレベルとなるため、Ｒｉｓｅ有利初段回路１０１は停止状態となり、Ｆａｌｌ有利初段回路１０２は駆動状態となる。

また、ラッチ出力の論理レベルがＨｉｇｈレベルになると、インバータ２０９から出力されるラッチクロック信号の論理レベルがＨｉｇｈレベルとなるため、論理レベルがＬｏｗレベルであるラッチデータがＮＡＮＤ回路２０８およびインバータ２０９からなるループ内に保持される。

次に、論理レベルがＨｉｇｈレベルである入力信号に続いて、論理レベルがＬｏｗレベルである入力信号が入力されたとする。

上述したように、Ｆａｌｌ有利初段回路１０２が駆動状態であるため、Ｆａｌｌ有利初段回路１０２は、入力信号の論理レベルを反転した、論理レベルがＨｉｇｈレベルである初段出力信号を出力する。

ここで、Ｆａｌｌ有利初段回路１０２は、入力信号の論理レベルがＬｏｗレベルである場合の信号の出力特性が入力信号の論理レベルがＨｉｇｈレベルである場合の信号の出力特性よりも優れている。そのため、Ｆａｌｌ有利初段回路１０２を駆動させることで、Ｒｉｓｅ有利初段回路１０１を駆動させるよりも、高速に初段出力信号を出力することができ、また、振幅の大きい信号を出力することができる。

次に、論理レベルがＨｉｇｈレベルである入力信号に続いて、論理レベルがＨｉｇｈレベルである入力信号が入力されたとする。

上述したように、Ｆａｌｌ有利初段回路１０２が駆動状態であるため、Ｆａｌｌ有利初段回路１０２は、入力信号の論理レベルを反転した初段出力信号を出力する。ここで、初段出力信号、ラッチ前信号、ラッチ出力、ラッチデータおよびラッチ出力信号の論理レベルは、前回の入力信号の入力時と同じである。そのため、初段回路に対する信号出力の高速応答性は不要となる。

上述した例では、論理レベルがＨｉｇｈレベルである入力信号に続いて論理レベルがＬｏｗレベルである入力信号が入力された場合、および、論理レベルがＨｉｇｈレベルの入力信号に続いて論理レベルがＨｉｇｈレベルである入力信号が入力された場合について説明した。この場合、Ｆａｌｌ有利初段回路１０２が駆動状態となった。

一方、初期状態において、論理レベルがＬｏｗレベルの入力信号が入力された場合には、ラッチ出力信号の論理レベルがＨｉｇｈレベルとなる。ラッチ出力信号の論理レベルがＨｉｇｈレベルとなることで、Ｒｉｓｅ有利初段回路１０１が駆動される。

Ｒｉｓｅ有利初段回路１０１が駆動状態であるため、論理レベルがＬｏｗレベルの入力信号に続いて、論理レベルがＨｉｇｈレベルである入力信号が入力された場合には、Ｒｉｓｅ有利初段回路１０１から信号が出力される。上述したように、Ｒｉｓｅ有利初段回路１０１は、入力信号の論理レベルがＨｉｇｈレベルである場合の信号の出力特性が入力信号の論理レベルがＬｏｗレベルである場合の信号の出力特性よりも優れている。そのため、Ｒｉｓｅ有利初段回路１０１を駆動させることで、Ｆａｌｌ有利初段回路１０２を駆動させるよりも、高速に信号を出力することができ、また、振幅の大きい信号を出力することができる。

一方、論理レベルがＬｏｗレベルの入力信号に続いて、論理レベルがＬｏｗレベルである入力信号が入力された場合には、ラッチ前信号、ラッチ出力、ラッチデータおよびラッチ出力信号の論理レベルは、前回の入力信号の入力時と同じである。そのため、初段回路に対する信号出力の高速応答性は不要となる。

このように本実施形態によれば、入力信号受信回路１００は、前回入力された入力信号の論理レベルに応じて、Ｒｉｓｅ有利初段回路１０１およびＦａｌｌ有利初段回路１０２のうち、次の入力信号に対して信号の出力特性が優れた差動回路のみを駆動させ、他方の差動回路を停止する。

そのため、入力信号を正確に受信することができる。また、Ｒｉｓｅ有利初段回路１０１およびＦａｌｌ有利初段回路１０２のうち、いずれか一方のみを駆動させるので、入力信号の論理レベルに応じて信号の出力特性が異なる２つの差動回路を常に駆動させる入力信号受信回路と比較して、消費電力の低減を図ることができる。

なお、具体的な動作について、図１２に示す。

時刻ｔ１において、Ｒｅｓｅｔ信号が解除され、初段出力の論理レベルはＨｉｇｈレベルとなる。このとき、ラッチ出力信号の論理レベルはＬｏｗレベルであるため、入力初段回路１０４においては、Ｆａｌｌ有利初段回路１０２が駆動状態、Ｒｉｓｅ有利初段回路１０１は停止状態となり、Ｆａｌｌ有利の状態となる。

時刻ｔ２において、ラッチクロック信号のＦａｌｌエッジで、論理レベルがＬｏｗレベルである入力信号（０）によって論理レベルがＨｉｇｈレベルに変化した初段出力がラッチ回路１０３に取り込まれ、ラッチ出力信号の論理レベルがＨｉｇｈレベルとなる。ラッチ出力信号の論理レベルがＨｉｇｈレベルとなったことに応答して、入力初段回路１０４においては、Ｆａｌｌ有利初段回路１０２が停止状態、Ｒｉｓｅ有利初段回路１０１が駆動状態となり、Ｒｉｓｅ有利の状態となる。時刻ｔ３以降も、入力信号の論理レベルによって変化した初段出力が、ラッチクロック信号のＦａｌｌエッジにおいて、ラッチ回路１０３に取り込まれ、Ｆａｌｌ有利、Ｒｉｓｅ有利を切り替える動作が繰り返されることとなる。

（第２の実施形態）
図７は、本発明の第２の実施形態の入力信号受信回路７００の構成を示すブロック図である。図７において、図１と同様の構成については同じ符号を付し、説明を省略する。

入力信号受信回路７００は、入力初段回路１００と比較して、入力初段回路１０４を入力初段回路７０１に変更した点と、基準電圧切り替え回路７０２を追加した点と、ラッチ回路１０３のラッチ出力信号の出力先を入力初段回路１０４から基準電圧切り替え回路７０２に変更した点と、が異なる。

入力初段回路７０１は、入力端子１０５を介して入力された入力信号の電圧値と基準電圧の電圧値との差分に応じて、入力信号の論理レベルを反転させた信号を出力する差動回路である。

基準電圧切り替え回路７０２は、ラッチ回路１０３から入力されるラッチ出力信号に応じて、図７においては不図示の基準電圧発生回路から供給される電圧値の異なる２つの電圧のうち、一方を基準電圧Ｖｒｅｆとして入力初段回路７０１に出力する。

次に、入力初段回路７０１の構成について、図８を参照して説明する。

入力初段回路７０１は、Ｐ型トランジスタ８０１，８０２と、Ｎ型トランジスタ８０３，８０４と、を有する。

入力初段回路７０１と図３に示すＲｉｓｅ有利初段回路１０１とを比較すると、入力初段回路７０１は、Ｒｉｓｅ有利初段回路１０１におけるインバータ３０１、トランスファゲート３０４，３０７およびＮ型トランジスタ３１２を削除した点が異なる。

Ｐ型トランジスタ８０１はＰ型トランジスタ３０８に対応し、Ｐ型トランジスタ８０２はＰ型トランジスタ３０９に対応し、Ｎ型トランジスタ８０３はＮ型トランジスタ３１０に対応し、Ｎ型トランジスタ３１１はＮ型トランジスタ８０４に対応する。Ｐ型トランジスタ８０１，８０２およびＮ型トランジスタ８０３，８０４の接続関係は、図４に示すＰ型トランジスタ３０８，３０９およびＮ型トランジスタ３１０，３１１の接続関係と同様である。ただし、入力初段回路７０１においては、Ｎ型トランジスタ３１２が削除されたため、Ｎ型トランジスタ８０３およびＮ型トランジスタ８０４は、ソースには電源線ＶＳＳが直接接続される。

入力初段回路７０１は、Ｒｉｓｅ有利初段回路１０１にほぼ対応する構成のみを有しているため、入力初段回路１０４と比較して、回路規模が小さい。

なお、入力初段回路７０１は、図５に示すＦａｌｌ有利初段回路１０２における、インバータ５０１、トランスファゲート５０４，５０７およびＰ型トランジスタ５１２を削除した構成としてもよい。この場合、差動対を構成する２つのＰ型トランジスタのソースと電源ＶＤＤとが直接接続される。

また、入力初段回路７０１において、差動対を構成するトランジスタと電源線ＶＳＳとの間（差動対をＰ型トランジスタで構成した場合には、差動対を構成するトランジスタと電源線ＶＤＤとの間）に、トランジスタを設けるようにしてもよい。差動対を構成するトランジスタのソースと電源線ＶＤＤまたは電源ＶＳＳとの間にトランジスタを設けるか否かは、出力ラインＯｕｔｐｕｔの後段に接続される回路の種類によって決められる。差動対を構成するトランジスタのソースと電源線ＶＤＤまたは電源ＶＳＳとの間のトランジスタは、出力ラインＯｕｔｐｕｔからの出力をフローティングにするために設けられているため、出力ラインＯｕｔｐｕｔからの出力をフローティング（Ｈｉ−ｚ）にする必要がある場合には、差動対を構成するトランジスタのソースと電源線ＶＤＤまたは電源ＶＳＳとの間のトランジスタを設ければよい。

また、Ｒｉｓｅ有利初段回路１０１およびＦａｌｌ有利初段回路１０２においては、一方の有利初段回路が駆動状態であるときに、他方の有利初段回路により動作が阻害されないように、他方の有利初段回路の出力をフローティング（Ｈｉ−ｚ）にする必要があるため、差動対を構成するトランジスタのソースと電源線ＶＤＤまたは電源ＶＳＳとの間のトランジスタを設けている。しかし、一方の有利初段回路が駆動状態であるときに、他方の有利初段回路により動作が阻害されないのであれば、差動対を構成するトランジスタのソースと電源線ＶＤＤまたは電源ＶＳＳとの間のトランジスタを設けなくてもよい。差動対を構成するトランジスタのソースと電源線ＶＤＤまたは電源ＶＳＳとの間のトランジスタを設けないことで、Ｔａｉｌ電圧がなくなり、出力スイング可能領域を大きくすることができる。

次に、基準電圧切り替え回路７０２の構成について、図９を参照して説明する。

基準電圧切り替え回路７０２は、インバータ９０１と、Ｐ型トランジスタ９０２，９０５と、Ｎ型トランジスタ９０３，９０６と、を有する。

インバータ９０１は、その入力ノードに、Ｎ型トランジスタ９０３は、そのゲートに、Ｐ型トランジスタ３０５は、そのゲートに、ラッチ回路１０３から出力されたラッチ出力信号が入力される。に入力される。

インバータ９０１は、入力されたラッチ出力信号の論理レベルを反転させた信号をＰ型トランジスタ９０２およびＮ型トランジスタ９０６のゲートに出力する。

これによって、Ｐ型トランジスタ９０２のゲートには、ラッチ出力信号の論理レベルを反転させた信号が入力され、Ｎ型トランジスタ９０３のゲートには、ラッチ出力信号が入力されることになる。したがって、Ｐ型トランジスタ９０２とＮ型トランジスタ９０３とは、基準電圧発生回路９１０と入力手段回路７０１との間に接続されたトランスファゲート９０４を構成する。

同様に、Ｐ型トランジスタ９０５のゲートには、ラッチ出力信号が入力され、Ｎ型トランジスタ９０６のゲートには、ラッチ出力信号の論理レベルを反転させた信号が入力されることになる。したがって、Ｐ型トランジスタ９０５とＮ型トランジスタ９０６とは、基準電圧発生回路９１０と入力手段回路７０１との間に接続されたトランスファゲート９０７を構成する。

基準電圧発生回路９１０は、第３の電圧値としての、基準電圧Ｖｒｅｆの基準値よりも１００ｍＶ大きい電圧値の電圧（基準電圧Ｖｒｅｆ１と称する）をトランスファゲート９０４に供給し、第４の電圧値としての、基準電圧Ｖｒｅｆの基準値よりも１００ｍＶ小さい電圧値の電圧（基準電圧Ｖｒｅｆ２）をトランスファゲート９０７に供給する。

なお、基準電圧発生回路９１０が、基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２を出力するための構成としては例えば、図１０に示すように、電源線ＶＤＤと電源ＶＳＳとの間に抵抗１００１，１００２，１００３を直列に接続する構成がある。

抵抗１００１と抵抗１００２との接続ノード１００４の電圧値は、接続ノード１００４よりも電源線ＶＤＤ側の設けられた抵抗１００１の抵抗値と接続ノード１００４よりも電源線ＶＳＳ側に設けられた抵抗１００２および抵抗１００３の抵抗値とに応じて定まる。また、抵抗１００２と抵抗１００３との接続ノード１００５の電圧値は、接続ノード１００５よりも電源線ＶＤＤ側に設けられた抵抗１００１および抵抗１００２の抵抗値と接続ノード１００５よりも電源線ＶＳＳ側に設けられた抵抗１００３の抵抗値とに応じて定まる。そのため、接続ノード１００４の電圧値が基準電圧Ｖｒｅｆの基準値よりも１００ｍＶ大きい電圧値となり、接続ノード１００５の電圧値が基準電圧Ｖｒｅｆの基準値よりも１００ｍＶ小さい電圧値となるように、抵抗１００１，１００２，１００３を調整すればよい。

次に、ラッチ出力信号の論理レベルに応じた、基準電圧切り替え回路７０２の各部の動作について説明する。

論理レベルがＨｉｇｈレベルであるラッチ出力信号が入力されると、トランスファゲート９０４はオン状態、トランスファゲート９０７はオフ状態となる。

トランスファゲート９０４がオン状態となり、トランスファゲート９０７がオフ状態となることで、基準電圧Ｖｒｅｆ１がＮ型トランジスタ８０３に供給される。なお、駆動電圧が１．２Ｖであるとした場合、基準電圧Ｖｒｅｆの基準値は、例えば、中間値の０．６Ｖとなる。この場合、基準電圧Ｖｒｅｆ１は、０．７Ｖになる。

一方、論理レベルがＬｏｗレベルであるラッチ出力信号が入力されると、トランスファゲート９０４はオフ状態、トランスファゲート９０７はオン状態となる。

トランスファゲート９０４がオフ状態となり、トランスファゲート９０７がオン状態となることで、基準電圧Ｖｒｅｆ２がＮ型トランジスタ８０３に供給される。基準電圧Ｖｒｅｆの基準値が０．６Ｖであるとすると、基準電圧Ｖｒｅｆ２は、０．５Ｖになる。

このように、基準電圧切り替え回路７０２は、ラッチ出力信号の論理レベルに応じて、基準電圧Ｖｒｅｆの電圧値を増減させる。

次に、入力初段回路７０１、ラッチ回路１０３および基準電圧切り替え回路７０２の動作について具体的に説明する。

以下では、論理レベルがＨｉｇｈレベルである入力信号が入力されたとする。

論理レベルがＨｉｇｈレベルである入力信号が入力されると、入力初段回路７０１は、Ｌｏｗレベルの初段出力信号をラッチ回路１０３に出力する。

上述したように、ラッチ前信号の論理レベルは、初段出力信号の論理レベルと同じであるため、Ｌｏｗレベルとなる。ラッチ回路１０３は、ラッチ前信号の論理レベルがＬｏｗレベルである場合には、論理レベルがＨｉｇｈレベルであるラッチ出力信号を基準電圧切り替え回路７０２に出力する。

論理レベルがＨｉｇｈレベルであるラッチ出力信号が入力されると、基準電圧切り替え回路７０２は、上述したように、基準電圧Ｖｒｅｆ１をＮ型トランジスタ８０３に入力する。

基準電圧Ｖｒｅｆ１がＮ型トランジスタ８０３に入力された状態で、論理レベルがＨｉｇｈレベルである入力信号に続いて、論理レベルがＬｏｗレベルである入力信号が入力されたとする。

入力初段回路７０１においては、入力信号の電圧値と基準電圧の電圧値との差が大きいほど、出力スイング可能領域が大きくなる。そのため、入力信号の論理レベルがＬｏｗレベルである場合に、基準電圧Ｖｒｅｆの基準値よりも１００ｍＶ大きい基準電圧Ｖｒｅｆ１をＮ型トランジスタ８０３に入力することで、基準値の基準電圧ＶｒｅｆをＮ型トランジスタ８０３に入力するよりも、出力スイング可能領域が大きくなり、振幅の大きい信号を出力することができる。また、基準電圧Ｖｒｅｆ１をＮ型トランジスタ８０３に入力することで、基準値のＶｒｅｆがＮ型トランジスタ入力された場合よりも、Ｐ型トランジスタ８０４のオン状態は、大きな電流を流すことができる状態となる。そのため、論理レベルがＨｉｇｈレベルである入力信号が前回入力されることでＬｏｗレベルとなっていた出力ラインＯｕｔｐｕｔは、実質Ｐ型トランジスタ８０２の充電能力（電流駆動能力）に応じて、Ｈｉｇｈレベル（駆動電圧）に充電されるため、高速に信号を出力することができる。

一方、基準電圧Ｖｒｅｆ１がＮ型トランジスタ８０３に入力された状態で、論理レベルがＨｉｇｈレベルである入力信号に続いて、論理レベルがＨｉｇｈレベルである入力信号が入力されたとする。

前回入力された入力信号の論理レベルと今回入力された論理レベルとが同じである場合には、初段出力信号、ラッチ前信号、ラッチ出力、ラッチデータおよびラッチ出力信号の論理レベルは、前回の入力信号の入力時と同じである。そのため、初段回路に対する信号出力の高速応答性は不要となる。

したがって、前回入力された入力信号の論理レベルがＨｉｇｈレベルである場合に、基準電圧Ｖｒｅｆの電圧値を基準値よりも大きくすることで、次に入力された入力信号の論理レベルを反転させた信号の出力特性を良くすることができる。

上述した例では、論理レベルがＨｉｇｈレベルの入力信号に続いて論理レベルがＬｏｗレベルである入力信号が入力された場合、および、論理レベルがＨｉｇｈレベルの入力信号に続いて論理レベルがＨｉｇｈレベルである入力信号が入力された場合について説明した。この場合、基準電圧Ｖｒｅｆの基準値よりも電圧値の高い基準電圧Ｖｒｅｆ１がＮ型トランジスタ８０３のゲートに入力され、その結果、次に入力される入力信号の論理レベルを反転させた信号の出力特性を良くすることができる。

次に、論理レベルがＬｏｗレベルの入力信号に続いて、論理レベルがＨｉｇｈレベルである入力信号が入力された場合、および、論理レベルがＬｏｗレベルである入力信号が入力された場合について説明する。

論理レベルがＬｏｗレベルである入力信号が入力されると、入力初段回路７０１は、Ｈｉｇｈレベルの初段出力信号をラッチ回路１０３に出力する。

上述したように、ラッチ前信号の論理レベルは、初段出力信号の論理レベルと同じであるため、Ｈｉｇｈレベルとなる。ラッチ回路１０３は、ラッチ前信号の論理レベルがＨｉｇｈレベルである場合には、論理レベルがＬｏｗレベルであるラッチ出力信号を基準電圧切り替え回路７０２および後段回路１０６に出力する。

論理レベルがＬｏｗレベルであるラッチ出力信号が入力されると、基準電圧切り替え回路７０２は、上述したように、基準電圧Ｖｒｅｆ２をＮ型トランジスタ８０３に入力する。

基準電圧Ｖｒｅｆ２がＮ型トランジスタ８０３に入力された状態で、論理レベルがＬｏｗレベルである入力信号に続いて、論理レベルがＨｉｇｈレベルである入力信号が入力されたとする。

上述したように、入力初段回路７０１においては、入力信号の電圧値と基準電圧の電圧値との差が大きいほど、出力スイング可能領域が大きくなる。そのため、入力信号の論理レベルがＨｉｇｈレベルである場合に、基準電圧Ｖｒｅｆの基準値よりも１００ｍＶ小さい電圧値の基準電圧ＶｒｅｆをＮ型トランジスタ８０３に入力することで、基準値の基準電圧ＶｒｅｆをＮ型トランジスタ８０３に入力するよりも、出力スイング可能領域が大きくなり、振幅の大きい信号を出力することができる。また、基準電圧Ｖｒｅｆ２をＮ型トランジスタ８０３に入力することで、基準値の基準電圧ＶｒｅｆがＮ型トランジスタ入力された場合よりも、Ｐ型トランジスタ８０４のオン状態は、流すことができる電流が少ない状態となる。そのため、論理レベルがＬｏｗレベルである入力信号が前回入力されることでＨｉｇｈレベルとなっていた出力ラインＯｕｔｐｕｔは、実質Ｎ型トランジスタ８０４の電荷引き抜き能力に応じて、Ｌｏｗレベル（接地電圧）に電荷が引き抜かれるため、高速に信号を出力することができる。

一方、基準電圧Ｖｒｅｆ２がＮ型トランジスタ８０３に入力された状態で、論理レベルがＬｏｗレベルである入力信号に続いて、論理レベルがＬｏｗレベルである入力信号が入力されたとする。

前回入力された入力信号の論理レベルと今回入力された論理レベルとが同じである場合には、初段出力信号、ラッチ前信号、ラッチ出力、ラッチデータおよびラッチ出力信号の論理レベルは、前回の入力信号の入力時と同じである。そのため、初段回路に対する信号出力の高速応答性は不要となる。

したがって、前回入力された入力信号の論理レベルがＬｏｗレベルである場合に、基準電圧Ｖｒｅｆの電圧値を基準値よりも小さくすることで、次に入力された入力信号の論理レベルを反転させた信号の出力特性を良くすることができる。

このように本実施形態によれば、入力信号受信回路２００は、入力信号の論理レベルを反転させた信号を出力する差動回路を１つ有し、前回入力された入力信号の論理レベルに応じて、次の入力信号の論理レベルを反転させた信号の出力特性が良くなるように、基準電圧Ｖｒｅｆの電圧値を調整する。

そのため、入力信号を正確に受信することができる。また、入力信号の論理レベルに応じて信号の出力特性の異なる２つの差動回路を常に駆動させる入力信号受信回路と比較して、回路構成を小さくすることができ、また、消費電力の低減を図ることができる。

なお、上述した第１および第２の実施形態においては、前回入力された入力信号の論理レベルに応じて、Ｒｉｓｅ有利初段回路１０１およびＦａｌｌ有利初段回路１０２のいずれか一方を駆動させる、あるいは、基準電圧Ｖｒｅｆの電圧値を増減させていたが、入力信号受信回路の初期状態においては、前回入力された入力信号の論理レベルが決まっていない状態となる。このような場合の対処方法としては種々のものが考えられる。

例えば、最初に入力される入力信号の論理レベルをルール化する方法がある。この方法では、最初に入力される入力信号の論理レベルが予め定められる。そのため、予め定められた論理レベルに応じて、Ｒｉｓｅ有利初段回路１０１およびＦａｌｌ有利初段回路１０２のうち、予め定められた信号の論理レベルを反転した信号の出力特性が良い差動回路を駆動させたり、初段入力回路７０１の信号の出力特性が良くなるように基準電圧を切り替えたりすることができる。

また、別の方法として、初期状態において、ラッチ回路１０３に初期値を設定する方法がある。

初期状態において、論理レベルがＬｏｗレベルであるＲｅｓｅｔ信号を図２に示すＮＡＮＤ回路２０８に入力すると、ラッチ出力の論理レベルはＬｏｗレベルとなり、ラッチ出力信号の論理レベルはＨｉｇｈレベルとなる。ラッチ出力信号の論理レベルがＨｉｇｈレベルとなることで、第１の実施形態の入力信号受信回路１００においては、Ｆａｌｌ有利初段回路１０２が駆動される。また、ラッチ出力信号の論理レベルがＨｉｇｈレベルとなることで、第２の実施形態の入力信号受信回路７００においては、基準電圧Ｖｒｅｆの基準値よりも１００ｍＶ小さい基準電圧Ｖｒｅｆ２が入力初段回路７０１に入力される。

なお、ラッチ出力信号は後段回路１０６にも入力されるため、論理レベルがＨｉｇｈレベルであるラッチ出力信号が入力されると、後段回路１０６が誤動作する可能性がある。そこで、ラッチ出力信号の論理レベルを後段回路１０６が誤動作しないＬｏｗレベルとする必要がある。図２に示す回路においては、ＮＡＮＤ回路２０８の代わりにＮＯＲ回路を用い、Ｒｅｓｅｔ信号を反転してＮＯＲ回路に入力することで、実現することができる。

また、別の方法として、第１の実施形態の入力信号受信回路１００において、Ｒｉｓｅ有利初段回路１０１およびＦａｌｌ有利初段回路１０２の両方を駆動させる方法がある。図１１は、この方法を適用した入力信号受信回路１１００の構成を示すブロック図である。

入力信号受信回路１１００は、第１の実施形態の入力信号受信回路１００と比較して、制御回路１１０１が追加された点と、ラッチ出力信号が制御回路１１０１に入力される点と、が異なる。

制御回路１１０１にはＲｅｓｅｔ信号が入力される。

制御回路１１０１は、通常動作時には、ラッチ出力信号の倫理レベルに応じて、Ｒｉｓｅ有利初段回路１０１およびＦａｌｌ有利初段回路１０２のうち、いずれか一方を駆動させ、他方を停止させる制御信号をＲｉｓｅ有利初段回路１０１およびＦａｌｌ有利初段回路１０２に出力する。また、制御回路１１０１は、初期状態において、論理レベルがＬｏｗレベルであるＲｅｓｅｔ信号が入力されると、Ｒｉｓｅ有利初段回路１０１およびＦａｌｌ有利初段回路１０２の両方を駆動させる制御信号を出力する。

最初の入力信号が入力されると、Ｒｉｓｅ有利初段回路１０１およびＦａｌｌ有利初段回路１０２から入力信号の論理レベルを反転させた信号（初段出力信号）が出力される。初段出力信号の出力に応じて、ラッチ回路１０３にラッチデータが保持され、ラッチ出力信号が一意に決定され、以後、Ｒｉｓｅ有利初段回路１０１およびＦａｌｌ有利初段回路１０２のうち、いずれか一方のみが駆動されるようになる。

なお、上述した各実施形態では、ラッチクロック信号のＦａｌｌエッジしか使っていないため、メモリ等のＦａｌｌエッジおよびＲｉｓｅエッジの両方を使う、いわゆるＤＤＲ（Double-Data-Rate）動作する半導体装置にはそのまま適用することができない。したがって、図１３にＤＤＲ動作に対応させた変形例を示す。

本変形例では、ラッチ回路１０３−１，１０３−２を初段出力信号の入力ノード１３０１とラッチ出力信号の出力ノード１３０２との間に並列に設けられている。ラッチ回路１０３−１にはラッチクロック信号Ｔが入力され、ラッチ回路１０３−２には、インバータ１３０３によりラッチクロック信号Ｔの論理レベルが反転されたラッチクロック信号Ｂが入力される。なお、ラッチ回路１０３−１，１０３−２の構成は、図２に示すラッチ回路１０３の構成と同様である。

また、ラッチ回路１０３−１から出力されるラッチ出力信号１とラッチ回路１０３−２から出力されるラッチ出力信号２とが競合しないように、ラッチ回路１０３−１，１０３−２それぞれとラッチ出力信号の出力ノード１３０２との間に相補で動作するトランスファゲート１３０４−１，１３０４−２を設けているが、ラッチ回路１０３−１，１０３−２それぞれのインバータ２１０をラッチクロック信号に応答して相補動作するクロックドインバータによって構成してもよい。

ＤＤＲ動作に対応した変形例の動作について、図１４を参照して説明する。

ＤＤＲ動作に対応して変形例においては、ラッチクロック信号Ｔとラッチクロック信号Ｂとによって、ラッチ回路１０３−１，１０３−２が制御される。

ラッチクロック信号Ｔおよびラッチクロック信号Ｂはそれぞれ、クロック信号ＣＫ／ＣＫＢのＨｉパルスに対応する。したがって、２つのラッチ回路１０３−１，１０３−２を用いることで、（１周期の間に）半周期につき１値ずつ、すなわち、２値のデータが格納される。

また、ラッチクロック信号Ｔおよびラッチクロック信号Ｂにより、トランスファゲート１３−１，１３−２それぞれが制御され、ラッチ出力信号１，２のうち、片側はＨｉ−Ｚ状態となる。したがって、ラッチ出力信号同士のバスファイトは発生しない。したがって、ラッチ出力信号１，２はクロック信号ＣＫ／ＣＫＢのＨｉパルスに対応し、ラッチクロック・ノード上で半周期ずつデータを出力し合成される事となる。

ＤＤＲ動作に対応した変形例における動作としては、図１４に示すように、時刻ｔ１において、リセット信号が解除され、初段出力の論理レベルはＨｉｇｈレベルとなる。

また、ラッチクロックＴ信号の論理レベルはＬｏｗレベル、ラッチクロック信号の論理レベルはＨｉｇｈレベルであるため、ラッチ回路１０３−１のみが入力を受け付け、また、ラッチ出力を出力できる。ラッチクロック信号Ｂの論理レベルがＨｉｇｈレベルであるため、ラッチ回路１０３−２は入力が遮断され、出力もＨｉ−Ｚとなる。

このとき、ラッチ出力信号１の論理レベルはＬｏｗレベルであるため、入力初段回路１０４においては、Ｆａｌｌ有利初段回路１０２が駆動状態、Ｒｉｓｅ有利初段回路１０１は停止状態となり、Ｆａｌｌ有利の状態となる。

時刻ｔ２において、ラッチクロック信号ＢのＦａｌｌエッジで論理レベルがＬｏｗレベルである入力信号（０）によって論理レベルがＨｉｇｈレベルに変化した初段出力がラッチ回路１０３−２に取り込まれ、ラッチ出力信号２の論理レベルがＨｉｇｈレベルとなる。回路１０３−２の出力はＨｉ−Ｚであるため、ラッチ出力信号１とラッチ出力信号２との間でバスファイトは発生しない。

ラッチ出力信号２がＨｉｇｈレベルとなったことに対応して、入力初段回路１０４においては、Ｆａｌｌ有利初段回路１０２が停止状態、Ｒｉｓｅ有利初段回路１０１が駆動状態となり、Ｒｉｓｅ有利の状態となる。

時刻Ｔ３において、論理レベルがＨｉｇｈレベルである入力信号の入力に対応して、Ｒｉｓｅ有利初段回路１０１が駆動状態となるが、ラッチクロック信号Ｔの論理レベルがＨｉｇｈレベルであるため、ラッチ回路１０３−１の入力が遮断され出力もＨｉ−Ｚとなる。一方、ラッチクロック信号Ｂの論理レベルがＬｏｗレベルであるため、回路１０３−２には初段出力が入力され、ラッチ出力信号２が出力される。ラッチ出力信号１はＨｉ−Ｚであるため、先ほど同様ラッチ出力信号１とラッチ出力信号２との間のバスファイトは起こらない。

時刻ｔ４以降も、入力信号の論理レベルによって変化した初段出力が、ラッチクロック信号Ｔおよびラッチクロック信号ＢのＦａｌｌエッジにおいて、ラッチ回路１０３−１，１０３−２に取り込まれ、Ｆａｌｌ有利、Ｒｉｓｅ有利を切り替える動作が繰り返されることとなる。

なお、上述した各実施形態においては、ラッチクロック信号のＦａｌｌエッジでラッチを行うものについて説明したが、ラッチクロック信号のＲｉｓｅエッジでラッチを行なうように変更することも可能である。

また、上述した各実施形態においては、入力初段回路として、半導体装置外部から信号が入力される入力回路を例に説明したが、これを半導体装置内部の信号が入力される入力回路に適用することも可能である。

１００，７００，１１００ 入力信号受信回路
１０１ Ｒｉｓｅ有利初段回路
１０２ Ｆａｌｌ有利初段回路
１０３，１０３−１，１０３−２ ラッチ回路
１０４ 入力初段回路
１０５ 入力端子
１０６ 後段回路
２０１，２０９，２１０，３０１，５０１，９０１ インバータ
２０２，２０６，３０３，３０６，３１０，３１１，３１２，５０３，５０６，５０８，５０９，８０３，８０４，９０３，９０６ Ｎ型トランジスタ
２０３，２０５，３０２，３０５，３０８，３０９，５０２，５０５，５１０，５１１，５１２，８０１，８０２，９０２，９０５ Ｐ型トランジスタ
２０４，２０７，３０４，３０７，５０４，５０７，９０４，９０７，１３０１−１，１３０１−２ トランスファゲート
２０８ ＮＡＮＤ回路
７０１ 入力初段回路
７０２ 基準電圧切り替え回路
９１０ 基準電圧発生回路
１００１，１００２，１００３ 抵抗
１００４，１００５ 接続ノード
１１０１ 制御回路

Claims (12)

1. 入力ノードと出力ノードとの間に接続され前記入力ノードに供給される信号に応じて前記出力ノードのレベルを変化させる入力回路であって、制御信号が第１のモードを示すときには、前記出力ノードのレベルを第１のレベルから第２のレベルに遷移させる速度を前記第２のレベルから前記第１のレベルに遷移させる速度よりも大きくし、前記制御信号が前記第１のモードとは異なる第２のモードを示すときには、前記出力ノードのレベルを前記第２のレベルから前記第１のレベルに遷移させる速度を前記第１のレベルから前記第２のレベルに変化させる速度よりも大きくした入力回路を備えることを特徴とする半導体装置。
2. 前記入力回路は、差動増幅回路を備えることを特徴とする請求項１記載の半導体装置。
3. 前記差動増幅回路は、一方の端子が前記入力ノードに接続され他方の端子に基準電圧が供給されていることを特徴とする請求項２記載の半導体装置。
4. 前記入力回路は、前記入力ノードと前記出力ノードとの間に接続され、前記制御信号が第１のモードを示すとき駆動状態となると共に第２のレベルを示すときには停止状態となる第１の入力回路と、前記入力ノードと前記出力ノードとの間に接続され、前記制御信号が前記第２のモードを示すとき前記停止状態となると共に前記第１のレベルを示すときには駆動状態となる第２の入力回路と、を備えることを特徴とする請求項１記載の半導体装置。
5. 前記差動増幅回路に供給する基準電圧を、前記制御信号が前記第１のモードのときと前記第２のモードときとで異ならせる基準電圧切り替え回路を、さらに備えることを特徴とする請求項３記載の半導体装置。
6. 前記入力回路に入力された入力データに基づいて出力されたデータをラッチし、前記制御信号を生成するラッチ回路をさらに備えることを特徴とする請求項１乃至６記載の半導体装置。
7. 第１または第２の論理レベルの入力信号が入力され、前記入力信号の論理レベルに応じた信号を後段回路に出力する入力信号受信回路であって、
   前記入力信号の論理レベルを反転させた信号を出力し、前記入力信号の論理レベルが前記第１の論理レベルである場合の前記信号の出力特性が前記入力信号の論理レベルが前記第２の論理レベルである場合の前記信号の出力特性よりも優れた第１の差動回路と、
   前記入力信号の論理レベルを反転させた信号を出力し、前記入力信号の論理レベルが前記第２の論理レベルである場合の前記信号の出力特性が前記入力信号の論理レベルが前記第１の論理レベルである場合の前記信号の出力特性よりも優れた第２の差動回路と、
   前記第１および第２の差動回路のうち、いずれか一方を駆動させ、他方を停止させる制御部と、を有し、
   前記制御部は、前回入力された入力信号に応じて前記第１または第２の差動回路から出力された前記信号の論理レベルを保持し、該保持した論理レベルに応じた信号を前記後段回路に出力するとともに、前記前回入力された入力信号の論理レベルに応じて、前記第１および第２の差動回路のうち、いずれか一方を駆動させることを特徴とする入力信号受信回路。
8. 前記制御部は、前記前回入力された入力信号の論理レベルが前記第１の論理レベルである場合には前記第２の差動回路を駆動させ、前記前回入力された入力信号の論理レベルが前記第２の論理レベルである場合には前記第１の差動回路を駆動させることを特徴とする請求項７記載の入力信号受信回路。
9. 第１の論理レベルまたは第２の論理レベルの入力信号が入力され、前記入力信号の論理レベルに応じた信号を後段回路に出力する入力信号受信回路であって、
   基準電圧の電圧値と前記入力信号の電圧値との差分に応じて、前記入力信号の論理レベルを反転させた信号を出力する差動回路と、
   前記基準電圧の電圧値を切り替え可能な切り替え回路と、
   前回入力された入力信号に応じて前記差動回路から出力された前記信号の論理レベルを保持し、該保持した論理レベルに応じた信号を前記後段回路に出力するとともに、前記前回入力された入力信号の論理レベルに応じて、前記基準電圧の電圧値を増減させる旨を示す信号を前記切り替え回路に入力する制御部と、を有することを特徴とする入力信号受信回路。
10. 前記制御部は、前記前回入力された入力信号の論理レベルが第１の電圧値に対応する前記第１の論理レベルである場合には前記基準信号の電圧値を第３の電圧値とし、前記前回入力された入力信号の論理レベルが前記第１の電圧値よりも低い第２の電圧値に対応する前記第２の論理レベルである場合には前記基準信号の電圧値を前記第３の電圧値よりも低い第４の電圧値とすることを特徴とする請求項９記載の入力信号受信回路。
11. 前記制御部は、初期状態においては、前記第１および第２の差動回路を駆動させることを特徴とする請求項７または８記載の入力信号受信回路。
12. 前記制御部は、初期状態においては、前前回入力された入力信号の論理レベルを前記第１および第２の論理レベルのいずれか一方とすることを特徴とする請求項７乃至１１記載の入力信号受信回路。

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