KR100646291B1 - 스윙이 감소된 차동 클록에 관한 방법 및 수신기 시스템 - Google Patents

Abstract

스윙이 감소된 차동 입력 신호를 수신할 수 있는, 스윙이 감소된 클록에 의해 샘플링이 수행되는 고속 수신기가 개시된다. 개시된 방법에서, 차동 입력 신호 쌍(DIN, DIP)은 스윙이 감소된 클록으로 샘플링된다. 이러한 방법은 사전 충전 단계(P1)를 포함하며, 이 때 클록(CLK)은 로우 상태이고, 전압은 차동 입력 신호 쌍(DIN, DIP)(바람직하게 비제로 복귀 스윙 신호임)의 값에 기초하여 한 쌍의 노드(X, Y)에서 미분된다. 그 미분된 전압은 차동 입력 신호 쌍의 변동에 응답하여 사전충전 단계(P1) 동안 최소한 하나의 재생 데이터 신호 출력(DON 또는 DOP)이 천이하기 시작하게 만든다.

집적 회로, 수신기, 클록, 스윙, 샘플링, 차동 입력, 사전충전

Description

스윙이 감소된 차동 클록에 관한 방법 및 수신기 시스템{RECEIVER SYSTEM AND METHOD FOR REDUCED SWING DIFFERENTIAL CLOCK}

본 발명은 디지털 통신에 관한 것으로서, 보다 구체적으로는 스윙이 감소된 클록(reduced swing clock)으로 차동 입력 신호를 샘플링하는 시스템 및 방법에 관한 것이다.

상보성 금속 산화물 반도체(CMOS) 수신기 및 드라이버를 포함하는 집적 회로는 고속 데이터 버스 시스템에서 흔히 사용된다. 일례로서, 미국 특허 제5,355,391호에 기술된 버스 입력 수신기는 2단 버퍼 샘플 증폭기를 포함한다. 이러한 수신기에서는, 단일 클록 사이클 내에 버스에 존재하는 작은 스윙의 데이터 신호가 샘플링되어 완전(full) 스윙 신호로 증폭된다. 레일 투 레일(rail to rail) 차동 클록, 즉 두 개의 상보적 신호를 갖는 레일 투 레일 클록이 입력 데이터 신호들을 샘플링한다. 불행하게도, 레일 투 레일 클록은, 특히 작은 스윙의 신호를 증폭하도록 설계된 시스템에서, 스위칭 속도 및 출력 신호의 지터에 악영향을 주는 지터 잡음을 발생시킨다. 이러한 지터 잡음은 레일 투 레일 클록이 강한 구동력을 갖는 로컬 클록 버퍼와 함께 사용되어야 한다는 필요성으로 인해 야기될 수 있다. 현재 관심의 대상이 되는 전송 속도에서는, 이러한 클록 버퍼가 출력 신호 에 있어서 허용 불가한 높은 스위칭 잡음, 그 중에서 특히 그 버퍼 내에서 소자들의 부정합에 의해 야기된 지터 잡음의 원인이 되고 있다.

그러므로 집적 회로 CMOS 수신기는 레일 투 레일 클록보다는 스윙이 감소된 클록과 함께 동작하는 것이 바람직할 것이다. 그러나 종래의 감지 증폭기를 갖는 수신기는 레일 투 레일로 스윙하지 않는 클록으로 동작할 수가 없고, 높은 스위칭 주파수에서는 무능력해지거나 전혀 동작하지 않는다. 이와 같은 수신기에서, 클록 스윙이 감소되면, p형 전계 효과 트랜지스터(PFET) 사전충전 소자의 Vgs 오버드라이브가 감소되어, 사전충전 속도가 부적절하게 느려지고, 수신기가 관심 전류 속도로 동작할 수 없게 된다.

따라서, 관심 전류 속도에서 스윙이 감소된 클록과 함께 동작할 수 있는 새로운 CMOS 수신기가 요구된다.

본 발명의 시스템 및 방법에 있어서, 스윙이 감소된 클록에 의해 샘플링이 이루어지는 새로운 고속 수신기가 제공된다. 이러한 수신기는 바람직하게 스윙이 감소된 차동 입력 신호를 수신할 수 있다. 수신기는 낮은 시스템 지터 잡음과 함께 높은 데이터 속도를 달성할 수 있다. 시스템에 관한 바람직한 실시예에서, 사전충전 단계 동안 바이어싱을 위해 필요로 되는 공통 회로를 공유함으로써 전력 및 회로 면적이 보존된다.

따라서, 집적 회로에서, 스윙이 감소된 클록으로 차동 입력 신호 쌍을 샘플링하기 위한 방법이 제공된다. 이러한 방법은 사전 충전 단계(P1)를 포함하며, 이 때 클록(CLK)은 로우 상태이고, 전압이 차동 입력 신호 쌍(DIN, DIP)의 값에 기초하여 한 쌍의 노드(X, Y)에서 미분된다. 그 미분된 전압은 차동 입력 신호 쌍의 변동에 응답하여 사전충전 단계(P1) 동안 최소한 하나의 재생 데이터 신호 출력(DON 또는 DOP)이 천이하기 시작하게 만든다.

본 발명의 바람직한 일 양상에 따르면, 차동 입력 신호는 감소된 신호 스윙을 갖는다. 또한, 차동 입력 신호는 비제로 복귀(non return to zero:NRZ) 형일 수 있다. 또한, 스윙이 감소된 클록은 바람직하게 NRZ 형이다.

본 발명의 또 다른 양상에 따르면, 차동 입력 신호 쌍이 한 쌍의 능동 소자 각각의 입력으로 인가되고, 사전충전 단계 동안, 전압은 한 쌍의 노드에서 그 한 쌍의 노드에 연결된 한 쌍의 능동 입력 소자(그 한 쌍의 능동 입력 소자는 상기 차동 입력 신호에 의해 제어됨)에 의해 미분된다. 이러한 양상에 있어서, 바람직하게 능동 입력 소자들은 차동 입력 신호의 값에 기초하여 사전충전 단계 동안 노드들 중 하나로부터 훨씬 더 많은 양의 전류를 싱크하도록 연결된다. 또한, 바람직하게 능동 소자들은 모두 제1 전위에 연결되는데, 제1 전위는 사전충전 단계 동안 증가하여, 노드 쌍 각각에서 전압을 상승시킨다. 또한, 제1 전위는 바람직하게 소자를 통해서 공통 노드 전위에 연결되고, 따라서 사전충전 단계 동안 공통 노드 전위가 상승된다.

본 발명의 또 다른 양상에 따르면, 재생 데이터 신호가 차동 출력 쌍으로서 출력된다. 차동 출력은 바람직하게 레일 투 레일(rail to rail) 신호이다.

본 발명의 또 다른 양상에 따르면, 바람직하게 전류 흐름은 사전충전 단계 동안 상기 공통 전위와 그라운드 사이에서 증가된다.

본 발명의 또 다른 양상에 따르면, 제1 차동 입력 신호 쌍이 샘플링되는 동일한 클록 사이클에 스윙이 감소된 차동 클록으로 제2 차동 입력 신호 쌍을 더 샘플링하는 방법이 제공된다. 이러한 양상에서는, 반전된 클록이 제2 차동 입력 신호 쌍을 샘플링하기 위한 클록 입력으로서 인가된다. 반전된 클록이 로우 상태일 때의 사전충전 단계 동안, 제2 노드 쌍에서의 전압이 제2 차동 입력 신호 쌍의 값에 기초하여 미분된다. 미분된 제2 전압은, 제2 차동 입력 신호 쌍의 변화에 응답하여 사전충전 단계 동안 최소한 하나의 제2 재생 데이터 신호 출력이 천이하기 시작하게 만든다.

본 발명의 또 다른 양상에 따르면, 속도가 축소되고, 스윙이 감소된 클록으로 차동 입력 신호 쌍에서의 데이터를 디멀티플렉싱하는 방법이 제공된다. 이러한 방법은 공통 클록의 각 사이클마다 n개의 클록 위상만큼 오프셋된, 듀티 사이클이 감소된 클록을 생성하는 단계를 포함한다. 생성된 각 클록은 고속 차동 입력 신호를 샘플링하기 위해 각각의 샘플 래치에 대해 클록 입력으로서 인가된다. 각각의 클록이 로우 상태일 때의 사전충전 단계 동안, 각 샘플 래치의 노드 쌍의 전압은 차동 입력 신호의 값에 기초하여 미분된다. 따라서, 각각의 미분된 전압은 차동 입력 신호 쌍의 변화에 응답하여 사전충전 단계 동안 각각의 샘플 래치의 최소한 하나의 각 재생 데이터 신호 출력이 천이를 시작하게 만든다.

본 발명의 또 다른 양상에 따르면, 본 발명에 관한 앞서 개시된 방법을 수행하는 시스템이 제공된다.

도 1a 및 1b는 본 발명의 제1 실시예를 개략적으로 도시한 블록도,

도 2는 본 발명의 제1 방법에 따른 동작을 나타내는 타이밍도,

도 3a 및 3b는 본 발명의 제2 실시예를 개략적으로 도시하는 블록도,

도 4a, 4b 및 4c는 본 발명의 제3 실시예를 개략적으로 도시한 블록도,

도 5는 본 발명의 제3 실시예에 제공된 클록 입력을 도시한 도면.

앞서 배경 기술 부분에서 언급한 문제를 해결하기 위하여, 이하에서는, 레일 투 레일 클록이 아닌 스윙이 감소된 클록으로 동작할 수 있는 집적 고속 데이터 수신기를 위한 시스템 및 방법이 제공된다.

도 1a 및 1b는 본 발명의 제1 시스템 실시예를 개략적으로 도시한 블록도이다. 도 1a에 도시된 것처럼, 본 발명의 시스템 실시예는 집적 회로 내에서 스윙이 감소된 클록에 의해 차동 입력 신호 쌍 DIN 및 DIP를 샘플링하는 수신기 유닛의 샘플 래치로서 기능한다. 스윙이 감소된 클록은 바람직하게 클록 CLK 및 클록 CLK와 위상이 180도 다른 상보적 클록 bCLK를 포함하는 차동 클록이다. 차동 입력 DIN 및 DIP로부터 재생된 차동 데이터 신호 DON 및 DOP 쌍이 샘플 래치(110)로부터 출력된다. 본 발명은 특히 (그라운드에서 래치의 전압원 Vdd까지 스윙하는 레일 투 레일 신호와 비교하여) 낮은 신호 스윙을 갖고 또한 비제로 복귀(NRZ) 형인 차동 입력 신호 DIN 및 DIP의 샘플링에 적절하다. 낮은 스윙의 차동 신호를 이용하면 사이클마다 더 적은 증폭이 요구되고 지터가 감소되므로 더 높은 데이터 전송 속도 를 달성하는데 도움이 될 수 있다. 그러나 본 발명은 동작을 위하여 차동 입력 신호가 반드시 그와 같을 것을 요구하지는 않는다.

수신기에 입력된 차동 클록의 신호 스윙은 각 사이클에서 레일 투 레일로 스윙하는 것이 아니라 레일 투 레일보다 더 작은 스윙으로 영이 아닌 상한 레벨과 하한 레벨 사이를 스윙한다는 의미에서 "감소된다"고 한다. 낮은 값의 클록은 샘플 래치 시스템에서 PFET 사전충전 소자를 오버드라이빙(overdriving)하지 않으면서 켤 수 있고, PFET 사전충전 소자를 다시 빨리 끌 수 있다. 예를 들면, 1.3V의 전압원 Vdd를 가진 샘플 래치에서, 클록의 신호 스윙은, 예를 들면 1.3V에서부터 0.0V까지 완전히 레일 투 레일 스윙하는 것이 아니라 1.3V와 0.6V 사이를 스윙할 수 있다.

샘플 래치(110)는 신호 감지 속도를 증가시키는 유리한 사전충전 방식을 사용하는 수신기 유닛의 감지 증폭기의 일 유형이다. 이 샘플 래치(110)에서, 제1 하프 클록 사이클(사전충전 단계) 동안 내부 노드를 급속하게 사전충전함으로써 신호 감지 속도가 증가되어, 재생 데이터 신호 DON, DOP 중 최소한 하나가 클록 피킹(peaking) 이전에 제2 하프 클록 사이클(감지 단계)의 시작 단계에서 천이를 시작하게 된다.

도 1b를 참조하면, 샘플 래치(110)는 소자 n1, p1, n2 및 p2로 형성된 교차 결합형 CMOS 반전기 쌍을 포함하는데, 그러한 CMOS 반전기는 출력 DON 및 DOP를 갖는다. 본 발명의 도면 및 설명에서, 예를 들면 "n1"과 같이 문자 "n" 및 숫자로 명시된 소자는 NFET(n형 MOS 전계 효과 트랜지스터)를 나타내고, "p1"과 같이 문자 "p" 및 숫자로 명시된 소자는 PFET(p형 MOS 전계 효과 트랜지스터)를 나타낸다. 또한, 사전충전 소자 세트 p3, p4, p5, p6 및 p7과, 노드 X 및 Y에서, 차동 입력 DIN 및 DIP가 각각 인가되는 능동 입력 소자 쌍 n3 및 n4가 샘플 래치(110)에 포함된다. 추가적인 소자 n5는 노드 Vc에서 능동 입력 소자 n3 및 n4에 연결된다.

샘플 래치(110)는 소자 n5의 공통 노드 전위 Vcom에서 사전충전 회로(120)에 연결된다. 사전충전 회로(120)는 풀업 회로(122) 및 바이어스 회로(124)를 포함하고, 이들 양자는 모두 공통 노드 전위 Vcom에서 샘플 래치(110)에 연결된다. 바이어스 회로(124)는 바람직하게 소스가 Vcom에 연결되고 드레인이 그라운드에 연결되고 게이트가 일정한 바이어스 전압에 연결된 NFET 소자 n7을 포함한다. 사전충전 회로의 목적은 사전충전 단계 동안 이에 제공되는 차동 입력 신호 DIN 및 DIP의 값에 기초하여 그 전압이 미분되기 시작하는 점까지 샘플 래치(110) 내의 노드 X 및 Y 상에서의 전압 상승을 돕는 것이다. 교차 연결된 CMOS 반전기는 샘플 래치 DON 및 DOP의 출력이 노드 X 및 Y의 전압에 따라 움직이는 방식으로 노드 X 및 Y에 링크된다. 그런 방식으로, 사전충전 단계 종료시, 클록이 아직 다음 감지 단계를 위한 피크에 근접하고 있는 동안, 차동 입력 신호의 변화가 있을 경우 재생 출력 신호 DON 및 DOP 중 최소한 하나는 이미 천이를 시작한다.

사전충전 회로(122)는 사전충전 단계 동안 클록 CLK가 로우 상태이고 상보적 클록 bCLK가 하이 상태일 때 전류를 도통하도록 구성된다. 결국, 공통 노드 전위 Vcom은 사전충전 단계 동안 상승하고, 공통 노드 전위에 연결된 드레인을 갖고 CLK가 그 스윙의 저부로부터 사전충전 단계 종료에 이르기까지 상승하는 동안 부분적 으로 도전성이 되는 소자 n5에 의해 Vcom으로부터 이어지는 Vc에서의 전위도 그러하다. 사전충전 회로(122)는 바람직하게 bCLK에 연결된 게이트를 갖는 NFET이고 저항 소자 r1을 통해 전압원 Vdd에 연결된 능동 소자 n6을 포함한다.

바람직하게 아날로그 전치 증폭기에 의해 부스팅(boosting)된 후 전송 라인으로부터 도달하는 차동 입력 신호 DIN 및 DIP는 모두 노드 Vc에 연결된 드레인을 갖는 능동 소자 쌍 n3 및 n4로 입력된다. 클록이 아직 로우 상태(즉, 클록이 아직 천이중이고 감지 단계의 시작에서 그 피크에 도달하기 전)일 때 샘플 래치(110)가 출력 DON 및 DOP를 미분하기 시작할 수 있도록 이들 차동 입력 신호 DIN 및 DIP는 사전충전 단계의 중간까지 나타난다.

사전충전 단계 동안, PFET 소자 p3, p4, p5, p6 및 p7이 켜진다. 소자 p4 및 p6은 노드 X 및 Y로 전류 흐름을 제공하는데, 이는 차동 입력 DIN 및 DIP의 값의 제어를 받으면서 능동 소자 n3 및 n4를 통해 차동적으로 흐른다. 소자 p4 및 p6은 두 노드 X 및 Y의 전압 레벨을 노드 간 전압차가 증폭될 수 있는 보다 높은 레벨로 끌어올리는 것을 돕기 때문에 결정적이다. 등화 소자(equalization device) p7은 바람직한 특징이지만, 본 발명의 필수적 사항은 아니다. 소자 p7은 사전충전 단계 동안 두 노드 X 및 Y의 전압을 빨리 상승시키기 위해 바람직하다. 입력 DIN 및 DIP가 하나의 사이클에서 다음 사이클로 상태를 변경할 때(극성 변화), 소자 p7은 이 때 제시되는 입력 DIN 및 DIP의 상태에 기초하여 미분될 수 있는 전압까지 노드 X 및 Y를 더욱 신속하게 사전충전하는 것을 돕는다. 그 후, 클록이 사전충전 사이클의 종료에 이르기까지 상승하면서, 소자 p7의 활동은 그것이 꺼질 때까지 점진적으로 약해져 간다. 그리고 노드 X 및 Y의 전압은 차동 입력 DIN 및 DIP의 그 당시 현존 상태에 기초하여 미분되게 된다.

이제 도 2의 타이밍도를 참조하여, 본 발명의 제1 실시예의 동작을 설명할 것이다. 모든 그래프 A) 내지 E)의 파형의 타이밍은 동일한 축척으로 도시된 것이며 동시적이다. 그래프 A)의 파형은 샘플 래치(110)로의 차동 입력 DIN 및 DIP를 나타내는데, 이들 각각은 바람직하게 감소된 스윙을 가지며 비제로 복귀(NRZ) 형(이 예에서는 0.85V와 1.3V 사이를 스윙)이다. 그래프 B)는 파형 CLK 및 그 상보적 bCLK를 포함하는 스윙이 감소된 비제로 복귀 차동 클록을 도시한 것이다. 도 2에 도시된 모든 다른 파형의 타이밍은 차동 입력 DIN 및 DIP를 제외하고는 CLK 및 bCLK에 의해 제어된다. CLK 및 bCLK는 바람직하게 0.6V 및 1.3V 사이를 스윙한다. 그래프 C) 및 D)는 내부 노드 X, Y, Vc 및 Vcom의 전압을 각각 나타낸다. 그래프 E)에서, DON 및 DOP는 샘플 래치(110)의 차동 출력을 나타낸다.

그래프 B)의 차동 클록의 사이클은 사전충전 단계 P1, P2 및 P3와, 감지 단계 S0, S1 및 S2로 나뉜다. 사전충전 단계 동안, CLK는 로우 상태가 되고 bCLK는 하이 상태가 되어, 사전충전 소자 p3, p4, p5, p6 및 p7을 차례로 활성화시키고 그 때 내부 노드 X 및 Y가 로우 상태로부터 상승하기 시작한다. 사전충전 단계의 중간 동안, 선택적 등화 소자 p7을 포함한 모든 소자들이 완전히 활성화되어, 노드 X 및 Y 모두가 실질적으로 상승되고 선택적 등화 소자 p7의 동작으로 인해 거의 동일한 전압을 보이게 된다. 그러므로 예를 들면, 사전충전 단계 P1의 중간까지, 내부 노드 X 및 Y는 로우 상태에서 대략 그 최종 값의 반까지 상승되었다.

차동 입력 DIP 및 DIP는 사전충전 사이클의 종료 이전에 그 피크값에 도달하도록 타이밍된다. 차동 입력 DIN 및 DIP는 하나의 사이클부터 다음 사이클까지 극성에 있어서 동일한 상태를 유지하는 경우 약 0.45V의 전압차를 보이지만(0.9V의 차동 피크 투 피크 신호 차이를 나타냄), 심볼 간 간섭(ISI) 때문에, DIN과 DIP 사이의 전압차는 그들이 상태를 변경할 때(극성 변화), 특히 그 상태 변경이 그 다음 사이클에서 제2의 상태 변경으로 이어질 때 훨씬 적다. 이는 도 2의 그래프 A) 시간 t0에 도시된 상황이다. 이러한 때, DIN과 DIP 사이의 피크 투 피크 신호 차이는 DIN 및 DIP가 하나의 사이클에서 다음 사이클까지 동일한 상태를 유지할 때 존재하는 피크 투 피크 신호 차이의 대략 4분의 1 내지 2분의 1인 작은 신호로 감소된다.

사전충전 단계의 후반부 동안, CLK가 로우 상태로부터 상승하면서, 먼저 도착한 차동 입력 DIN 및 DIP가 내부 노드 X 및 Y의 전압을 미분하기 시작한다. 이들 노드 전압은 사전충전 단계 종료 이전에 CLK가 그 피크에 도달했을 때 차례로 샘플 래치(110)의 CMOS 반전기 쌍 n1, p1 및 n2, p2를 그 최종 값으로 구동하기 시작한다. 그러므로 DIN이 로우 상태에서 하이 상태로 상태 변경을 보이고, DIP가 그 반대의 상태 변경을 보이는 사전충전 단계 P1의 후반부 동안, 소자 n3은 소자 n4(이 n4는 꺼지기 시작한다)보다 더 완전하게 켜진다. 결국, 노드 X 및 Y는 Y가 X보다 더 높아지면서 미분되기 시작한다.

한편, 사전충전 단계 동안, bCLK의 하이 상태는 소자 n6을 켜고 이는 Vcom의 노드 전위를 상승시킬 뿐만 아니라 장치 n5(여기서는 저항 소자로서 기능함)를 통 해 전압 Vcom의 상승을 뒤따르는 Vc도 상승시킨다. 사전충전 단계 P1에 도시된 것처럼, 시간 t0에서 Vc의 증가는 그 당시 두 노드 X 및 Y의 전압을 부스팅하여, 이들이 미분되도록 한다. 그리고 Vc 및 Vcom이 떨어지고 n5가 더 완전히 켜지면서, 이들 노드의 전압은 다시 떨어지기 시작한다. CLK가 1.0V로 상승하는 시간까지, 시간 t1에서, 감지 단계의 시작을 알리면서, 노드 X 및 Y는 실질적인 전압 차이(ΔV1)를 보인다. 노드 X 및 Y에서의 이른 신호 미분에 의하여, 사전충전 단계 P1이 끝나기 전에, 출력 신호 DON은 로우 상태로부터 최종 값 하이 상태로 천이하기를 이미 시작하였고, 출력 신호 DOP는 하이 상태로부터 최종 값 로우 상태로 천이하기를 시작하였다. 일단 이들 신호가 천이를 완료하면, 샘플 래치(110)는 감지 단계 S1 내내 이 출력을 유지한다.

다음 사전충전 단계 P2 동안, 차동 입력 DIN 및 DIP가 하나의 사이클에서 다음 사이클까지 동일한 상태(동일 극성)로 유지되는 것을 제외하고는 프로세스를 다시 반복한다. 결국, 변화없는 입력 DIN 및 DIP는 더 긴 시간 동안 능동 입력 소자 n3 및 n4가 노드 전압을 미분하도록 하므로, 노드 X 및 Y의 전압이 더욱 미분되게 된다. 다시 한번, 사전충전 단계 동안 부스팅된 전압 Vc가 노드 X 및 Y의 전압을 그들이 피크에 이르렀다가 다시 떨어지기 시작할 때 이들 전압을 미분하는 것을 돕는다. 이 때, 소자 n4에서의 DIP 신호가 더 높기 때문에 노드 X는 CLK가 사전충전 단계를 벗어날 때(시간 t2) 더 높은 전압을 갖는다. 결국, 노드 X 및 Y는 시간 t2에서 전압(ΔV2)만큼 미분된다. 따라서, 이는 출력 DON 및 DOP가 사전충전 단계 P2의 종료 이전에 상태 간 천이를 시작하도록 한다. 그러므로 감지 단계 S2의 중 간 이전에, 출력 DON 및 DOP가 완전히 미분된다.

전술한 방식으로, 낮은 스윙의 차동 클록 입력과 한 쌍의 차동 입력 DIN 및 DIP를 갖는 감지 증폭기(110)는 완전히 미분된 출력 DON 및 DOP를 생성할 수 있다. 또한, 차동 입력은 레일 투 레일일 필요가 없고, 또한 본 명세서에 설명된 바람직한 실시예에서 사용된 것처럼 비제로 복귀일 수 있다. 사전충전 회로(120)의 전압 부스팅 동작 및 사전충전 단계의 초기 부분에서의 내부 노드 X 및 Y의 충전이 감지 증폭기의 그와 같은 동작을 가능하게 한다.

도 3a 및 3b는 본 발명의 제2 시스템 실시예를 개략적으로 도시한 블록도이다. 도 3a에 도시된 것처럼, 이 실시예에서는, 샘플 래치 쌍(310, 311)이 하나의 사전충전 회로(320)를 공유하도록 구성되어 전력 및 칩 면적이 보존될 수 있다. 제1 샘플 래치(310)는 CLK 신호에 의해 샘플링되고, 제2 샘플 래치는 상보적 클록 bCLK에 의해 샘플링된다.

도 3b에 추가적으로 도시된 것처럼, 샘플 래치(310, 311) 각각은 교차 연결된 한 쌍의 CMOS 반전기를 포함한다. 각 샘플 래치(310, 311)는 바람직하게 다이오드 동작을 하도록 구성되고, 그 게이트가 소스에 연결되어 있으며, 저항 소자 r31을 통해 전압원 Vdd에 연결된 NFET인 트랜지스터 n36을 구비한 동일한 사전충전 회로(320)에 연결된다. 두 샘플 래치(310, 311)는 모두 공통 전위 VCOM에서 트랜지스터 n36 및 바이어스 소자 n37로 연결된다. 바이어싱 소자는 바람직하게 그 소스가 공통 전위 Vcom에 연결되고 드레인이 그라운드에 연결된 n형 전계 효과 트랜지스터(NFET)이다. 바이어스 소자 n37의 게이트는 일정한 바이어스 전압 CBIAS에 연결된다.

수신기 유닛의 이중(dual) 샘플 래치의 동작은 다음과 같다. 제1 샘플 래치(310)가, CLK가 하이 상태인 감지 단계에 있을 때, CLK 대신 상보적 클록 bCLK를 수신하는 제2 샘플 래치(311)는, 그 때 bCLK가 로우 상태에 있기 때문에 사전충전 단계에 있다. 로우 상태의 bCLK 입력은 이 때 소자 n52를 더 저항성으로 만들어, 샘플 래치(311)의 전압 Vc2를 상승시킨다. 따라서 이는 샘플 래치(311)의 노드 X2 및 Y2에서의 전압을 부스팅하는 것을 도와서 이들이 사전충전되도록 한 다음 그에 주어진 차동 입력 DIN2 및 DIP2의 값에 따라 사전충전 단계의 후반부 동안 미분되도록 한다.

상기 동작이 사전충전 단계에 있는 샘플 래치(311)에서 일어날 때, 동시에 샘플 래치(310)는 감지 단계에 있다. 이 때 소자 n51이 켜져서 Vc1의 전압이 거의 Vcom의 전압과 동일하게 되기 때문에, 그 시간 동안 바이어싱 소자 n37은 샘플 래치(310)에서 Vc1의 전압 레벨을 부스팅하지 않는다. 이 때, 샘플 래치(310)에서의 감지 동작은 완료되고 데이터 출력 DON1 및 DOP1은 그 최종 값에 도달하여 다음 사이클의 사전충전 단계까지 유지된다. 그 후, 샘플 래치(310)는 다음 사이클의 사전충전 단계에 들어가며, 그러는 동안 샘플 래치(311)가 감지를 수행하여 그 다음 사이클의 사전충전 단계까지 그 출력 DON2 및 DOP2를 유지한다. 본 발명의 제2 실시예(도 3a 및 3b)를 제1 실시예(도 1a 및 1b)와 비교하면, 두 샘플 래치(310, 311)는, 각 샘플 래치가 사전충전 회로(320)와 동일한 수의 소자 및 장치를 구비한 자신의 사전충전 회로(120)를 구비하는 대신에, 양자가 단지 하나의 사전충전 회로 (320)를 공유하므로 제2 실시예에서 전력 및 칩 면적이 보존된다는 점을 알아야 한다.

도 4a는 본 발명의 제3 실시예를 개략적으로 도시한 블록도이다. 이 실시예에서는, 입력되는 차동 데이터 입력 DIN_N 및 DIN_P의 쌍이 6개의 샘플 래치(410, 411, 510, 511, 610, 611) 구성에 의해 샘플링된다. 샘플 래치는 모두 클록 생성 회로(450)를 통해 공통 클록 CLKA로부터 유도된 6개의 클록 신호 CLK0 내지 CLK5에 따라 데이터를 샘플링하고 유지하도록 구성된다. 도 1a, 1b 및 2와 관련하여 전술된 것처럼, 이들 클록 신호는 모두 감소된 신호 스윙을 갖는 비제로 복귀 신호이고, 역시 바람직하게 비제로 복귀 신호이며 감소된 신호 스윙을 갖는 차동 데이터 입력을 샘플링하도록 구성된다. 알 수 있듯이, 6개의 샘플 래치(410 내지 611)는 차동 입력 DIN 및 DIP를 통해 도착하는 데이터를 디멀티플렉싱하도록 구성되고, 각 샘플 래치는 DIN 및 DIP의 데이터 스위칭 속도의 6분의 1인 속도로 출력(예를 들면, 샘플 래치(410)의 경우 DON0 및 DOP0임)을 생성한다. 각 샘플 래치의 출력, 예컨대 샘플 래치(410)의 DON0 및 DOP0은 또한 마스터-슬레이브 플립플롭, 예컨대 FF0에 의해 레일 투 레일 신호로서 래치되고, 그 다음 버퍼, 예컨대 BUF0로 제공되어 데이터 출력 신호를 그 목적지, 예컨대 DOUT_0으로 구동한다.

이 실시예에서, 도 3a 및 3b에 도시된 실시예와 유사하게, 각 샘플 래치 쌍은 공통 사전충전 회로를 공유한다. 예컨대, 도 4b에 개략적으로 도시된 바와 같이, 샘플 래치 쌍(410, 411)은 사전충전 회로(420)를 공유한다. 각 샘플 래치(410, 411)의 차동 입력 DIN 및 DIP과 차동 클록 신호 CLK0 및 CLK3으로의 상호연 결이 도 4b에 도시되어 있다.

도 4a를 다시 참조하면, 바람직하게 밴드갭 기준(bandgap-reference), 바이어스 생성기, 전류 미러 소자를 포함하는 전류 바이어스 분배 회로(430)가 샘플 래치(410 내지 411)에 의해 사용되는 사전충전 단계 회로(420, 520, 620)의 각각에 대한 노드 전위 Vcom으로 연결된다. 전체 6개의 샘플 래치에 의해 사용되므로, 이러한 회로(430)는 소자 n37(도 3a)을 대신한다. 이러한 경우에, 각 샘플 래치 쌍(예컨대 샘플 래치(410 및 411))에 부착된 사전충전 회로(420a)는 도 4c에 도시된 것과 같은 구성을 갖는다.

클록 신호 CLK0 내지 CLK5의 파형이 도 5에 도시되어 있다. 모든 클록 신호는 동일하게 스윙이 감소된 로우 및 하이 레벨 L 및 H 사이를 스윙하고 동일한 주기 T를 갖는다. 도 5로부터 자명한 것처럼, 신호 CLK0과 CLK3은 상보적이고, CLK1과 CLK4, 그리고 CLK2와 CLK5가 그러하다. 각 클록 신호 CLK0 내지 CLK5는 매 다른 클록 신호로부터 오프셋되고 주기 T의 6분의 1만큼 서로의 위상에서 분리된다. 도 4b에 도시된 것과 유사한 방식으로, 클록 쌍 CLK1 및 CLK4는 샘플 래치 쌍(510, 511)에 입력되고, 클록 쌍 CLK2 및 CLK5는 샘플 래치 쌍(610, 611)에 입력된다.

도 4a를 다시 참조하면, 시스템의 동작이 설명된다. 전송 라인으로부터 도달하는 차동 데이터 신호 DIN_N 및 DIN_P의 쌍은 아날로그 전치 증폭기(460)에 의해 증폭되고 6개의 샘플 래치(410 내지 611) 각각으로 제공된다. 그런 다음 6개의 샘플 래치(410 내지 611) 각각이 그에 제공된 클록의 위상(예컨대, CLK0 등)에 따라 차례로 차동 입력 DIN 및 DIP로부터의 데이터를 샘플링하고, 샘플 출력(예를 들 면, DON0, DOP0)을 이에 부착된 플립플롭(예를 들면, FF0)에 제공하는데, 그런 다음 그 출력은 버퍼, 예컨대 BUF0에 의하여 라인 상에서 신호, 예컨대 DOUT_0으로서 구동된다. 예를 들면, 샘플 래치(410)는 단계 S0 동안 DIN 및 DIP 상에서 입력되는 데이터를 감지하고 유효 데이터를 유지하며, 샘플 래치(510)는 단계 S1 동안 동일한 동작을 수행하고, 샘플 래치(610)는 단계 S2 동안 동일한 동작을 수행한다. 그 후, 샘플 래치(411)는 단계 S3 동안 DIN 및 DIP 상에서 입력되는 데이터를 감지하고 유효 데이터를 유지하며, 샘플 래치(511)는 단계 S4 동안 동일한 동작을 수행하고, 샘플 래치(611)는 단계 S5 동안 동일한 동작을 수행한다. 데이터 출력 라인 DOUT_0 내지 DOUT_5는 이들이 연결된 샘플 래치와 동일한 순서로 구동된다는 점을 알아야 한다.

바람직한 실시예에 관한 앞서의 설명으로부터 본 발명은 감소된 신호 스윙 클록으로 데이터 신호를 샘플링하는 시스템 및 방법을 제공하는 것임이 자명할 것이다. 이러한 발명은 클록 지터로 인한 시스템 잡음을 줄이면서 고속 데이터 수신에 사용할 수 있어서, 신호 대 잡음 마진을 개선하고, 수신될 수 있는 신호의 스위칭 속도를 증가시키며, 가능한 낮은 전력 소모를 달성할 것이다.

본 명세서에서는 본 발명이 소정의 바람직한 실시예에 따라 설명되었지만, 당업자라면 이하 첨부된 청구범위에 의해서만 정해지는 본 발명의 진정한 범위 및 사상을 벗어나지 않고서도 많은 변형 및 개선이 이루어질 수 있다는 점을 알 것이다.

본 발명은 디지털 통신의 방법 및 시스템에 사용될 수 있다.

Claims (18)

1. 집적 회로에서, 스윙이 감소된 클록(reduced swing clock)으로 차동 입력 신호 쌍(pair of differential input signals)을 샘플링하는 방법으로서,

   상기 클록이 로우 상태일 때의 사전충전 단계(precharge phase) 동안, 차동 입력 신호 쌍의 값에 기초하여 한 쌍의 노드에서 전압을 미분(differentiating)하는 단계를 포함하고,

   상기 미분된 전압은 상기 사전충전 단계 동안 상기 차동 입력 신호 쌍의 변화에 응답하여 최소한 하나의 재생 데이터 신호 출력(regenerated data signal output)이 천이(transitioning)를 시작하도록 하는 샘플링 방법.
2. 제1항에 있어서,

   상기 차동 입력 신호들은 감소된 신호 스윙을 갖는 샘플링 방법.
3. 제2항에 있어서,

   상기 차동 입력 신호들은 또한 비제로 복귀(NRZ) 형인 샘플링 방법.
4. 제1항에 있어서,

   상기 스윙이 감소된 클록은 비제로 복귀(NRZ) 형인 샘플링 방법.
5. 제3항에 있어서,

   상기 차동 입력 신호 쌍을 한 쌍의 능동 입력 소자 각각의 입력으로 인가하는 단계를 더 포함하고,

   상기 사전충전 단계 동안 상기 전압은 상기 노드 쌍에 연결된 한 쌍의 능동 입력 소자 - 상기 능동 소자 쌍은 상기 차동 입력 신호에 의해 제어됨 - 에 의해 상기 노드 쌍에서 미분되는 샘플링 방법.
6. 제5항에 있어서,

   상기 능동 입력 소자들이, 상기 사전충전 단계 동안 상기 차동 입력 신호들의 값에 기초하여 상기 노드들 중 하나로부터 훨씬 많은 양의 전류를 싱크(sink)하도록 연결되는 샘플링 방법.
7. 제6항에 있어서,

   상기 능동 입력 소자들은 모두 제1 전위에 연결되고, 상기 제1 전위는 상기 사전충전 단계 동안 상승되어, 상기 노드들에 있어서의 상기 전압을 상승시키는 샘플링 방법.
8. 제7항에 있어서,

   상기 제1 전위는 소자를 통하여 공통 노드 전위에 연결되고, 상기 공통 노드 전위는 상기 사전충전 단계 동안 차례로 상승되는 샘플링 방법.
9. 제1항에 있어서,

   상기 재생 데이터 신호는 한 쌍의 차동 출력으로서 출력되는 샘플링 방법.
10. 제9항에 있어서,

    상기 차동 출력들은 레일 투 레일(rail to rail) 신호인 샘플링 방법.
11. 제1항에 있어서,

    상기 사전충전 단계 동안 상기 공통 노드 전위부터 그라운드까지 전류를 증가시키는 단계를 더 포함하는 샘플링 방법.
12. 제1항 내지 11항 중 어느 한 항에 있어서,

    상기 차동 입력 신호 쌍은 수신기의 제1 샘플 래치에서 샘플링되고,

    상기 방법은 상기 제1 차동 입력 신호 쌍이 샘플링되는 상기 클록의 동일한 사이클 내에 상기 수신기의 제2 샘플 래치에서 제2 차동 입력 신호 쌍을 샘플링하는 단계를 더 포함하며,

    상기 제2 차동 입력 신호 쌍을 샘플링하는 단계는 감소된 스윙을 갖고 상기 클록에 상보적인 상보적 클록을, 상기 제2 차동 입력 신호 쌍을 샘플링하기 위한 상기 제2 샘플 래치에 대하여 클록 입력으로서 인가하는 단계와, 상기 상보적 클록이 로우 상태일 때의 사전충전 단계 동안, 상기 제2 차동 입력 신호 쌍의 값에 기 초하여 상기 제2 샘플 래치의 제2 노드 쌍에서 제2 전압을 미분하는 단계를 포함하고,

    상기 미분된 제2 전압은 상기 사전충전 단계 동안 상기 제2 차동 입력 신호 쌍의 변화에 응답하여 상기 제2 샘플 래치의 최소한 하나의 제2 재생 데이터 신호 출력이 천이를 시작하게 하는, 샘플링 방법.
13. 제1항 내지 11항 중 어느 한 항에 있어서,

    상기 방법은 속도가 감소되고 스윙이 감소된 클록으로 차동 입력 신호 쌍에 있어서의 데이터를 디멀티플렉싱하기 위한 방법이고,

    공통 클록의 각 사이클마다 n개의 클록 위상만큼 오프셋된, 듀티 사이클이 감소되고 스윙이 감소된 클록을 생성하는 단계와,

    n개의 샘플 래치 중 각각의 샘플 래치에 대한 각각의 클록 입력으로서 상기 n개의 스윙이 감소된 클록 각각을 인가하는 단계와,

    상기 각각의 클록 입력이 로우 상태일 때인 사전충전 단계 동안, 상기 차동 입력 신호 쌍의 값에 기초하여 상기 각각의 샘플 래치에 있어서의 한 쌍의 노드에서 전압을 미분하는 단계를 포함하고,

    상기 미분된 전압은 상기 사전충전 단계 동안 상기 차동 입력 신호 쌍의 변화에 응답하여 상기 각각의 샘플 래치에 있어서의 최소한 하나의 재생 데이터 신호 출력이 천이를 시작하도록 하는 샘플링 방법.
14. 제1항 내지 11항 중 어느 한 항의 방법에 따라 차동 입력 신호 쌍을 샘플링하기 위한, 최소한 하나의 샘플 래치를 갖는 시스템.
15. 제1항 내지 11항 중 어느 한 항에 따른 방법을 수행하며, 상기 클록 입력에 응답하여 최소한 하나의 샘플 래치에서의 상기 제1 전위와 상기 공통 노드 전위 사이에서 전류를 제어하기 위해 연결된 트랜지스터를 포함하는 시스템.
16. 제15항에 있어서,

    상기 공통 노드 전위와 그라운드 사이에서 전류를 제어하기 위해 연결된 트랜지스터를 더 포함하는 시스템.
17. 제15항에 있어서,

    상기 각 샘플 래치는 전압원과 상기 각 샘플 래치의 상기 노드들 사이에서 전류를 제어하기 위해 연결된 한 쌍의 사전충전 소자를 더 포함하는 시스템.
18. 제17항에 있어서,

    상기 노드들 사이에서 전류를 제어하기 위해 연결된 등화 소자(equalization device)를 더 포함하는 시스템.

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