CN113556104B - 一种比较器及判决反馈均衡电路 - Google Patents

一种比较器及判决反馈均衡电路 Download PDF

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Abstract

本申请提供了一种比较器及判决反馈均衡电路，比较器包括：第二级电路、第一输入电路、第二输入电路、第一交叉耦合电路和第二交叉耦合电路。其中，第一输入电路，用于在导通时的采样阶段生成第一数据端电压和第一参考端电压；第一交叉耦合电路，用于将第一数据端电压和第一参考端电压相互正反馈，生成第一差分信号；第二输入电路，用于在导通时的采样阶段生成第二数据端电压和第二参考端电压；第二交叉耦合电路，用于将第二数据端电压和第二参考端电压相互正反馈，生成第二差分信号；第二级电路，用于在重生阶段对第一差分信号或第二差分信号进行放大处理和锁存处理，以输出比较信号。本申请能够消除码间串扰的影响、提高比较器的工作速率。

Description

一种比较器及判决反馈均衡电路
技术领域
本发明涉及集成电路设计，尤其涉及一种比较器及判决反馈均衡电路(DecisionFeedback equalization，DFE)。
背景技术
随着计算机技术的不断发展，越来越多的产品经由计算机控制，实现了智能化。然而，伴随着应用场景的不断扩大，人们也对计算机的性能提出了越来越高的要求，包括更快的运行速度和更低的功耗。
存储器件是计算机硬件系统中不可缺少的部分，能够存放计算机运行期间的指令和数据，以保证计算机的正常运行。其中，比较器是常用存储器件中的重要组成部分，提升比较器的性能有助于对计算机整体性能的提升。
发明内容
本发明实施例期望提出一种比较器及判决反馈均衡电路，能够消除码间串扰的影响、提高比较器的工作速率。
本发明的技术方案是这样实现的：
本申请实施例提供一种比较器，所述比较器包括：第二级电路、第一输入电路、第二输入电路、第一交叉耦合电路和第二交叉耦合电路；
所述第一交叉耦合电路连接所述第一输入电路；所述第二交叉耦合电路连接所述第二输入电路；
所述第一输入电路和所述第二输入电路还均与所述第二级电路连接；
所述第二级电路连接电源端或接地端；其中，
所述第一输入电路，用于在导通时的采样阶段根据输入信号和第一参考信号生成第一数据端电压和第一参考端电压；
所述第一交叉耦合电路，用于将所述第一数据端电压和所述第一参考端电压相互正反馈，生成所述第一差分信号；
所述第二输入电路，用于在导通时的采样阶段根据所述输入信号和第二参考信号生成第二数据端电压和第二参考端电压；
所述第二交叉耦合电路，用于将所述第二数据端电压和所述第二参考端电压相互正反馈，生成所述第二差分信号；
所述第二级电路，用于在重生阶段对所述第一差分信号或所述第二差分信号进行放大处理和锁存处理，以输出比较信号。
上述方案中，所述第一交叉耦合电路包括：第一耦合晶体管和第二耦合晶体管；所述第一差分信号包括：第一参考端输出信号和第一数据端输出信号；
所述第一耦合晶体管的第一端连接所述第二耦合晶体管的控制端，并连接到所述第一输入电路的第一输出端；所述第一耦合晶体管的控制端连接所述第二耦合晶体管的第一端，并连接到所述第一输入电路的第二输出端；所述第一耦合晶体管的第二端连接所述第二耦合晶体管的第二端，并连接到所述第一输入电路；
所述第一耦合晶体管和所述第二耦合晶体管为NMOS或PMOS；其中，
所述第一耦合晶体管，用于在采样阶段根据所述第一参考端电压对所述第一数据端电压正反馈，以得到所述第一数据端输出信号；
所述第二耦合晶体管，用于在采样阶段根据所述第一数据端电压对所述第一参考端电压正反馈，以得到所述第一参考端输出信号。
上述方案中，所述第二交叉耦合电路包括：第三耦合晶体管和第四耦合晶体管；所述第二差分信号包括：第二参考端输出信号和第二数据端输出信号；
所述第三耦合晶体管的第一端连接所述第四耦合晶体管的控制端，并连接到所述第二输入电路的第一输出端；所述第三耦合晶体管的控制端连接所述第四耦合晶体管的第一端，并连接到所述第二输入电路的第二输出端；所述第三耦合晶体管的第二端连接所述第四耦合晶体管的第二端，并连接到所述第二输入电路；
所述第三耦合晶体管和所述第四耦合晶体管为NMOS或PMOS；其中，
所述第三耦合晶体管，用于在采样阶段根据所述第二参考端电压对所述第二数据端电压正反馈，以得到所述第二数据端输出信号；
所述第四耦合晶体管，用于在采样阶段根据所述第二数据端电压对所述第二参考端电压正反馈，以得到所述第二参考端输出信号。
上述方案中，所述第一输入电路包括：第一输入晶体管、第二输入晶体管和第三输入晶体管；
所述第一输入晶体管的第一端和所述第二输入晶体管的第一端分别连接所述第二级电路；
所述第一输入晶体管的第二端和所述第二输入晶体管的第二端均与所述第三输入晶体管的第一端连接；
所述第一输入晶体管至第三输入晶体管为NMOS或PMOS；其中，
所述第一输入晶体管的控制端接收所述输入信号；所述第二输入晶体管的控制端接收所述第一参考信号；所述第三输入晶体管的控制端接收第一反馈信号；
当所述第三输入晶体管受到所述第一反馈信号触发为导通状态时，所述第一输入晶体管根据所述输入信号产生所述第一数据端电压，并作用于第二耦合晶体管的控制端；所述第二输入晶体管根据所述第一参考信号产生所述第一参考端电压，并作用于第一耦合晶体管的控制端。
上述方案中，所述第二输入电路包括：第四输入晶体管、第五输入晶体管和第六输入晶体管；
所述第四输入晶体管的第一端和所述第五输入晶体管的第一端分别连接所述第二级电路；
所述第四输入晶体管的第二端和所述第五输入晶体管的第二端均与所述第六输入晶体管的第一端连接；
所述第四输入晶体管至第六输入晶体管为NMOS或PMOS；其中，
所述第四输入晶体管的控制端接收所述输入信号；所述第五输入晶体管的控制端接收所述第二参考信号；所述第六输入晶体管的控制端接收第二反馈信号；
当所述第六输入晶体管受到所述第二反馈信号触发为导通状态时，所述第四输入晶体管根据所述输入信号产生所述第二数据端电压，并作用于第四耦合晶体管的控制端；所述第五输入晶体管根据所述第二参考信号产生所述第二参考端电压，并作用于第三耦合晶体管的控制端。
上述方案中，所述比较器还包括：第一复位电路和时钟开关电路；
通过所述第一复位电路连接所述第一输入电路与所述第二输入电路；所述第一复位电路还连接所述电源端或所述接地端；
所述时钟开关电路连接所述第一输入电路与所述第二输入电路；所述时钟开关电路还连接所述接地端或所述电源端；其中，
所述第一复位电路，用于在复位阶段对所述第一输入电路和所述第二输入电路复位；
所述时钟开关电路，用于在时钟信号的触发下，控制所述比较器的导通。
上述方案中，所述第一复位电路包括：第一复位晶体管和第二复位晶体管；
所述第一复位晶体管的第一端和所述第二复位晶体管的第一端连接所述电源端或所述接地端；所述第一复位晶体管的第二端连接所述第一输入电路；所述第二复位晶体管的第二端连接所述第二输入电路；
所述第一复位晶体管和所述第二复位晶体管为PMOS或NMOS；其中，
所述第一复位晶体管和所述第二复位晶体管的控制端均接收所述时钟信号；
当所述时钟信号触发所述第一复位晶体管和所述第二复位晶体管为导通状态时，所述第一输入电路通过所述第一复位晶体管连接到所述电源端或所述接地端以复位，所述第二输入电路通过所述第二复位晶体管连接到所述电源端或所述接地端以复位。
上述方案中，所述时钟开关电路包括：时钟开关晶体管；
所述时钟开关晶体管的第一端连接所述第一输入电路和所述第二输入电路；所述时钟开关晶体管的第二端连接所述接地端或所述电源端；
所述时钟开关晶体管为NMOS或PMOS；其中，
所述时钟开关晶体管的控制端接收所述时钟信号；
当所述时钟开关晶体管在所述时钟信号的触发下处于导通状态时，所述第一输入电路和所述第二输入电路通过所述时钟开关晶体管连接到所述接地端或所述电源端，以导通所述比较器。
上述方案中，所述第二级电路包括：输出电路和第二复位电路；
所述第二复位电路连接所述输出电路；所述输出电路还连接所述电源端或所述接地端；所述第二复位电路还连接所述电源端或所述接地端；其中，
所述输出电路，用于在重生阶段对所述第一差分信号或所述第二差分信号进行放大处理和锁存处理，以输出比较结果；
所述第二复位电路，用于在复位阶段对所述输出电路复位。
上述方案中，所述第二复位电路包括：第三复位晶体管和第四复位晶体管；
所述第三复位晶体管的第一端和第四复位晶体管的第一端均连接所述电源端或所述接地端；所述第三复位晶体管的第二端和所述第四复位晶体管的第二端分别连接所述输出电路；所述第三复位晶体管和所述第四复位晶体管为PMO S或NMOS；其中，
所述第三复位晶体管和所述第四复位晶体管的控制端均接收所述时钟信号；
当所述时钟信号触发所述第三复位晶体管和所述第四复位晶体管为导通状态时，所述输出电路通过所述第三复位晶体管和所述第四复位晶体管连接到所述电源端或所述接地端以复位。
上述方案中，所述输出电路包括：第一输出晶体管、第二输出晶体管、第三输出晶体管、第四输出晶体管、第五输出晶体管和第六输出晶体管；
所述第一输出晶体管的控制端、所述第二输出晶体管的第一端、所述第三输出晶体管的控制端、所述第四输出晶体管的第二端和所述第六输出晶体管的第二端均连接到所述输出电路的第一输出端；
所述第一输出晶体管的第一端、所述第二输出晶体管的控制端、所述第三输出晶体管的第二端、所述第四输出晶体管的控制端和所述第五输出晶体管的第二端均连接到所述输出电路的第二输出端；
所述第一输出晶体管的第二端和所述第二输出晶体管的第二端分别连接所述第一输入电路、所述第二输入电路和所述第二复位电路；
所述第三输出晶体管的第一端、所述第四输出晶体管的第一端、所述第五输出晶体管的第一端和所述第六输出晶体管的第一端均连接所述电源端或所述接地端；
所述第一输出晶体管和所述第二输出晶体管为NMOS或PMOS；所述第三输出晶体管至第六输出晶体管为PMOS或NMOS；其中，
所述第五输出晶体管的控制端和所述第六输出晶体管的控制端均接收所述时钟信号。
上述方案中，所述第一参考信号的电压大于或小于所述第二参考信号的电压。
本申请实施例还提供一种判决反馈均衡电路，所述电路包括：N级如权利要求1至12中任意一项所述的比较器；其中，N为大于1的正整数；
每级比较器的第一输入端接收输入信号；所述每级比较器的第二输入端接收第一参考信号；所述每级比较器的第三输入端接收第二参考信号；
所述第1级比较器的第四输入端与所述第N级比较器的输出端连接，接收所述第N级比较器输出的第N级比较信号；所述第1级比较器的第五输入端接收第1时钟信号；
所述第i级比较器的第四输入端与所述第i-1级比较器的输出端连接，接收所述第i-1级比较器输出的第i-1级比较信号；所述第i-1级比较器的第五输入端接收第i时钟信号；其中，i大于1，且小于等于N；其中，
所述每级比较器在每级时钟信号的触发下，根据所述每级比较器的第四输入端对应的比较信号，将所述输入信号与所述第一参考信号进行比较，或者，将所述输入信号与第二参考信号进行比较，以输出每级比较信号。
上述方案中，所述第i时钟信号的相位比所述第i-1时钟信号的相位晚360°/N。
上述方案中，当N＝4时，所述第1级比较器的第四输入端与第4级比较器的输出端连接，接收所述第4级比较器输出的第4级比较信号；所述第1级比较器的第五输入端接收第1时钟信号。
上述方案中，所述判决反馈均衡电路还包括：N个锁存器；
每个锁存器的输入端对应连接每级比较器的输出端，以接收每级比较信号；
其中，
每个锁存器，用于将每级比较信号保存，以输出每级锁存信号。
由此可见，本申请实施例提供了一种比较器及判决反馈均衡电路，比较器包括：第二级电路、第一输入电路、第二输入电路、第一交叉耦合电路和第二交叉耦合电路。第一交叉耦合电路连接第一输入电路；第二交叉耦合电路连接第二输入电路；第一输入电路和第二输入电路还均与第二级电路连接；第二级电路连接电源端或接地端。其中，第一输入电路，用于在导通时的采样阶段根据输入信号和第一参考信号生成第一数据端电压和第一参考端电压；第一交叉耦合电路，用于将第一数据端电压和第一参考端电压相互正反馈，生成第一差分信号；第二输入电路，用于在导通时的采样阶段根据输入信号和第二参考信号生成第二数据端电压和第二参考端电压；第二交叉耦合电路，用于将第二数据端电压和第二参考端电压相互正反馈，生成第二差分信号；第二级电路，用于在重生阶段对第一差分信号或第二差分信号进行放大处理和锁存处理，以输出比较信号。这样，通过控制第一输入电路和第二输入电路的导通，在第一参考信号和第二参考信号中选用更合适的一个来和输入信号进行比较，从而消除码间串扰的影响；同时，第一交叉耦合电路和第二交叉耦合电路分别缩短了比较器在采样阶段生成第一差分信号和第二差分信号的时间，从而提高了比较器的工作速率。
附图说明
图1为相关技术方案中提供的一种比较器的结构示意图；
图2为相关技术方案中比较器的工作过程示意图；
图3为相关技术方案中的码间干扰示意图；
图4为本申请实施例提供的一种比较器的结构示意图一；
图5为本申请实施例提供的一种比较器的结构示意图二；
图6为本申请实施例提供的一种比较器的结构示意图三；
图7为本申请实施例提供的一种比较器的结构示意图四；
图8为本申请实施例提供的一种比较器的结构示意图五；
图9为本申请实施例提供的一种判决反馈均衡电路的结构示意图一；
图10为本申请实施例提供的一种判决反馈均衡电路的结构示意图二；
图11为本申请实施例提供的一种判决反馈均衡电路的效果示意图一；
图12为本申请实施例提供的一种判决反馈均衡电路的效果示意图二；
图13为本申请实施例提供的一种判决反馈均衡电路的效果示意图三；
图14为本申请实施例提供的一种判决反馈均衡电路的效果示意图四。
具体实施方式
图1是相关技术中比较器的结构示意图，如图1所示，比较器10包括输入电路101、输出电路102和复位电路103。其中，输入电路101与输出电路102的输入端连接；复位电路103也与输出电路102连接。
输入电路101包括NMOS(N-Metal-Oxide-Semiconductor，N型金属-氧化物-半导体)晶体管N1、NMOS晶体管N2以及NMOS晶体管N3。其中，N1和N2的源极均连接N3的漏极；N3的源极连接接地端。N1的栅极作为比较器10的第一输入端INP，以接收输入信号；N2的栅极作为比较器10的第二输入端INN，以接收参考信号；N3的栅极接收时钟信号CLK。N1和N2是产生与差分输入电平(即输入信号和参考信号)对应的差分电流的输入对。
输出电路102包括PMOS(P-Metal-Oxide-Semiconductor，P型金属-氧化物-半导体)晶体管P1、PMOS晶体管P2、NMOS晶体管N4以及NMOS晶体管N5。其中，P1的栅极、P2的漏极、N4的栅极和N5的漏极均连接到比较器10的第一输出端OUTP；P1的漏极、P2的栅极、N4的漏极和N5的栅极均连接到比较器10的第二输出端OUTN；P1的源极和P2的源极均连接电源端；N4的源极连接N1的漏极；N5的源极连接N2的漏极。
复位电路103包括PMOS晶体管P3和PMOS晶体管P4。其中，P3的漏极连接到比较器10的第二输出端OUTN；P4的漏极连接到比较器10的第一输出端OUTP；P3的源极和P4的源极均连接电源端。P3的栅极和P4的栅极分别接收时钟信号CLK。
比较器10的工作过程分为四个阶段，分别为复位阶段、采样阶段、再生阶段以及决策阶段。图2是比较器10的一种工作时序图，下面结合图2描述比较器10的工作过程：
复位阶段，也就是t1时刻前。此时，时钟信号CLK为低电平，N3被时钟信号CLK触发为截止状态，输入电路101和输出电路102停止工作；同时，P3和P4被时钟信号CLK触发为导通状态，复位电路103工作，将第一输出端OUTP和第二输出端OUTN的电压保持在高电平。
采样阶段，也就是t1时刻至t2时刻。在采样阶段开始时(即t1时刻)，时钟信号CLK变换为高电平，此时，P3和P4被时钟信号CLK触发为截止状态，复位电路停止工作；同时，N3被时钟信号CLK触发为导通状态，输入电路101和输出电路102工作，第一输入端INP采集输入信号，第二输入端INN采集参考信号。而后，第一输出端OUTP和第二输出端OUTN的电压因输入信号和参考信号的影响而逐渐降低为低电平。到采样阶段结束时(即t2时刻)，P1被第一输出端OUTP的低电平触发为导通状态，P2被第二输出端OUTN的低电平触发为导通状态。
需要说明的是，在采样阶段，由于输入信号和参考信号的电压不同，使得第一输出端OUTP和第二输出端OUTN的电压降低的速率不同，从而使得第一输出端OUTP和第二输出端OUTN之间存在电压差。在图2中，由于输入信号高于参考信号，使得第二输出端OUTN的电压比第一输出端OUTP的电压降低得更快，第二输出端OUTN的电压低于第一输出端OUTP的电压。可以理解的是，当输入信号低于参考信号时，即第一输入端INP所采集的信号电压低于第二输入端INN时，第一输出端OUTP的电压会比第二输出端OUTN的电压降低得更快，第一输出端OUTP的电压会低于第二输出端OUTN的电压；反之，当输入信号高于参考信号时，即第一输入端INP所采集的信号电压高于第二输入端INN时，第一输出端OUTP的电压会高于第二输出端OUTN的电压。
再生阶段，也就是t2时刻至t3时刻。在再生阶段开始时(即t2时刻)，P1和P2被触发为导通状态，由P1和P2组成的交叉耦合逆变器通过正反馈作用对第一输出端OUTP和第二输出端OUTN之间在采样阶段所形成的电压差进行放大。同时，N1和N2感测差分输入电平(即输入信号和参考信号)并产生差分漏极电流，对VMIDP和VMIDN进行充电，使其相对于输入极性具有大的信号摆幅。到再生阶段结束时(即t3时刻)，第一输出端OUTP和第二输出端OUTN之间的电压差被放大到足够的程度，从而，第一输出端OUTP和第二输出端OUTN分别再生形成高电平和低电平。若输入信号高于参考信号，即如图2所示，第一输出端OUTP再生形成高电平，第二输出端OUTN再生形成低电平；若输入信号低于参考信号，第一输出端OUTP再生形成低电平，第二输出端OUTN再生形成高电平。
决策阶段，也就是t3时刻至t4时刻。输出电路102对第一输出端OUTP和第二输出端OUTN的电平进行锁存，以对电平进行保持，并将锁存的电平作为比较信号以输出。
在下一个工作周期到来时(即t4时刻)，时钟信号转换为低电平，N3被时钟信号CLK触发为截止状态，输入电路101和输出电路102停止工作；同时，P3和P4被时钟信号CLK触发为导通状态，复位电路103工作，将第一输出端OUTP和第二输出端OUTN的电压重新拉升到高电平。
由此可见，比较器的工作过程就是将输入信号与参考信号进行比较，若输入信号大于参考信号，则输出比较信号一；若输入信号小于参考信号，则输出与比较信号一反相的比较信号二；以此，对输入信号的电平高低进行判定。
需要说明的是，在比较器的运行过程中，存在码间串扰(Inter-Symbol Interference，ISI)。码间串扰是由于系统传输总特性不理想，导致前后时间节点信号的波形畸变、展宽，并使前面波形出现很长的拖尾，蔓延到当前时间节点信号的抽样时刻上，从而对当前时间节点信号的判决造成干扰。图3是码间串扰的示意图，如图3所示，信号1、信号2和信号3在其峰值后的波形都产生了很长的拖尾，经过了数个时间节点后才缓慢下降到0，因此，峰值后时间节点信号的判决受到了影响，原本被判决为低电平的码元可能会被判决为高电平。
在数字集成电路中，通常采用二进制数字信号“1”和“0”来实现其功能。比较器可以用于判定输入信号为数字信号“1”或是“0”。当输入信号的电平大于参考信号时，输入信号被判定为数字信号“1”(即高电平信号)；当输入信号的电平小于参考信号时，输入信号被判定为数字信号“0”(即低电平信号)。那么，在前一个时间节点的输入信号为数字信号“1”时，由于其为高电平，会拉升后一个时间节点的实际输入信号的电平高于应有的电平；若此时后一个时间节点的输入信号为数字信号“0”，即应有的电平为低电平，则实际的电平可能被拉升至大于参考信号，从而被判定为数字信号“1”，造成信号失真。同理，在前一个时间节点的输入信号为数字信号“0”时，由于其为低电平，会降低后一个时间节点的实际输入信号的电平低于应有的电平；若此时后一个时间节点的输入信号为数字信号“1”，即应有的电平为高电平，则实际的电平可能被降低至小于参考信号，从而被判定为数字信号“0”，造成信号失真。
图4是本申请实施例提供的一种比较器的结构示意图，如图4所示，比较器40包括：第二级电路402、第一输入电路403、第二输入电路404、第一交叉耦合电路405和第二交叉耦合电路406。
第一交叉耦合电路405连接第一输入电路403；第二交叉耦合电路406连接第二输入电路404；第一输入电路403和第二输入电路404还均与第二级电路402连接；第二级电路402连接电源端VDD或接地端GND。
需要说明的是，根据比较器40所采用的电子元件的不同，第二级电路402所连接的接地端或电源端会发生变化。当比较器40采用一种电子元件方案时，第二级电路402连接电源端。当比较器40采用另一种电子元件方案时，第二级电路402连接接地端。在此不做限制。
本申请实施例中，第一输入电路403接收输入信号DQ和第一参考信号VREF_1，用于在导通时的采样阶段根据输入信号DQ和第一参考信号VREF_1生成第一数据端电压和第一参考端电压。第一交叉耦合电路405，用于将第一数据端电压和第一参考端电压相互正反馈，生成第一差分信号。第二输入电路404接收输入信号DQ和第二参考信号VREF_2，用于在导通时的采样阶段根据输入信号DQ和第二参考信号VREF_2生成第二数据端电压和第二参考端电压。第二交叉耦合电路406，用于将第二数据端电压和第二参考端电压相互正反馈，生成第二差分信号。第二级电路402，用于在重生阶段对第一差分信号或第二差分信号进行放大处理和锁存处理，以输出比较信号；其中，比较信号包括了第一比较子信号Fi和第二比较子信号FiB，Fi和FiB互为反相信号。
本申请实施例中，比较器40采用了两个不同的参考信号，即第一参考信号VREF_1和第二参考信号VREF_2。其中，VREF_1大于或小于VREF_2，对应的，本申请实施例所提供的比较器40可以采用两种电路方案。同时，VREF_1和VREF_2均小于输入信号DQ的高电平，且大于输入信号DQ的低电平。两个参考信号VREF_1和VREF_2具体的电压可以根据实际需要设定，在此不做限制。
以比较器40采用VREF_1大于VREF_2对应的电路方案为例，当上一个时间节点的DQ为高电平时，在当前时间节点的DQ采样阶段，第一输入电路403受到第一反馈信号Fi-1触发而导通，第二输入电路404受到第一反馈信号Fi-1B触发而关断，采用VREF_1与DQ进行比较；进而，若当前时间节点的DQ为低电平，由于VREF_1较高，当前时间节点的DQ被拉升后仍然不会大于VREF_1，仍可以被判定为数字信号“0”，信号不失真；若当前时间节点的DQ为高电平，由于VREF_1小于DQ的高电平，当前时间节点的DQ在被拉升后仍然大于VREF_1，仍可以被判定为数字信号“1”，信号不失真。同理，当上一个时间节点的DQ为低电平时，在当前时间节点的DQ采样阶段，第一输入电路403受到第一反馈信号Fi-1触发而关断，第二输入电路404受到第一反馈信号Fi-1B触发而导通，采用VREF_2与当前时间节点的DQ进行比较；进而，若当前时间节点的DQ为高电平，由于VREF_2较低，当前时间节点的DQ在被降低后仍然不会小于VREF_2，当前时间节点的DQ仍被判定为数字信号“1”，信号不失真；若当前时间节点的DQ为低电平，由于VREF_2大于DQ的低电平，当前时间节点的DQ在被降低后仍然小于VREF_2，仍被判定为数字信号“0”，信号不失真。
对应的，比较器40若采用VREF_1小于VREF_2的电路方案，那么，当上一个时间节点的DQ为高电平时，在当前时间节点的DQ采样阶段，第一输入电路403受到第一反馈信号Fi-1触发而关断，第二输入电路404受到第一反馈信号Fi-1B触发而导通，采用VREF_2与当前时间节点的DQ进行比较；当上一个时间节点的DQ为低电平时，在当前时间节点的DQ采样阶段，第一输入电路403受到第一反馈信号Fi-1触发而导通，第二输入电路404受到第一反馈信号Fi-1B触发而关断，采用第一参考信号VREF_1与当前时间节点的DQ进行比较。从而，保证当前时间节点的DQ不失真。
本申请实施例中，第一交叉耦合电路405和第二交叉耦合电路406均连接了点A和点B。在比较器40的采样阶段中，若第一输入电路403导通，则第一交叉耦合电路405会根据此时的点A处电压(即第一数据端电压)对此时的点B处电压(即第一参考端电压)进行正反馈，同时，根据此时的点B处电压(即第一参考端电压)对此时的点A处电压(即第一数据端电压)进行正反馈，从而加快采样阶段点A处电压和点B处电压的变化速率，更快地得到第一差分信号，减少了采样阶段的时间消耗。对应的，在比较器40的采样阶段中，若第二输入电路404导通，则第二交叉耦合电路406会根据此时的点A处电压(即第二数据端电压)对此时的点B处电压(即第二参考端电压)进行正反馈，同时，根据此时的点B处电压(即第二参考端电压)对此时的点A处电压(即第二数据端电压)进行正反馈，从而加快采样阶段点A处电压和点B处电压的变化速率，更快地得到第二差分信号，减少了采样阶段的时间消耗。
可以理解的是，本申请实施例所采用的比较器40能够根据上一个时间节点的输入信号，对应采用更合适的参考信号来与当前时间节点的输入信号进行比较，从而消除码间串扰带来的问题，使得比较结果不受码间串扰的影响，保证输入信号不失真。同时，第一交叉耦合电路405和第二交叉耦合电路406提高了比较器40在采样阶段中的电压变化速率，减少了采样阶段的时间消耗，从而提高了工作速率。
在本申请的一些实施例中，如图5所示，在比较器40中，第一输入电路403、第二输入电路404、第一交叉耦合电路405和第二交叉耦合电路406组成了第一级电路401；第一级电路401还包括：时钟开关电路407和第一复位电路408。
第一输入电路403与第二输入电路404通过第一复位电路408连接；第一复位电路408还连接电源端VDD或接地端GND。时钟开关电路407连接第一输入电路403与第二输入电路404；时钟开关电路407还连接接地端GND或电源端VDD。其中，时钟开关电路407和第一复位电路408均接收时钟信号。时钟开关电路407，用于在时钟信号的触发下，控制比较器40的导通，以进入采样阶段。第一复位电路408，用于在复位阶段对第一输入电路403和第二输入电路404复位。
本申请实施例中，在时钟信号的触发下，第一复位电路408可以在复位阶段将第一输入电路403的连接点C和第二输入电路404的连接点D分别与电源端VDD或接地端GND导通，从而将连接点C和连接点D的电压拉升到高电平，以完成对第一输入电路403和第二输入电路404的复位。或者，在时钟信号的触发下，第一复位电路408可以在复位阶段将第一输入电路403的连接点C和第二输入电路404的连接点D分别与接地端导通，从而将连接点C和连接点D的电压降低到低电平，以完成对第一输入电路403和第二输入电路404的复位。
本申请实施例中，在时钟信号的触发下，时钟开关电路407可以在采样阶段将第一输入电路403和第二输入电路404分别与接地端GND或电源端VDD导通，从而将比较器40导通，使比较器40开始运行。
需要说明的是，根据比较器40所采用的电子元件的不同，时钟开关电路407所连接的接地端或电源端，以及第一复位电路408所连接的电源端或接地端会发生变化。当比较器40采用一种电子元件方案时，时钟开关电路407连接接地端，第一复位电路408连接电源端；当比较器40采用另一种电子元件方案时，时钟开关电路407连接电源端，第一复位电路408连接接地端，在此不做限制。
可以理解的是，时钟开关电路407控制比较器40进入采样阶段，保证比较器40的正常运行。采用第一复位电路408对比较器40的局部电路进行复位，能够使比较器40更快地完成复位阶段，提高比较器40的运行速度。
在本申请的一些实施例中，如图5所示，第二级电路402包括：输出电路409和第二复位电路410。
第二复位电路410连接输出电路409；输出电路409还连接电源端VDD或接地端GND；第二复位电路410还连接电源端VDD或接地端GND。其中，输出电路409，用于在再生阶段对第一差分信号或第二差分信号进行放大处理和锁存处理，以输出比较信号。第二复位电路410，接收时钟信号，用于根据时钟信号，在复位阶段对输出电路409复位。
需要说明的是，根据比较器40所采用的电子元件的不同，输出电路409和第二复位电路410所连接的电源端或接地端会发生变化。当比较器40采用一种电子元件方案时，输出电路409和第二复位电路410均连接电源端；当比较器40采用另一种电子元件方案时，输出电路409和第二复位电路410均连接接地端，在此不做限制。
本申请实施例中，在时钟信号的触发下，第二复位电路410可以将输出电路409的连接点A和连接点B分别与电源端导通，从而将连接点A和连接点B的电压拉升到高电平，以完成对输出电路409的复位。或者，在时钟信号WCK的触发下，第二复位电路410可以将输出电路409的连接点A和连接点B分别与接地端导通，从而将连接点A和连接点B的电压降低到低电平，以完成对输出电路409的复位。
可以理解的是，采用第二复位电路410对比较器40的局部电路进行复位，能够使比较器40更快地完成复位阶段，提高比较器40的运行速度。
在本申请的一些实施例中，第一交叉耦合电路包括：第一耦合晶体管和第二耦合晶体管；第一差分信号包括：第一参考端输出信号和第一数据端输出信号；
第一耦合晶体管的第一端连接第二耦合晶体管的控制端，并连接到第一输入电路的第一输出端；第一耦合晶体管的控制端连接第二耦合晶体管的第一端，并连接到第一输入电路的第二输出端；第一耦合晶体管的第二端连接第二耦合晶体管的第二端，并连接到第一输入电路。第一耦合晶体管和第二耦合晶体管为NMOS或PMOS。其中，第一耦合晶体管，用于在采样阶段根据第一参考端电压对第一数据端电压正反馈，以得到第一数据端输出信号；第二耦合晶体管，用于在采样阶段根据第一数据端电压对第一参考端电压正反馈，以得到第一参考端输出信号。
本申请实施例中，第一耦合晶体管和第二耦合晶体管选用NMOS还是PMOS由比较器的电路结构决定。图7和图8分别示出了本申请实施例所提供的比较器的两种不同电路结构，下面结合图7和图8分别说明。
如图7所示，第一交叉耦合电路705包括第一耦合晶体管MN0和第二耦合晶体管MN1。MN0和MN1为NMOS；NMOS的栅极为控制端，其漏极为第一端，其源极为第二端。MN0的漏极连接MN1的栅极，并连接到第一输入电路703的第一输出端(即点A)；MN0的栅极连接MN1的漏极，并连接到第一输入电路703的第二输出端(即点B)；MN0的源极连接MN1的源极，并连接到第一输入电路703。在运行状态下，MN0根据其栅极电压(即第一参考端电压)的变化对其漏极电压(即第一数据端电压)正反馈，以加速其漏极电压的变化，最终得到采样阶段结束时的其漏极电压(即第一数据端输出信号)；MN1根据其栅极电压(即第一数据端电压)的变化对其漏极电压(即第一参考端电压)正反馈，以加速其漏极电压的变化，最终得到采样阶段结束时的其漏极电压(即第一参考端输出信号)。
如图8所示，第一交叉耦合电路805包括第一耦合晶体管MP0和第二耦合晶体管MP1。MP0和MP1为PMOS；PMOS的栅极为控制端，其漏极为第一端，其源极为第二端。MP0的漏极连接MP1的栅极，并连接到第一输入电路803的第一输出端(即点A)；MP0的栅极连接MP1的漏极，并连接到第一输入电路803的第二输出端(即点B)；MP0的源极连接MP1的源极，并连接到第一输入电路803。在运行状态下，MP0根据其栅极电压(即第一参考端电压)的变化对其漏极电压(即第一数据端电压)正反馈，以加速其漏极电压的变化，最终得到采样阶段结束时的其漏极电压(即第一数据端输出信号)；MP1根据其栅极电压(即第一数据端电压)的变化对其漏极电压(即第一参考端电压)正反馈，以加速其漏极电压的变化，最终得到采样阶段结束时的其漏极电压(即第一参考端输出信号)。
在本申请的一些实施例中，第二交叉耦合电路包括：第三耦合晶体管和第四耦合晶体管；第二差分信号包括：第二参考端输出信号和第二数据端输出信号；
第三耦合晶体管的第一端连接第四耦合晶体管的控制端，并连接到第二输入电路的第一输出端；第三耦合晶体管的控制端连接第四耦合晶体管的第一端，并连接到第二输入电路的第二输出端；第三耦合晶体管的第二端连接第四耦合晶体管的第二端，并连接到第二输入电路。第三耦合晶体管和第四耦合晶体管为NMOS或PMOS。其中，第三耦合晶体管，用于在采样阶段根据第二参考端电压对第二数据端电压正反馈，以得到第二数据端输出信号；第四耦合晶体管，用于在采样阶段根据第二数据端电压对第二参考端电压正反馈，以得到第二参考端输出信号。
本申请实施例中，第三耦合晶体管和第四耦合晶体管选用NMOS还是PMOS由比较器的电路结构决定。图7和图8分别示出了本申请实施例所提供的比较器的两种不同电路结构，下面结合图7和图8分别说明。
如图7所示，第二交叉耦合电路706包括第三耦合晶体管MN2和第四耦合晶体管MN3。MN2和MN3为NMOS；NMOS的栅极为控制端，其漏极为第一端，其源极为第二端。MN2的漏极连接MN3的栅极，并连接到第二输入电路704的第一输出端(即点A)；MN2的栅极连接MN3的漏极，并连接到第二输入电路704的第二输出端(即点B)；MN2的源极连接MN3的源极，并连接到第二输入电路704。在运行状态下，MN2根据其栅极电压(即第二参考端电压)的变化对其漏极电压(即第二数据端电压)正反馈，以加速其漏极电压的变化，最终得到采样阶段结束时的其漏极电压(即第二数据端输出信号)；MN3根据其栅极电压(即第二数据端电压)的变化对其漏极电压(即第二参考端电压)正反馈，以加速其漏极电压的变化，最终得到采样阶段结束时的其漏极电压(即第二参考端输出信号)。
如图8所示，第二交叉耦合电路806包括第三耦合晶体管MP2和第四耦合晶体管MP3。MP2和MP3为PMOS；PMOS的栅极为控制端，其漏极为第一端，其源极为第二端。MP2的漏极连接MP3的栅极，并连接到第二输入电路804的第一输出端(即点A)；MP2的栅极连接MP3的漏极，并连接到第二输入电路804的第二输出端(即点B)；MP2的源极连接MP3的源极，并连接到第二输入电路804。在运行状态下，MP2根据其栅极电压(即第二参考端电压)的变化对其漏极电压(即第二数据端电压)正反馈，以加速其漏极电压的变化，最终得到采样阶段结束时的其漏极电压(即第二数据端输出信号)；MP3根据其栅极电压(即第二数据端电压)的变化对其漏极电压(即第二参考端电压)正反馈，以加速其漏极电压的变化，最终得到采样阶段结束时的其漏极电压(即第二参考端输出信号)。
在本申请的一些实施例中，第一输入电路包括：第一输入晶体管、第二输入晶体管和第三输入晶体管；
第一输入晶体管的第一端和第二输入晶体管的第一端分别连接第二级电路；第三输入晶体管的第二端连接接地端或电源端；第一输入晶体管的第二端和第二输入晶体管的第二端均与第三输入晶体管的第一端连接。第一输入晶体管至第三输入晶体管为NMOS或PMOS。其中，第一输入晶体管的控制端接收输入信号；第二输入晶体管的控制端接收第一参考信号；第三输入晶体管的控制端接收第一反馈信号。当第三输入晶体管受到第一反馈信号触发为导通状态时，第一输入晶体管根据输入信号产生第一数据端电压，并作用于第二耦合晶体管的控制端；第二输入晶体管根据第一参考信号产生第一参考端电压，并作用于第一耦合晶体管的控制端。
本申请实施例中，第一输入晶体管、第二输入晶体管和第三输入晶体管选用NMOS还是PMOS由比较器的电路结构决定。图7和图8分别示出了本申请实施例所提供的比较器的两种不同电路结构，下面结合图7和图8分别说明。
如图7所示，比较器70中包括了第一输入电路703；第一输入电路703包括：第一输入晶体管MN4、第二输入晶体管MN5和第三输入晶体管MN6。MN4、MN5和MN6为NMOS；NMOS的栅极为控制端，其漏极为第一端，其源极为第二端。MN4的漏极在连接点A与第二级电路702连接，MN5的漏极在连接点B与第二级电路702连接。MN6的源极连接时钟开关电路707。MN4的源极和MN5的源极均与MN6的漏极连接。MN4的栅极接收输入信号DQ；MN5的栅极接收第一参考信号VREF_P；MN6的栅极接收第一反馈信号Fi-1。在运行状态下，当时钟信号WCK_i变换为高电平时，即比较器70进入采样阶段时，若第一反馈信号Fi-1为高电平，则MN6被Fi-1触发为导通状态，第一输入电路703被导通。进而，MN4根据所接收到的DQ，将点A处的电压变化，得到第一数据端电压，并作用于第二耦合晶体管MN1的栅极；MN5根据所接收到的VREF_P将点B处的电压变化，得到第一参考端电压，并作用于第一耦合晶体管MN0的栅极。
如图8所示，比较器80中包括了第一输入电路803；第一输入电路803包括：第一输入晶体管MP4、第二输入晶体管MP5和第三输入晶体管MP6。MP4、MP5和MP6为PMOS；PMOS的栅极为控制端，其漏极为第一端，其源极为第二端。MP4的漏极在连接点A与第二级电路802连接，MP5的漏极在连接点B与第二级电路802连接。MP6的源极连接时钟开关电路807。MP4的源极和MP5的源极均与MP6的漏极连接。MP4的栅极接收输入信号DQ；MP5的栅极接收第一参考信号VREF_N；MP6的栅极接收第一反馈信号Fi-1。在运行状态下，当时钟信号WCK_iB变换为低电平时，即比较器80进入采样阶段时，若第一反馈信号Fi-1为低电平，则MP6被Fi-1触发为导通状态，第一输入电路803被导通。进而，MP4根据所接收到的DQ，将点A处的电压变化，得到第一数据端电压，并作用于第二耦合晶体管MP1的栅极；MP5根据所接收到的VREF_N将点B处的电压变化，得到第一参考端电压，并作用于第一耦合晶体管MP0的栅极。
需要说明的是，VREF_P和VREF_N用于表示两个参考信号之间的大小关系：VREF_P大于VREF_N。在图7示出的比较器70中，由于第一参考信号大于第二参考信号，因此，第一参考信号采用VREF_P，第二参考信号采用VREF_N。在图8示出的比较器80中，由于第一参考信号小于第二参考信号，因此，第一参考信号采用VREF_N，第二参考信号采用VREF_P。
在本申请的一些实施例中，第二输入电路包括：第四输入晶体管、第五输入晶体管和第六输入晶体管；
第四输入晶体管的第一端和第五输入晶体管的第一端分别连接第二级电路；第四输入晶体管的第二端和第五输入晶体管的第二端均与第六输入晶体管的第一端连接。第四输入晶体管至第六输入晶体管为NMOS或PMOS。其中，第四输入晶体管的控制端接收输入信号；第五输入晶体管的控制端接收第二参考信号；第六输入晶体管的控制端接收第二反馈信号。当第六输入晶体管受到第二反馈信号触发为导通状态时，第四输入晶体管根据输入信号产生第二数据端电压，并作用于第四耦合晶体管的控制端；第五输入晶体管根据第二参考信号产生第二参考端电压，并作用于第三耦合晶体管的控制端。
本申请实施例中，第四输入晶体管、第五输入晶体管和第六输入晶体管选用NMOS还是PMOS由比较器的电路结构决定。图7和图8分别示出了本申请实施例所提供的比较器的两种不同电路结构，下面结合图7和图8分别说明。
如图7所示，比较器70中包括了第二输入电路704；第二输入电路704包括：第四输入晶体管MN7、第五输入晶体管MN8和第六输入晶体管MN9。MN7、MN8和MN9为NMOS；NMOS的栅极为控制端，其漏极为第一端，其源极为第二端。MN7的漏极在连接点A与第二级电路702连接，MN8的漏极在连接点B与第二级电路702连接。MN9的源极连接时钟开关电路707。MN7的源极和MN8的源极均与MN9的漏极连接。MN7的栅极接收输入信号DQ；MN8的栅极接收第二参考信号VREF_N；MN9的栅极接收第二反馈信号Fi-1B，第二反馈信号Fi-1B与第一反馈信号Fi-1互为反相信号。在运行状态下，当时钟信号WCK_i变换为高电平时，即比较器70进入采样阶段时，若第一反馈信号Fi-1为低电平，则第二反馈信号Fi-1B为高电平，MN9被Fi-1B触发为导通状态，第二输入电路704被导通。进而，MN7根据所接收到的DQ，将点A处的电压变化，得到第二数据端电压，并作用于第四耦合晶体管MN3的栅极；MN8根据所接收到的VREF_N将点B处的电压变化，得到第二参考端电压，并作用于第三耦合晶体管MN2的栅极。
如图8所示，比较器80中包括了第二输入电路804；第二输入电路804包括：第四输入晶体管MP7、第五输入晶体管MP8和第六输入晶体管MP9。MP7、MP8和MP9为PMOS；PMOS的栅极为控制端，其漏极为第一端，其源极为第二端。
MP7的漏极在连接点A与第二级电路802连接，MP8的漏极在连接点B与第二级电路802连接。MP9的源极连接时钟开关电路807。MP7的源极和MP8的源极均与MP9的漏极连接。MP7的栅极接收输入信号DQ；MP8的栅极接收第二参考信号VREF_P；MP9的栅极接收第二反馈信号Fi-1B，第二反馈信号Fi-1B与第一反馈信号Fi-1互为反相信号。在运行状态下，当时钟信号WCK_iB变换为低电平时，即比较器80进入采样阶段时，若第一反馈信号Fi-1为高电平，则第二反馈信号Fi-1B为低电平，MP9被Fi-1B触发为导通状态，第二输入电路804被导通。进而，MP7根据所接收到的DQ，将点A处的电压变化，得到第二数据端电压，并作用于第四耦合晶体管MP3的栅极；MP8根据所接收到的VREF_P将点B处的电压变化，得到第二参考端电压，并作用于第三耦合晶体管MP2的栅极。
需要说明的是，VREF_P和VREF_N用于表示两个参考信号之间的大小关系：VREF_P大于VREF_N。在图7示出的比较器70中，由于第一参考信号大于第二参考信号，因此，第一参考信号采用VREF_P，第二参考信号采用VREF_N。在图8示出的比较器80中，由于第一参考信号小于第二参考信号，因此，第一参考信号采用VREF_N，第二参考信号采用VREF_P。
在本申请的一些实施例中，第一复位电路包括：第一复位晶体管和第二复位晶体管。
第一复位晶体管的第一端和第二复位晶体管的第一端均连接电源端或接地端；第一复位晶体管的第二端连接第一输入电路；第二复位晶体管的第二端连接第二输入电路。第一复位晶体管和第二复位晶体管为PMOS或NMOS。其中，第一复位晶体管和第二复位晶体管的控制端均接收时钟信号。当时钟信号触发第一复位晶体管和第二复位晶体管为导通状态时，第一输入电路通过第一复位晶体管连接到电源端或接地端以复位，第二输入电路通过第二复位晶体管连接到电源端或接地端以复位。
本申请实施例中，第一复位晶体管和第二复位晶体管选用PMOS还是NMOS由比较器的电路结构决定。图7和图8分别示出了本申请实施例所提供的比较器的两种不同电路结构，下面结合图7和图8分别说明。
如图7所示，比较器70中包括了第一复位电路708；第一复位电路708包括：第一复位晶体管MP5和第二复位晶体管MP6。MP5和MP6为PMOS；PMOS的栅极为控制端，其源极为第一端，其漏极为第二端。MP5的源极和MP6的源极均连接电源端；MP5的漏极连接第一输入电路703；MP6的漏极连接第二输入电路704。MP5和MP6的栅极均接收时钟信号WCK_i。在运行状态下，当时钟信号WCK_i变换为低电平时，即比较器70进入复位阶段时，MP5和MP6被WCK_i触发为导通状态；第一输入电路703和第二输入电路704分别通过MP5和MP6连接到电源端，其各自连接点的电压由于被连接到电源端而被拉升至高电平，从而完成了第一输入电路703和第二输入电路704的复位。
如图8所示，比较器80中包括了第一复位电路808；第一复位电路808包括：第一复位晶体管MN5和第二复位晶体管MN6。MN5和MN6为NMOS；NMOS的栅极为控制端，其漏极为第一端，其源极为第二端。MN5的漏极和MN6的漏极均连接接地端；MN5的源极连接第一输入电路803；MN6的源极连接第二输入电路804。MN5和MN6的栅极均接收时钟信号WCK_iB。在运行状态下，当时钟信号WCK_iB变换为高电平时，即比较器80进入复位阶段时，MN5和MN6被WCK_iB触发为导通状态；第一输入电路803和第二输入电路804分别通过MN5和MN6连接到接地端，其各自连接点的电压由于被连接到接地端而被降低至低电平，从而完成了第一输入电路803和第二输入电路804的复位。
在本申请的一些实施例中，时钟开关电路包括：时钟开关晶体管；
时钟开关晶体管的第一端连接第一输入电路和第二输入电路；时钟开关晶体管的第二端连接接地端或电源端。时钟开关晶体管为NMOS或PMOS。其中，时钟开关晶体管的控制端接收时钟信号；当时钟开关晶体管在时钟信号的触发下处于导通状态时，第一输入电路和第二输入电路通过时钟开关晶体管连接到接地端或电源端，以导通比较器。
本申请实施例中，时钟开关晶体管选用NMOS还是PMOS由比较器的电路结构决定。图7和图8分别示出了本申请实施例所提供的比较器的两种不同电路结构，下面结合图7和图8分别说明。
如图7所示，比较器70中包括了时钟开关电路707；时钟开关电路707包括：时钟开关晶体管MN10。MN10为NMOS；NMOS的栅极为控制端，其漏极为第一端，其源极为第二端。MN10的漏极连接第一输入电路703和第二输入电路704；MN10的源极连接接地端；MN10的栅极接收时钟信号WCK_i。在运行状态下，WCK_i变换为高电平时，MN10在WCK_i的触发下处于导通状态，第一输入电路703和第二输入电路704通过MN10连接到接地端，比较器70被导通进入采样阶段。
如图8所示，比较器80中包括了时钟开关电路807；时钟开关电路807包括：时钟开关晶体管MP10。MP10为PMOS；PMOS的栅极为控制端，其漏极为第一端，其源极为第二端。MP10的漏极连接第一输入电路803和第二输入电路804；MP10的源极连接电源端；MP10的栅极接收时钟信号WCK_iB。在运行状态下，WCK_iB变换为低电平时，MP10在WCK_iB的触发下处于导通状态，第一输入电路803和第二输入电路804通过MP10连接到电源端，比较器80被导通进入采样阶段。
在本申请的一些实施例中，第二复位电路包括：第三复位晶体管和第四复位晶体管。
第三复位晶体管的第一端和第四复位晶体管的第一端均连接电源端或接地端；第三复位晶体管的第二端和第四复位晶体管的第二端分别连接输出电路。第三复位晶体管和第四复位晶体管为PMOS或NMOS。其中，第三复位晶体管和第四复位晶体管的控制端均接收时钟信号。当时钟信号触发第三复位晶体管和第四复位晶体管为导通状态时，输出电路通过第三复位晶体管和第四复位晶体管连接到电源端或接地端以复位。
本申请实施例中，第三复位晶体管和第四复位晶体管选用PMOS还是NMOS由比较器的电路结构决定。图7和图8分别示出了本申请实施例所提供的比较器的两种不同电路结构，下面结合图7和图8分别说明。
如图7所示，比较器70中包括了第二复位电路710；第二复位电路710包括：第三复位晶体管MP7和第四复位晶体管MP8。MP7和MP8为PMOS；PMOS的栅极为控制端，其源极为第一端，其漏极为第二端。MP7的源极和MP8的源极均连接电源端；MP7的漏极经过连接点A连接输出电路，MP8的漏极经过连接点B连接输出电路。MP7和MP8的栅极均接收时钟信号WCK_i。在运行状态下，当时钟信号WCK_i变换为低电平时，即比较器70进入复位阶段时，MP7和MP8被WCK_i触发为导通状态；输出电路709分别经过连接点A和连接点B被连接到电源端，连接点A和连接点B的电压由于被连接到电源端而被拉升至高电平，从而完成了输出电路709的复位。
如图8所示，比较器80中包括了第二复位电路810；第二复位电路810包括：第三复位晶体管MN7和第四复位晶体管MN8。MN7和MN8为NMOS；NMOS的栅极为控制端，其源极为第一端，其漏极为第二端。MN7的源极和MN8的源极均连接接地端；MN7的漏极经过连接点A连接输出电路，MN8的漏极经过连接点B连接输出电路。MN7和MN8的栅极均接收时钟信号WCK_iB。在运行状态下，当时钟信号WCK_iB变换为高电平时，即比较器80进入复位阶段时，MN7和MN8被WCK_iB触发为导通状态；输出电路809分别经过连接点A和连接点B被连接到接地端，连接点A和连接点B的电压由于被连接到接地端而被降低至低电平，从而完成了输出电路809的复位。
在本申请的一些实施例中，输出电路包括：第一输出晶体管、第二输出晶体管、第三输出晶体管、第四输出晶体管、第五输出晶体管和第六输出晶体管。
第一输出晶体管的控制端、第二输出晶体管的第一端、第三输出晶体管的控制端、第四输出晶体管的第二端和第六输出晶体管的第二端均连接到输出电路的第一输出端。第一输出晶体管的第一端、第二输出晶体管的控制端、第三输出晶体管的第二端、第四输出晶体管的控制端和第五输出晶体管的第二端均连接到输出电路的第二输出端。第一输出晶体管的第二端和第二输出晶体管的第二端分别连接第一输入电路、第二输入电路和第二复位电路。第三输出晶体管的第一端、第四输出晶体管的第一端、第五输出晶体管的第一端和第六输出晶体管的第一端均连接电源端或接地端。第一输出晶体管和第二输出晶体管为NMOS或PMOS；第三输出晶体管至第六输出晶体管为PMOS或NMOS。其中，第五输出晶体管的控制端和第六输出晶体管的控制端均接收时钟信号。
本申请实施例中，第一输出晶体管和第二输出晶体管选用NMOS还是PMOS，第三输出晶体管至第六输出晶体管选用PMOS还是NMOS，均由比较器的电路结构决定。图7和图8分别示出了本申请实施例所提供的比较器的两种不同电路结构，下面结合图7和图8分别说明。
如图7所示，比较器70中包括了输出电路709；输出电路709包括：第一输出晶体管MN10、第二输出晶体管MN11、第三输出晶体管MP1、第四输出晶体管MP2、第五输出晶体管MP3和第六输出晶体管MP4。MN10和MN11为NMOS；NMOS的栅极为控制端，其漏极为第一端，其源极为第二端。MP1、MP2、MP3和MP4为PMOS；PMOS的栅极为控制端，其源极为第一端，其漏极为第二端。MN10的栅极、MN11的漏极、MP1的栅极、MP2的漏极和MP4的漏极均连接到输出电路709的第一输出端，输出电路709的第一输出端输出比较信号中的Fi信号。MN10的漏极、MN11的栅极、MP1的漏极、MP2的栅极和MP3的漏极均连接到输出电路709的第二输出端，输出电路709的第二输出端输出比较信号中的FiB信号，FiB为Fi的反相信号。MN10的源极经过连接点A连接了第一输入电路703、第二输入电路704和第二复位电路710；MN11的源极经过连接点B连接了第一输入电路703、第二输入电路704和第二复位电路710。MP1的源极、MP2的源极、MP3的源极和MP4的源极均连接电源端。MP3的栅极和MP4的栅极均接收时钟信号WCK_i。
在时钟信号WCK_i为低电平时，即在比较器70的复位阶段，MP3和MP4被WCK_i触发保持为导通状态，此时，第一输出端和第二输出端的电压保持在高电平。当时钟信号WCK_i变换为高电平时，即比较器70的采样阶段开始时，MP3和MP4被WCK_i触发变换为截止状态，此时，输出电路709接收到的第一差分信号或者第二差分信号；第一输出端和第二输出端的电压受到第一差分信号或者第二差分信号的影响开始逐渐降低为低电平，直至触发MP1和MP2变换为导通状态，则比较器70的采样阶段结束，再生阶段开始。在比较器70的再生阶段开始时，由MP1和MP2组成的交叉耦合逆变器通过正反馈作用对第一输出端和第二输出端之间在采样阶段所形成的电压差进行放大；直至电压差被放大到足够的程度时，输出电路709对第一输出端和第二输出端的电压进行锁存，并将锁存的电平作为比较信号以输出，即输出Fi和FiB。
如图8所示，比较器80中包括了输出电路809；输出电路809包括：第一输出晶体管MP10、第二输出晶体管MP11、第三输出晶体管MN1、第四输出晶体管MN2、第五输出晶体管MN3和第六输出晶体管MN4。MP10和MP11为PMOS；PMOS的栅极为控制端，其漏极为第一端，其源极为第二端。MN1、MN2、MN3和MN4为NMOS；NMOS的栅极为控制端，其源极为第一端，其漏极为第二端。MP10的栅极、MP11的漏极、MN1的栅极、MN2的漏极和MN4的漏极均连接到输出电路809的第一输出端，输出电路809的第一输出端输出比较信号中的Fi信号。MP10的漏极、MP11的栅极、MN1的漏极、MN2的栅极和MN3的漏极均连接到输出电路809的第二输出端，输出电路809的第二输出端输出比较信号中的FiB信号，FiB为Fi的反相信号。MP10的源极经过连接点A连接了第一输入电路803、第二输入电路804和第二复位电路810；MP11的源极经过连接点B连接了第一输入电路803、第二输入电路804和第二复位电路810。MN1的源极、MN2的源极、MN3的源极和MN4的源极均连接接地端。MN3的栅极和MN4的栅极均接收时钟信号WCK_iB。
在时钟信号WCK_iB为高电平时，即在比较器80的复位阶段，MN3和MN4被WCK_iB触发保持为导通状态，此时，第一输出端和第二输出端的电压保持在低电平。当时钟信号WCK_iB变换为低电平时，即比较器80的采样阶段开始时，MN3和MN4被WCK_iB触发变换为截止状态，此时，输出电路809接收到的第一差分信号或者第二差分信号；第一输出端和第二输出端的电压受到第一差分信号或者第二差分信号的影响开始逐渐拉升为高电平，直至触发MN1和MN2变换为导通状态，则比较器80的采样阶段结束，再生阶段开始。在比较器80的再生阶段开始时，由MN1和MN2组成的交叉耦合逆变器通过正反馈作用对第一输出端和第二输出端之间在采样阶段所形成的电压差进行放大；直至电压差被放大到足够的程度时，输出电路809对第一输出端和第二输出端的电压进行锁存，并将锁存的电平作为比较信号以输出，即输出Fi和FiB。
图9是本申请实施例提供的一种判决反馈均衡电路的结构示意图，如图9所示，判决反馈均衡电路90中包括N级如上述实施例中的比较器；其中，N为大于1的正整数。
每级比较器的第一输入端接收输入信号DQ；每级比较器的第二输入端接收第一参考信号VREF_1；每级比较器的第三输入端接收第二参考信号VREF_2。
第1级比较器901的第四输入端与第N级比较器904的输出端连接，接收第N级比较器904输出的第N级比较信号FN/FNB；第1级比较器901的第五输入端接收第1时钟信号WCK_1。
第i级比较器903的第四输入端与第i-1级比较器902的输出端连接，接收第i-1级比较器902输出的第i-1级比较信号Fi-1/Fi-1B；第i级比较器903的第五输入端接收第i时钟信号WCK_i；其中，i大于1，且小于等于N。
每级比较器在每级时钟信号的触发下，根据每级比较器的第四输入端对应的比较信号，将输入信号DQ与第一参考信号VREF_1进行比较，或者，将输入信号DQ与第二参考信号VREF_2进行比较，以输出每级比较信号。
本申请实施例中，判决反馈均衡电路90中的每级比较器均具有五个输入端和一个输出端；每级比较器的五个输入端依次分别接收输入信号DQ、第一参考信号VREF_1、第二参考信号VREF_2、上一级比较信号(第1级比较器则接收第N级比较信号)以及每级比较器对应的时钟信号；每级比较器的输出端则输出每级比较信号。
本申请实施例中，每级比较信号中包含了两个互为反相的信号，这两个互为反相的信号分别作为上述实施例中的第一反馈信号和第二反馈信号，以输入下一级比较器中(第1级比较器则接收第N级比较信号)，例如，Fi-1和Fi-1B互为反相信号，Fi-1作为第一反馈信号输入第i级比较器，Fi-1B作为第二反馈信号输入第i级比较器。这样，可以根据每级比较器的输出结果，控制下一级比较器在采样阶段选择第一参考信号VREF_1还是第二参考信号VREF_2。
本申请实施例中，第i时钟信号WCK_i的相位比第i-1时钟信号WCK_i-1的相位晚360°/N，即每级比较器对应的时钟信号的相位比上一级比较器晚N分之一时钟周期，如此，第1时钟信号WCK_1的相位则比第N时钟信号WCK_N的相位同样晚了N分之一时钟周期。这样，由于比较器进入采样阶段受到时钟信号控制，因此，各时钟信号间的相位延迟，会使得各级比较器依次在各时间节点进入采样阶段，即各级比较器依次对输入信号DQ在一个时钟周期中的各时间节点上的电平进行采样，并输出各级比较信号，其中，各时间节点之间依次间隔N分之一时钟周期。也就是说，判决反馈均衡电路90中的各级比较器依次获取了输入信号DQ的码元。
例如，第i-1级比较器902受第i-1时钟信号WCK_i-1控制在第i-1时间节点进入采样阶段，对输入信号DQ在第i-1时间节点的电平进行采样，并输出了第i-1级比较信号Fi-1/Fi-1B；则在第i-1时间节点之后N分之一时钟周期的第i时间节点，第i级比较器903受第i时钟信号WCK_i控制进入采样阶段，对输入信号DQ在第i时间节点的电平进行采样，并输出第i级比较信号Fi/FiB；依次类推，到第N时间节点，第N级比较器904受第N时钟信号WCK_N控制进入采样阶段，对输入信号DQ在第N时间节点的电平进行采样，并输出第N级比较信号；而在第N时间节点之后，则进入了下一个时钟周期，在第N时间节点之后N分之一时钟周期的第N+1时间节点，重新由第1级比较器进入采样阶段对输入信号的电平进行采样。
如此，每级比较器所接收到的上一级比较信号，反映了前一个时间节点输入信号DQ的电平。以第i级比较器为例，第i级比较器会在第i时间节点对DQ进行采样，而其接收到Fi-1/Fi-1B信号则反映了第i-1时间节点DQ的电平。由于码间串扰的存在，第i-1时间节点DQ的电平会对第i时间节点DQ的电平产生干扰，而第i级比较器则可以将所接收到的Fi-1/Fi-1B信号作为第一反馈信号和第二反馈信号，根据Fi-1/Fi-1B信号在两个参考信号中对应选择合适的参考信号与第i时间节点DQ的电平进行比较；具体而言，当第i-1时间节点DQ的电平为高电平时，则选择电平较高的参考信号进行比较，当第i-1时间节点DQ的电平为低电平时，则选择电平较低的参考信号进行比较；从而消除码间串扰的影响。
需要说明的是，判决反馈均衡电路90采用上述实施例中的比较器时，需要根据所采用比较器的电路结构进行相应的调整。当判决反馈均衡电路90采用图7示出的比较器70作为第i级比较器时，可以将第一参考信号VREF_1设定为电平相对较高的参考信号VREF_P，将第二参考信号VREF_2设定为电平相对较低的参考信号VREF_N，输入时钟信号WCK_i；而当判决反馈均衡电路90采用图8示出的比较器80作为第i级比较器时，若要达到与比较器70相同的效果，则需要将第一参考信号VREF_1设定为电平相对较低的参考信号VREF_N，将第二参考信号VREF_2设定为电平相对较高的参考信号VREF_P，并输入与WCK_i反相的时钟信号WCK_iB。也即是说，图7示出的比较器70和图8示出的比较器80可以在判决反馈均衡电路90中互相等效替换。
可以理解的是，图9示出的判决反馈均衡电路90能够采用多级比较器对输入信号DQ在各个时间节点进行采样，每级比较器在对一个时间节点的DQ进行采样时，能够依据DQ在上一个时间节点的电平对应选择合适的参考信号，从而消除了码间串扰的影响，提高了输出结果的准确性。
在本申请的一些实施例中，如图9所示，判决反馈均衡电路90还包括：N个锁存器。
每个锁存器的输入端对应连接每级比较器的输出端，以接收每级比较信号；其中，每个锁存器，用于将每级比较信号保存，以输出每级锁存信号。
本申请实施例中，判决反馈均衡电路90所包括的每个锁存器，受到触发后，会接收每级比较信号，并将每级比较信号保存并输出。例如，第i锁存器907，受到触发后，会接收第i级比较信号Fi/FiB，并将Fi/FiB保存，并输出锁存信号Di。
在本申请的一些实施例中，如图10所示，当N＝4时，判决反馈均衡电路100中包括4级如上述实施例中的比较器：第1级比较器1001、第2级比较器1002、第3级比较器1003和第4级比较器1004。
每级比较器的第一输入端接收输入信号DQ；每级比较器的第二输入端接收第一参考信号VREF_1；每级比较器的第三输入端接收第二参考信号VREF_2。
第1级比较器1001的第四输入端与第4级比较器1004的输出端连接，接收第4级比较器1004输出的第4级比较信号F4/F4B；第1级比较器1001的第五输入端接收第1时钟信号WCK_1。
第2级比较器1002的第四输入端与第1级比较器1001的输出端连接，接收第1级比较器1001输出的第1级比较信号F1/F1B；第2级比较器1002的第五输入端接收第2时钟信号WCK_2。
第3级比较器1003的第四输入端与第2级比较器1002的输出端连接，接收第2级比较器1002输出的第2级比较信号F2/F2B；第3级比较器1003的第五输入端接收第3时钟信号WCK_3。
第4级比较器1004的第四输入端与第3级比较器1003的输出端连接，接收第3级比较器1003输出的第3级比较信号F3/F3B；第4级比较器1004的第五输入端接收第4时钟信号WCK_4。
每级比较器在每级时钟信号的触发下，根据每级比较器的第四输入端对应的比较信号，将输入信号DQ与第一参考信号VREF_1进行比较，或者，将输入信号DQ与第二参考信号VREF_2进行比较，以输出每级比较信号。
本申请实施例中，每级比较器对应的时钟信号的相位比上一级比较器晚90°(即四分之一时钟周期)。因此，各级比较器依次对输入信号DQ在一个时钟周期中的各时间节点上的电平进行采样，并输出各级比较信号，其中，各时间节点之间依次间隔四分之一时钟周期。每级比较器根据前一个时间节点DQ的电平，在两个参考信号中对应选择合适的参考信号与当前时间节点DQ的电平进行比较，从而消除码间串扰的影响。
在本申请的一些实施例中，如图10所示，判决反馈均衡电路100还包括：4个锁存器：第1锁存器1005、第2锁存器1006、第3锁存器1007和第4锁存器1008。
每个锁存器的输入端对应连接每级比较器的输出端，以接收每级比较信号；其中，每个锁存器，用于将每级比较信号保存，以输出每级锁存信号。
本申请实施例中，判决反馈均衡电路100所包括的每个锁存器，受到触发后，会接收每级比较信号，并将每级比较信号保存并输出。
图11至图14为本申请提供的判决反馈均衡电路(DFE)的效果示意图。
如图11所示，未使用DFE时，信号在时间节点0的电压对时间节点1和时间节点2的电压造成了码间串扰，时间节点1和时间节点2的低电平被拉高，无法采样到准确的电压；而在时间节点1和时间节点2使用DFE后，所采样的电压受到DFE的补偿，被降低到原有的低电平，从而消除了码间串扰的影响。
如图12所示，在时间节点1-4使用DFE后，将信号由原本的虚线部分拉低到实线部分，消除了前时间节点的高电平所带来码间串扰的影响。
图13和图14分别示出了未使用DFE和使用DFE这两种情况下的眼图(EyeDiagram)。眼图是将扫描所得的每一个码元波形重叠在一起而形成的，从眼图上可以观察出码间串扰和噪声的影响。眼图中的“眼睛”张的越大，且眼图越端正，表示码间串扰越小；反之表示码间串扰越大。未使用DFE时，如图13所示，眼图中的“眼睛”已经无法看见，每一个码元波形相互串扰而没有明显的界限，码间串扰很严重，这样，容易造成码元判决失误。而使用DFE后，如图14所示，眼图中形成了清晰的“眼睛”，各码元波形有清晰的界限，码间串扰的影响被消除，这样，码元判决会更加准确。
需要说明的是，在本申请中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。本申请所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。本申请所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。本申请所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (16)

1.一种比较器，其特征在于，包括：第二级电路、第一输入电路、第二输入电路、第一交叉耦合电路和第二交叉耦合电路；
所述第一交叉耦合电路连接所述第一输入电路；所述第二交叉耦合电路连接所述第二输入电路；
所述第一输入电路和所述第二输入电路还均与所述第二级电路连接；
所述第二级电路连接电源端或接地端；其中，
所述第一输入电路，用于在导通时的采样阶段根据输入信号和第一参考信号生成第一数据端电压和第一参考端电压；
所述第一交叉耦合电路，用于将所述第一数据端电压和所述第一参考端电压相互正反馈，生成第一差分信号；
所述第二输入电路，用于在导通时的采样阶段根据所述输入信号和第二参考信号生成第二数据端电压和第二参考端电压；
所述第二交叉耦合电路，用于将所述第二数据端电压和所述第二参考端电压相互正反馈，生成第二差分信号；
所述第二级电路，用于在重生阶段对所述第一差分信号或所述第二差分信号进行放大处理和锁存处理，以输出比较信号。
2.根据权利要求1所述的比较器，其特征在于，所述第一交叉耦合电路包括：第一耦合晶体管和第二耦合晶体管；所述第一差分信号包括：第一参考端输出信号和第一数据端输出信号；
所述第一耦合晶体管的第一端连接所述第二耦合晶体管的控制端，并连接到所述第一输入电路的第一输出端；所述第一耦合晶体管的控制端连接所述第二耦合晶体管的第一端，并连接到所述第一输入电路的第二输出端；所述第一耦合晶体管的第二端连接所述第二耦合晶体管的第二端，并连接到所述第一输入电路；
所述第一耦合晶体管和所述第二耦合晶体管为NMOS或PMOS；其中，
所述第一耦合晶体管，用于在采样阶段根据所述第一参考端电压对所述第一数据端电压正反馈，以得到所述第一数据端输出信号；
所述第二耦合晶体管，用于在采样阶段根据所述第一数据端电压对所述第一参考端电压正反馈，以得到所述第一参考端输出信号。
3.根据权利要求1所述的比较器，其特征在于，所述第二交叉耦合电路包括：第三耦合晶体管和第四耦合晶体管；所述第二差分信号包括：第二参考端输出信号和第二数据端输出信号；
所述第三耦合晶体管的第一端连接所述第四耦合晶体管的控制端，并连接到所述第二输入电路的第一输出端；所述第三耦合晶体管的控制端连接所述第四耦合晶体管的第一端，并连接到所述第二输入电路的第二输出端；所述第三耦合晶体管的第二端连接所述第四耦合晶体管的第二端，并连接到所述第二输入电路；
所述第三耦合晶体管和所述第四耦合晶体管为NMOS或PMOS；其中，
所述第三耦合晶体管，用于在采样阶段根据所述第二参考端电压对所述第二数据端电压正反馈，以得到所述第二数据端输出信号；
所述第四耦合晶体管，用于在采样阶段根据所述第二数据端电压对所述第二参考端电压正反馈，以得到所述第二参考端输出信号。
4.根据权利要求1所述的比较器，其特征在于，所述第一输入电路包括：第一输入晶体管、第二输入晶体管和第三输入晶体管；
所述第一输入晶体管的第一端和所述第二输入晶体管的第一端分别连接所述第二级电路；
所述第一输入晶体管的第二端和所述第二输入晶体管的第二端均与所述第三输入晶体管的第一端连接；
所述第一输入晶体管至第三输入晶体管为NMOS或PMOS；其中，
所述第一输入晶体管的控制端接收所述输入信号；所述第二输入晶体管的控制端接收所述第一参考信号；所述第三输入晶体管的控制端接收第一反馈信号；
当所述第三输入晶体管受到所述第一反馈信号触发为导通状态时，所述第一输入晶体管根据所述输入信号产生所述第一数据端电压，并作用于第二耦合晶体管的控制端；所述第二输入晶体管根据所述第一参考信号产生所述第一参考端电压，并作用于第一耦合晶体管的控制端。
5.根据权利要求1所述的比较器，其特征在于，所述第二输入电路包括：第四输入晶体管、第五输入晶体管和第六输入晶体管；
所述第四输入晶体管的第一端和所述第五输入晶体管的第一端分别连接所述第二级电路；
所述第四输入晶体管的第二端和所述第五输入晶体管的第二端均与所述第六输入晶体管的第一端连接；
所述第四输入晶体管至第六输入晶体管为NMOS或PMOS；其中，
所述第四输入晶体管的控制端接收所述输入信号；所述第五输入晶体管的控制端接收所述第二参考信号；所述第六输入晶体管的控制端接收第二反馈信号；
当所述第六输入晶体管受到所述第二反馈信号触发为导通状态时，所述第四输入晶体管根据所述输入信号产生所述第二数据端电压，并作用于第四耦合晶体管的控制端；所述第五输入晶体管根据所述第二参考信号产生所述第二参考端电压，并作用于第三耦合晶体管的控制端。
6.根据权利要求1所述的比较器，其特征在于，所述比较器还包括：第一复位电路和时钟开关电路；
通过所述第一复位电路连接所述第一输入电路与所述第二输入电路；所述第一复位电路还连接所述电源端或所述接地端；
所述时钟开关电路连接所述第一输入电路与所述第二输入电路；所述时钟开关电路还连接所述接地端或所述电源端；其中，
所述第一复位电路，用于在复位阶段对所述第一输入电路和所述第二输入电路复位；
所述时钟开关电路，用于在时钟信号的触发下，控制所述比较器的导通。
7.根据权利要求6所述的比较器，其特征在于，所述第一复位电路包括：第一复位晶体管和第二复位晶体管；
所述第一复位晶体管的第一端和所述第二复位晶体管的第一端连接所述电源端或所述接地端；所述第一复位晶体管的第二端连接所述第一输入电路；所述第二复位晶体管的第二端连接所述第二输入电路；
所述第一复位晶体管和所述第二复位晶体管为PMOS或NMOS；其中，
所述第一复位晶体管和所述第二复位晶体管的控制端均接收所述时钟信号；
当所述时钟信号触发所述第一复位晶体管和所述第二复位晶体管为导通状态时，所述第一输入电路通过所述第一复位晶体管连接到所述电源端或所述接地端以复位，所述第二输入电路通过所述第二复位晶体管连接到所述电源端或所述接地端以复位。
8.根据权利要求6所述的比较器，其特征在于，所述时钟开关电路包括：时钟开关晶体管；
所述时钟开关晶体管的第一端连接所述第一输入电路和所述第二输入电路；所述时钟开关晶体管的第二端连接所述接地端或所述电源端；
所述时钟开关晶体管为NMOS或PMOS；其中，
所述时钟开关晶体管的控制端接收所述时钟信号；
当所述时钟开关晶体管在所述时钟信号的触发下处于导通状态时，所述第一输入电路和所述第二输入电路通过所述时钟开关晶体管连接到所述接地端或所述电源端，以导通所述比较器。
9.根据权利要求1所述的比较器，其特征在于，所述第二级电路包括：输出电路和第二复位电路；
所述第二复位电路连接所述输出电路；所述输出电路还连接所述电源端或所述接地端；所述第二复位电路还连接所述电源端或所述接地端；其中，
所述输出电路，用于在重生阶段对所述第一差分信号或所述第二差分信号进行放大处理和锁存处理，以输出比较结果；
所述第二复位电路，用于在复位阶段对所述输出电路复位。
10.根据权利要求9所述的比较器，其特征在于，所述第二复位电路包括：第三复位晶体管和第四复位晶体管；
所述第三复位晶体管的第一端和第四复位晶体管的第一端均连接所述电源端或所述接地端；所述第三复位晶体管的第二端和所述第四复位晶体管的第二端分别连接所述输出电路；所述第三复位晶体管和所述第四复位晶体管为PMOS或NMOS；其中，
所述第三复位晶体管和所述第四复位晶体管的控制端均接收时钟信号；
当所述时钟信号触发所述第三复位晶体管和所述第四复位晶体管为导通状态时，所述输出电路通过所述第三复位晶体管和所述第四复位晶体管连接到所述电源端或所述接地端以复位。
11.根据权利要求9所述的比较器，其特征在于，所述输出电路包括：第一输出晶体管、第二输出晶体管、第三输出晶体管、第四输出晶体管、第五输出晶体管和第六输出晶体管；
所述第一输出晶体管的控制端、所述第二输出晶体管的第一端、所述第三输出晶体管的控制端、所述第四输出晶体管的第二端和所述第六输出晶体管的第二端均连接到所述输出电路的第一输出端；
所述第一输出晶体管的第一端、所述第二输出晶体管的控制端、所述第三输出晶体管的第二端、所述第四输出晶体管的控制端和所述第五输出晶体管的第二端均连接到所述输出电路的第二输出端；
所述第一输出晶体管的第二端和所述第二输出晶体管的第二端分别连接所述第一输入电路、所述第二输入电路和所述第二复位电路；
所述第三输出晶体管的第一端、所述第四输出晶体管的第一端、所述第五输出晶体管的第一端和所述第六输出晶体管的第一端均连接所述电源端或所述接地端；
所述第一输出晶体管和所述第二输出晶体管为NMOS或PMOS；所述第三输出晶体管至第六输出晶体管为PMOS或NMOS；其中，
所述第五输出晶体管的控制端和所述第六输出晶体管的控制端均接收时钟信号。
12.根据权利要求1至11任一项所述的比较器，其特征在于，
所述第一参考信号的电压大于或小于所述第二参考信号的电压。
13.一种判决反馈均衡电路，其特征在于，包括：N级如权利要求1至12中任意一项所述的比较器；其中，N为大于1的正整数；
每级比较器的第一输入端接收输入信号；所述每级比较器的第二输入端接收第一参考信号；所述每级比较器的第三输入端接收第二参考信号；
第1级比较器的第四输入端与第N级比较器的输出端连接，接收所述第N级比较器输出的第N级比较信号；所述第1级比较器的第五输入端接收第1时钟信号；
第i级比较器的第四输入端与第i-1级比较器的输出端连接，接收所述第i-1级比较器输出的第i-1级比较信号；所述第i-1级比较器的第五输入端接收第i时钟信号；其中，i大于1，且小于等于N；其中，
所述每级比较器在每级时钟信号的触发下，根据所述每级比较器的第四输入端对应的比较信号，将所述输入信号与所述第一参考信号进行比较，或者，将所述输入信号与第二参考信号进行比较，以输出每级比较信号。
14.根据权利要求13所述的判决反馈均衡电路，其特征在于，
所述第i时钟信号的相位比所述第i-1时钟信号的相位晚360°/N。
15.根据权利要求13或14所述的判决反馈均衡电路，其特征在于，
当N＝4时，所述第1级比较器的第四输入端与第4级比较器的输出端连接，接收所述第4级比较器输出的第4级比较信号；所述第1级比较器的第五输入端接收第1时钟信号。
16.根据权利要求13或14所述的判决反馈均衡电路，其特征在于，所述判决反馈均衡电路还包括：N个锁存器；
每个锁存器的输入端对应连接每级比较器的输出端，以接收每级比较信号；其中，
每个锁存器，用于将每级比较信号保存，以输出每级锁存信号。
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