CN109994146B - 半导体存储器件的检测电路及半导体存储器件 - Google Patents

Abstract

本发明实施例公开了一种半导体存储器件的检测电路及半导体存储器件。检测电路包括电阻单元和参考电阻，两者在阻抗端点串联组成串联支路；第一比较器和第二比较器的第一输入端连接阻抗端点，第一比较器的第二输入端连接参考电压提供单元的第一输出端；第二比较器的第二输入端连接参考电压提供单元的第二输出端；参考电压提供单元的第一输出端用于提供第一参考电压，参考电压提供单元的第二输出端用于提供第二参考电压，且第一参考电压小于第二参考电压；译码单元用于接收第一比较信号和第二比较信号，并根据第一比较信号和第二比较信号输出用于判断阻抗端点状态的信号。本发明实施例能够快速实现对阻抗端点的状态的判断。

Description

半导体存储器件的检测电路及半导体存储器件

技术领域

本发明涉及半导体存储技术领域，尤其涉及一种半导体存储器件的检测电路及半导体存储器件。

背景技术

在高速数据传输过程中如DRAM和CPU之间的数据传输，为了保持信号的完整性，阻抗匹配变得越来越重要，因此需要高精度的输出端口；其中，DRAM是Dynamic RandomAccess Memory的简称，中文名称为动态随机存取存储器，CPU是Central Processing Unit的简称，中文名称为中央处理器。

然而，输出端口的输出阻抗会随着制造工艺，应用环境如电压，温度等因素变化而变化。因此，DRAM需要采用具有高精度且阻抗可调节功能的输出端口，通常这个调整阻抗的过程叫做ZQ校准(ZQ calibration)，对应的电路是ZQ校准电路。如果连接到DRAM的阻抗端点(简称ZQ端点)的参考电阻由于各种原因出现了短路到电源或者是地，或者断路造成ZQ端点悬空，都会造成ZQ校准失败或者失真。

因此，如何快速判断ZQ端点状态，是本领域技术人员急需要解决的技术问题。

在背景技术中公开的上述信息仅用于加强对本发明的背景的理解，因此其可能包含没有形成为本领域普通技术人员所知晓的现有技术的信息。

发明内容

本发明实施例提供了一种半导体存储器件的检测电路及半导体存储器件，以至少解决现有技术中的以上技术问题。

为达到上述目的，本发明实施例提供了一种半导体存储器件的检测电路，包括：

电阻单元和参考电阻，两者在阻抗端点串联组成串联支路，所述串联支路的一端接地，所述串联支路的另一端连接电源；

参考电压提供单元；

第一比较器，所述第一比较器的第一输入端连接所述阻抗端点，所述第一比较器的第二输入端连接所述参考电压提供单元的第一输出端；

第二比较器，所述第二比较器的第一输入端连接所述阻抗端点，所述第二比较器的第二输入端连接所述参考电压提供单元的第二输出端；

其中，所述参考电压提供单元的第一输出端用于提供第一参考电压，所述参考电压提供单元的第二输出端用于提供第二参考电压，且所述第一参考电压小于所述第二参考电压；所述第一比较器用于比较所述阻抗端点的电压和第一参考电压并输出第一比较信号；所述第二比较器用于比较所述阻抗端点的电压和第二参考电压并输出第二比较信号；

译码单元，用于接收所述第一比较信号和所述第二比较信号，并根据所述第一比较信号和所述第二比较信号输出用于判断所述阻抗端点状态的信号。

本发明实施例还提供了一种半导体存储器件，包括上述任一所述的检测电路。

本发明实施例的半导体存储器件的检测电路，包括第一比较器，第二比较器和译码单元。第一比较器和第二比较器在半导体存储器件的一个时钟周期即可实现阻抗端点的电压分别与第一参考电压和第二参考电压的比较，对应第一比较信号和第二比较信号；译码单元将输入的二进制代码第一比较信号和第二比较信号的四种组合状态翻译成四种输出状态，每种输出状态包括四个输出端输出的信号；其中，四种输出状态反应阻抗端点的状态。这样，只需要通过半导体存储器件的一个时钟周期，就能实现对阻抗端点的状态的判断，快速实现了对阻抗端点的状态的判断。即在阻抗端点的参考电阻出现了短路到电源或者是地，或者断路造成阻抗端点悬空时，能够快速发现，减少了这些原因造成的阻抗校准失败或者失真的情况。

上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。

附图说明

在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。

图1为本发明一个实施例的半导体存储器件的检测电路的示意图；

图2为本发明又一个实施例的半导体存储器件的检测电路的示意图；

图3为本发明实施例的半导体存储器件的检测电路的译码单元的示意图；

图4为本发明实施例的半导体存储器件的检测电路的又一个译码单元的示意图。

附图标记：

100 电阻单元，

200 参考电阻，

300 阻抗端点，

400 参考电压提供单元，

410 参考电压提供单元的第一输出端，

420 参考电压提供单元的第二输出端，

510 第一比较器，

511a 第一比较器的同相输入端，

511b 第一比较器的反相输入端，

512 第一比较器的输出端，

520 第二比较器，

521a 第二比较器的同相输入端，

521b 第二比较器的反相输入端，

522 第二比较器的输出端，

600 译码单元，

611 译码单元的第一地址输入端，

612 译码单元的第二地址输入端，

621 译码单元的第一输出端，

622 译码单元的第二输出端，

623 译码单元的第三输出端，

624 译码单元的第四输出端，

700 阻抗端点校准电路，

710 第一上拉电阻，

720 第一下拉电阻。

具体实施方式

在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的现有技术技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。

下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域现有技术技术人员可以意识到其他工艺的应用和/或其他材料的使用。

实施例一

本发明实施例一提供了一种半导体存储器件的检测电路，如图1和图2所示，包括：

电阻单元100和参考电阻200，两者在阻抗端点300串联组成串联支路，串联支路的一端接地，串联支路的另一端连接电源；

参考电压提供单元400；

第一比较器510，第一比较器的第一输入端511a连接阻抗端点，第一比较器的第二输入端511b连接参考电压提供单元的第一输出端410；

第二比较器520，第二比较器的第一输入端521a连接阻抗端点，第二比较器的第二输入端521b连接参考电压提供单元的第二输出端420；

其中，参考电压提供单元的第一输出端410用于提供第一参考电压，参考电压提供单元的第二输出端420用于提供第二参考电压，且第一参考电压小于第二参考电压；第一比较器用于比较阻抗端点的电压和第一参考电压并输出第一比较信号；第二比较器用于比较阻抗端点的电压和第二参考电压并输出第二比较信号；

译码单元600，用于接收第一比较信号和第二比较信号，并根据第一比较信号和第二比较信号输出用于判断阻抗端点状态的信号。

本实施例的半导体存储器件的检测电路包括第一比较器，第二比较器和译码单元。第一比较器和第二比较器在半导体存储器件的一个时钟周期即可实现阻抗端点(即ZQ端点)的电压分别与第一参考电压和第二参考电压的比较，对应第一比较信号和第二比较信号；译码单元将输入的二进制代码第一比较信号和第二比较信号的四种组合状态翻译成四种输出状态，每种输出状态包括四个输出端输出的信号；其中，四种输出状态反应阻抗端点的状态。这样，只需要通过半导体存储器件的一个时钟周期，就能实现对阻抗端点的状态的判断，快速实现了对阻抗端点的状态的判断。即在阻抗端点的参考电阻出现了短路到电源或者是地，或者断路造成阻抗端点悬空时，能够快速发现，减少了这些原因造成的阻抗端点校准失败或者失真的情况。

在一个示例中，如图1和图2所示，第一比较器和第二比较器的第一输入端为皆同相输入端，第一比较器和第二比较器的第二输入端皆为反相输入端。

这样，在阻抗端点的电压V_ZQ高于第一参考电压V_REF1时，第一比较器131的输出端输出高电平信号1；在阻抗端点的电压V_ZQ低于第一参考电压V_REF1时，第一比较器131的输出端输出低电平信号0；在阻抗端点的电压V_ZQ高于第二参考电压V_REF2时，第二比较器132的输出端输出高电平信号1；在阻抗端点的电压V_ZQ低于第二参考电压V_REF2时，第二比较器132的输出端输出低电平信号0。

作为一种示例，第一比较器和第二比较器采用比较器，译码单元采用2-4译码器，其中，2-4译码器具有两个地址输入端，四个输出端和一个使能端，四个输出端的输出信号作为一个整体能够表达四种状态。

实施例二

本发明实施例二在实施例一的基础上，对译码单元，及译码单元与第一比较器的输出端和第二比较器的输出端的连接关系进行了限定。

关于译码单元的电路，可以是如图3所示，

译码单元的第一地址输入端611的输入信号用X₁表示，第二地址输入端612的输入信号用X₂表示，第一输出端621的输出信号用Y₁表示，第二输出端622的输出信号用Y₂表示，第三输出端623的输出信号用Y₃表示，第四输出端623的输出信号用Y₄表示；

译码单元的逻辑表达式满足以下关系式：

其中，E表示译码单元的使能信号。

作为第一种情况，第一地址输入端611与第一比较器的输出端512连接，第二地址输入端612与第二比较器的输出端522连接。

译码单元可以设置使能信号为低电平0时，无论第一地址输入端611和第二地址输入端612为何种状态，四个输出端输出全为0，译码单元处于非工作状态；使能信号为高电平1时，输出端的有效电平为1，译码单元处于工作状态。当使能信号为高电平1时，译码单元的真值表如下：

作为另一个具体的示例，译码单元还可以设置使能信号为高电平1时，无论第一地址输入端611和第二地址输入端612为何种状态，四个输出端输出全为1，译码单元处于非工作状态；使能信号为低电平0时，输出端的有效电平为0，译码单元处于工作状态。而当使能信号为低电平0时，译码单元的真值表如下：

通过上述第一种情况的两个真值表可得：

当译码单元的第三输出端623的输出信号Y₃为有效电平信号，译码单元的其他输出端的输出信号Y₁，Y₂和Y₄为无效电平信号时，代表的含义是V_REF1<V_ZQ<V_REF2，即阻抗端点与参考电阻连接正常，参考电阻连接到地或连接到电源。

当所述译码单元的第四输出端624的输出信号Y₄为有效电平信号，所述译码单元的其他输出端的输出信号Y₁，Y₂和Y₃为无效电平信号时，代表的含义是V_ZQ<V_REF1且V_ZQ<V_REF2，表示所述阻抗端点300短路到地。

当译码单元的第一输出端621的输出信号Y₁为有效电平信号，译码单元的其他输出端的输出信号Y₂，Y₃和Y₄为无效电平信号时，代表的含义是V_ZQ>V_REF1且V_ZQ>V_REF2，表示阻抗端点300短路到电源电压或悬空；

当译码单元的第二输出端622的输出信号Y₂为有效电平信号，译码单元的其他输出端的输出信号Y₁，Y₃和Y₄为无效电平信号时，代表的含义是V_ZQ<V_REF1且V_ZQ>V_REF2，表示第一比较器和第二比较器工作状态不正常，报错。

这样，只需要经过半导体存储器件的一个时钟周期，根据译码单元的四个输出端Y₁，Y₂，Y₃和Y₄的信号状态，就能判断出阻抗端点的状态，是阻抗端点与参考电阻连接正常，参考电阻连接到地或连接到电源电压，是阻抗端点短路到地，还是阻抗端点短路到电源电压，还是第一比较器和第二比较器工作状态不正常。

作为第二种情况，第一地址输入端611与第二比较器的输出端(522)连接，第二地址输入端612与第一比较器的输出端512连接：

译码单元可以设置使能信号为低电平0时，无论第一地址输入端611和第二地址输入端612为何种状态，四个输出端输出全为0，译码单元处于非工作状态；使能信号E为高电平1时，输出端的有效电平为1，译码单元处于工作状态。当使能端E为高电平1时，译码单元的真值表如下：

作为另一个具体的示例，译码单元还可以设置使能信号为高电平1时，无论第一地址输入端611和第二地址输入端612为何种状态，四个输出端输出全为1，译码单元处于非工作状态；使能信号为低电平0时，输出端的有效电平为0，译码单元处于工作状态。而当使能信号为低电平0时，译码单元的真值表如下：

通过上述第二种情况的两个真值表可得：

当译码单元的第二输出端622的输出信号Y₂为有效电平信号，译码单元的其他输出端的输出信号Y₁，Y₃和Y₄为无效电平信号时，代表的含义是V_REF1<V_ZQ<V_REF2，即阻抗端点与参考电阻连接正常，参考电阻连接到地或连接到电源。

当译码单元的第四输出端624的输出信号Y₄为有效电平信号，译码单元的其他输出端的输出信号Y₁，Y₂和Y₃为无效电平信号时，代表的含义是V_ZQ<V_REF1且V_ZQ<V_REF2，即阻抗端点短路到地。

当译码单元的第一输出端621的输出信号Y₁为有效电平信号，译码单元的其他输出端的输出信号Y₂，Y₃和Y₄为无效电平信号时，代表的含义是V_ZQ>V_REF1且V_ZQ>V_REF2，即阻抗端点短路到电源或悬空。

当译码单元的第三输出端623的输出信号Y₃为有效电平信号，译码单元的其他输出端的输出信号Y₁，Y₂和Y₄为无效电平信号时，代表的含义是V_ZQ<V_REF1且V_ZQ>V_REF2，第一比较器和第二比较器工作状态不正常，报错。

这样，只需要经过一个时钟周期，根据译码单元的四个输出端的输出信号，Y₁，Y₂，Y₃和Y₄的信号状态，就能判断出阻抗端点的状态，是阻抗端点与参考电阻连接正常，参考电阻连接到地或连接到电源电压，是阻抗端点短路到地，还是阻抗端点短路到电源电压，还是第一比较器和第二比较器工作状态不正常。

实施例三

本发明实施例三是与实施例二的区别在于译码单元的逻辑表达式不同，如图4所示，本发明实施例三的译码单元600的逻辑表达式为：

推理的过程与实施例二中相似，不在赘述。

实施例四

本发明实施例四是在实施例一至实施例三的基础上，对电阻单元的电阻R的可调范围进行了限定，包括两种情况，第一种情况是如图1所示的参考电阻的一端接地，第二种情况是如图2所示的参考电阻的一端接收电源电压。

对于第一种情况，参考电阻R₀的一端接地的情况：

第一参考电压V_REF1是电源电压V₀的m％，第二参考电压V_REF2是电源电压V₀的n％。

在参考电阻R₀连接到地的情况下，根据串联电路的性质可得ZQ端点的电压

且V_ZQ同时要满足m％V₀<V_ZQ<n％V₀；

即

经过运算，可得到

即电阻单元的电阻的调整范围是与R₀，m，n相关的数值。电阻单元的电阻R与R₀，m，n符合上述关系式，才能适用实施例一至实施例三的半导体存储器件的检测电路对阻抗端点的状态进行判断。

对于第二种情况，参考电阻的一端接收电源电压。推理的过程与第一种情况相似，不在赘述。对于第二种情况，参考电阻R₀的一端接地的情况：R与R₀，m，n之间符合以下关系：

关于第一参考电压和第二参考电压的取值范围，可以根据实际需要进行选择。作为第一参考电压和第二参考电压取值的示例，第一参考电压可以是大于等于电源电压的2％小于等于电源电压的15％的任一值；第二参考电压可以是大于等于电源电压的85％小于等于电源电压的95％的任一值。

即电阻单元的电阻R的调整范围是与R₀，m，n相关的数值。电阻单元的电阻R与R₀，m，n符合上述关系式，才能适用实施例一至实施例三的半导体存储器件的检测电路对阻抗端点的状态进行判断。

实施例五

对于半导体存储器件而言，通常都具有阻抗端点校准电路，本发明实施例一至实施例四的检测电路所在的半导体存储器件也具有阻抗端点校准电路。本发明实施例五是在实施例一至实施例四的基础上，对电阻单元和半导体存储器件中阻抗端点校准电路进行的进一步限定。

如图1所示，在半导体存储器件中阻抗端点串联的参考电阻接地时，阻抗端点校准电路700包括第一上拉电阻电路710，第二上拉电阻电路，下拉电阻电路，代码产生单元和控制电路等等；其中，第一上拉电阻电路710包括与参考电阻200组成串联支路的第一上拉电阻，控制电路在接收到阻抗校准命令和时钟信号后，由控制电路控制，先进行阻抗端点状态的判断，在阻抗端点与参考电阻连接正常的情况下，由控制单元控制进行阻抗校准命令对应的阻抗校准。可以将半导体存储器件中阻抗端点校准电路的上拉电阻复用为电阻单元。

即第一上拉电阻复用为电阻单元，尽量减少检测电路在半导体存储器件上需要增加的器件，减少对半导体存储器件上的空间的占用。

如图2所示，在半导体存储器件中阻抗端点串联的参考电阻连接电源时，阻抗端点校准电路700包括第一下拉电阻电路720，第二下拉电阻电路，上拉电阻电路，代码产生单元和控制电路等等；其中，第一下拉电阻电路720包括与参考电阻组成串联支路的第一下拉电阻，控制电路在接收到阻抗校准命令和时钟信号后，由控制电路控制，先进行阻抗端点状态的判断，在阻抗端点与参考电阻连接正常的情况下，由控制单元控制进行阻抗校准命令对应的阻抗校准。半导体存储器件中阻抗端点校准电路的第一下拉电阻复用为电阻单元。

即第一下拉电阻复用为电阻单元，尽量减少检测电路在半导体存储器件上需要增加的器件，减少对半导体存储器件上的空间的占用。

同时，第一比较器和/或第二比较器还可以复用为半导体存储器件中阻抗端点校准电路的比较器。尽量减少检测电路在半导体存储器件上需要增加的器件，减少对半导体存储器件上的空间的占用。

实施例六

本发明实施例六提供了一种半导体存储器件，包括实施例一至实施例五的检测电路。

实施例七

本发明实施例七提供了一种集成电路，集成电路包括实施例一至实施例五的半导体存储器件的检测电路。

以上，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (14)

1.一种半导体存储器件的检测电路，其特征在于，包括：

电阻单元和参考电阻，两者在阻抗端点串联组成串联支路，所述串联支路的一端接地，所述串联支路的另一端连接电源；

参考电压提供单元；

第一比较器，所述第一比较器的第一输入端连接所述阻抗端点，所述第一比较器的第二输入端连接所述参考电压提供单元的第一输出端；

第二比较器，所述第二比较器的第一输入端连接所述阻抗端点，所述第二比较器的第二输入端连接所述参考电压提供单元的第二输出端；

其中，所述参考电压提供单元的第一输出端用于提供第一参考电压，所述参考电压提供单元的第二输出端用于提供第二参考电压，且所述第一参考电压小于所述第二参考电压；所述第一比较器用于比较所述阻抗端点的电压和第一参考电压并输出第一比较信号；所述第二比较器用于比较所述阻抗端点的电压和第二参考电压并输出第二比较信号；

译码单元，用于接收所述第一比较信号和所述第二比较信号，并根据所述第一比较信号和所述第二比较信号输出用于判断所述阻抗端点状态的信号，

所述译码单元包括两个输入端和四个输出端，所述两个输入端中的一个与所述第一比较信号连接，另一个与所述第二比较信号连接，根据所述四个输出端的输出信号状态，判断所述阻抗端点的状态，所述阻抗端点的状态包括以下至少之一：阻抗端点与参考电阻连接正常、阻抗端点短路到地、阻抗端点短路到电源电压、第一比较器和第二比较器工作状态不正常。

2.根据权利要求1所述的检测电路，其特征在于，所述第一比较器和所述第二比较器的第一输入端皆为同相输入端，所述第一比较器和所述第二比较器的第二输入端皆为反相输入端。

3.根据权利要求2所述的检测电路，其特征在于，所述译码单元的第一地址输入端的输入信号用X₁表示，第二地址输入端的输入信号用X₂表示，第一输出端的输出信号用Y₁表示，第二输出端的输出信号用Y₂表示，第三输出端的输出信号用Y₃表示，第四输出端的输出信号用Y₄表示；

所述译码单元的逻辑表达式满足以下关系式：

或者

其中，E表示所述译码单元的使能信号。

4.根据权利要求3所述的检测电路，其特征在于，所述第一地址输入端与所述第一比较器的输出端连接，第二地址输入端与所述第二比较器的输出端连接：

当所述译码单元的第三输出端的输出信号Y₃为有效电平信号，所述译码单元的其他输出端的输出信号Y₁，Y₂和Y₄为无效电平信号时，表示所述阻抗端点与所述参考电阻连接正常，所述参考电阻连接到地或连接到电源电压。

5.根据权利要求4所述的检测电路，其特征在于，当所述译码单元的第四输出端的输出信号Y₄为有效电平信号，所述译码单元的其他输出端的输出信号Y₁，Y₂和Y₃为无效电平信号时，表示所述阻抗端点短路到地；

当所述译码单元的第一输出端的输出信号Y₁为有效电平信号，所述译码单元的其他输出端的输出信号Y₂，Y₃和Y₄为无效电平信号时，表示阻抗端点短路到电源电压；

当所述译码单元的第二输出端的输出信号Y₂为有效电平信号，所述译码单元的其他输出端的输出信号Y₁，Y₃和Y₄为无效电平信号时，表示所述第一比较器和所述第二比较器工作状态不正常，报错。

6.根据权利要求3所述的检测电路，其特征在于，所述第一地址输入端与所述第二比较器的输出端连接，第二地址输入端与所述第一比较器的输出端连接：

当所述译码单元的第二输出端的输出信号Y₂为有效电平信号，所述译码单元的其他输出端的输出信号Y₁，Y₃和Y₄为无效电平信号时，表示所述阻抗端点与所述参考电阻连接正常，所述参考电阻连接到地或连接到电源电压。

7.根据权利要求6所述的检测电路，其特征在于，当所述译码单元的第四输出端的输出信号Y₄为有效电平信号，所述译码单元的其他输出端的输出信号Y₁，Y₂和Y₃为无效电平信号时，表示阻抗端点短路到地；

当所述译码单元的第一输出端的输出信号Y₁为有效电平信号，所述译码单元的其他输出端的输出信号Y₂，Y₃和Y₄为无效电平信号时，表示阻抗端点短路到电源电压；

当所述译码单元的第三输出端的输出信号Y₃为有效电平信号，所述译码单元的其他输出端的输出信号Y₁，Y₂和Y₄为无效电平信号时，表示所述第一比较器和所述第二比较器工作状态不正常，报错。

8.根据权利要求1至7任一所述的检测电路，其特征在于，所述电阻单元和所述参考电阻组成的串联支路中，所述参考电阻的一端接地；

所述第一参考电压是电源电压的m％，所述第二参考电压是电源电压的n％；所述电阻单元的电阻用R表示，所述参考电阻的电阻用R₀表示，R与R₀，m，n之间符合以下关系：

9.根据权利要求1至7任一所述的检测电路，其特征在于，所述电阻单元和所述参考电阻组成的串联支路中，所述参考电阻的一端连接电源；

所述第一参考电压是电源电压的m％，所述第二参考电压是电源电压的n％；所述电阻单元的电阻用R表示，所述参考电阻的电阻用R₀表示，R与R₀，m，n之间符合以下关系：

10.根据权利要求1至7任一所述的检测电路，其特征在于，所述第一参考电压是大于等于电源电压的2％小于等于电源电压的15％的任一值；所述第二参考电压是大于等于电源电压的85％小于等于电源电压的95％的任一值。

11.根据权利要求1至7任一所述的检测电路，其特征在于，所述半导体存储器件中阻抗端点串联的参考电阻接地时，所述半导体存储器件中阻抗端点校准电路包括第一上拉电阻电路；其中，所述第一上拉电阻电路包括与参考电阻组成串联支路的第一上拉电阻；

所述第一上拉电阻复用为所述电阻单元。

12.根据权利要求1至7任一所述的检测电路，其特征在于，所述半导体存储器件中阻抗端点串联的参考电阻连接电源时，所述半导体存储器件中阻抗端点校准电路包括第一下拉电阻电路；其中，所述第一下拉电阻电路包括与参考电阻组成串联支路的第一下拉电阻；

所述第一下拉电阻复用为所述电阻单元。

13.根据权利要求1至7任一所述的检测电路，其特征在于，所述第一比较器和/或所述第二比较器复用为所述半导体存储器件中阻抗端点校准电路的比较器。

14.一种半导体存储器件，其特征在于，包括如权利要求1-13所述的半导体存储器件的检测电路。

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