CN101136238A - 半导体器件的输出电路 - Google Patents

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Abstract

一种半导体的输出电路，包括单位缓冲器，每个单位缓冲器具有在电源端VDDQ和输出端DQ之间连接的晶体管和电阻器，以及在电源端VSSQ和输出端DQ之间连接的晶体管和电阻器。该单位缓冲器中包括的晶体管的导通电阻值基本上相互相等，并且该单位缓冲器中包括的电阻器的电阻值相互不同。基于电阻器的电阻值之间的差值，可以抵消由于电源电阻引起的阻抗偏差。

Description

半导体器件的输出电路
技术领域
本发明涉及一种半导体器件的输出电路。具体地说，本发明涉及一种能够转变输出阻抗的输出电路。本发明还涉及一种包括具有输出电路的半导体存储器件的数据处理系统。
背景技术
近年来，对于半导体器件之间的数据传输(例如，在CPU和存储器之间)，需要非常高的数据传输率。为了实现高数据传输率，输入/输出信号的振幅被逐渐减小。如果输入/输出信号具有减小的振幅，那么输出缓冲器的阻抗的期望精确度变得严格。
输出缓冲器的阻抗根据制造过程中的工艺条件而变化。此外，在其实际使用过程中，输出缓冲器的阻抗受环境温度和电源电压的变化影响。当输出缓冲器需要高阻抗精确度时，利用可以调整其阻抗的输出缓冲器(日本专利申请特许-公开号2002-152032，2004-32070，2006-203405以及2005-159702)。这种输出缓冲器的阻抗由通常被称作“校准电路”的电路调整。
如日本专利申请特开号2006-203405和2005-159702中所公开的，该校准电路包括具有与输出缓冲器相同结构的复制缓冲器。当执行校准操作时，利用连接到校准端的外部电阻器，将校准端的电压与基准电压相比较，由此调整该复制缓冲器的阻抗。然后在输出缓冲器中反映该复制缓冲器的调整结果，且因此输出缓冲器的阻抗被设为期望值。
另一方面，在诸如DRAM(动态随机存取存储器)的半导体器件中，要求输出电路的阻抗可改变。为了满足该需要，考虑适于提供一种具有不同阻抗的多个输出缓冲器。但是，根据该方法，全部输出电路的电路规模变得非常大，并且在每个输出缓冲器中需要设置校准电路。
为了解决上面的问题，不准备具有不同阻抗的多个输出缓冲器，而是准备每个具有相互相同结构的多个单位缓冲器，并且可以根据规定的阻抗，改变并联使用的单位缓冲器的数目。根据该方法，当一个单位缓冲器的阻抗是X时，通过使用并联的Y个输出缓冲器，该输出阻抗可以被设为X/Y。
发明内容
但是，由于本发明人进行了有关并联使用单位缓冲器的方法的研究，很显然随着并联使用的单位缓冲器的数目增加，输出阻抗的误差变大。
因此，本发明的目的是增加输出电路的阻抗精确度，通过使用并联的单位缓冲器，可以改变该输出电路的输出阻抗。
本发明人进行了随着并联使用的单位缓冲器数目增加而导致输出阻抗的误差增加的研究。结果，本发明人发现，电源端和输出电路之间存在的电源电阻是误差增加的主要原因。基于该技术知识取得了本发明。
本发明的以上及其他目的可以通过一种半导体器件的输出电路来完成，该输出电路包括并联连接的多个单位缓冲器，每个单位缓冲器具有在电源端和输出端之间串联连接的晶体管和电阻器，其中
该多个单位缓冲器中包括的晶体管的导通电阻值基本上相互相同，并且及在该多个单位缓冲器当中，至少两个单位缓冲器中包括的电阻器的电阻值互相不同。
本发明的以上及其他目的也可以通过一种半导体器件的输出电路来完成，该输出电路包括：
包括一个单位缓冲器的第一输出缓冲器，该单位缓冲器具有晶体管和电阻器的串联电路；
具有并联连接的m个单位缓冲器的第二输出缓冲器，每个单位缓冲器具有晶体管和电阻器的串联电路；并且
具有并联连接的n个单位缓冲器的第三输出缓冲器，每个单位缓冲器具有晶体管和电阻器的串联电路；其中
第一至第三输出缓冲器中包括的晶体管的导通(ON)电阻值基本上相互相等，
第二输出缓冲器中包括的电阻器的电阻值基本上相互相等，
第三输出缓冲器中包括的电阻器的电阻值基本上相互相等，并且
第一至第三输出缓冲器中包括的至少两个电阻器的电阻值互相不同。
第一输出缓冲器中包括的电阻器的电阻值可以不同于第三输出缓冲器中包括的电阻器的电阻值。第二输出缓冲器中包括的电阻器的电阻值可以不同于第三输出缓冲器中包括的电阻器的电阻值。优选地，该第三输出缓冲器中包括的电阻器的电阻值低于第一和第二输出缓冲器中包括的电阻器的电阻值的至少其中之一。
在m等于2和n等于3的情况下，当使用一个单位缓冲器时，可以选择第一输出缓冲器，当使用两个单位缓冲器时，可以选择第二输出缓冲器，当使用三个单位缓冲器时，可以同时选择第一和第二输出缓冲器，当使用四个单位缓冲器时，可以同时选择第一和第三输出缓冲器，当使用五个单位缓冲器时，可以同时选择第二和第三输出缓冲器，并且当使用六个单位缓冲器时，可以同时选择第一至第三输出缓冲器。
如上所述，根据本发明，因为该单位缓冲器中包括的电阻器的电阻值有区别，由于电源电阻引起的阻抗偏差可以被抵消。因此，即使当并联使用的单位缓冲器的数目较大时，输出电路的阻抗可以被近似地设为期望值。
此外，通过进行该精确的校准操作，可以增加系统上的数据传输速度，并且可以配置更高速的数据处理系统。
附图说明
结合附图通过参考本发明的下列详细描述，将使本发明的上述及其他目的、特点和优点变得更明显，其中：
图1示出了根据本发明第一优选实施例的半导体器件的输出电路(输入和输出电路)的结构框图；
图2是图1所示的单位缓冲器的电路图；
图3是图1所示的单位缓冲器的等效电路图；
图4是图1所示的校准电路的电路图；
图5是图4所示的上拉电路的电路图；
图6是图4所示的下拉电路的电路图；
图7是图5所示的上拉电路的等效电路图；
图8是图1所示的前级电路的电路图；
图9是用于说明校准操作的流程图；
图10示出了在校准操作期间，校准端的电位变化的例子曲线；
图11示出了在校准操作期间，校准端的电位变化的另一例子曲线；
图12示出了根据本发明第二优选实施例的半导体器件的输出电路(输入和输出电路)的结构框图；
图13是图12所示的输出缓冲器的等效电路图；
图14示出目标输出阻抗和待操作的输出缓冲器之间的关系图表；
图15示出了根据本发明优选实施例的数据处理系统的结构框图；
图16是单位缓冲器的修改的等效电路图；并且
图17示出了电路内的单位缓冲器的互连例子的电路图。
具体实施方式
现在将参考附图详细说明本发明的优选实施例。
图1示出了根据本发明第一优选实施例的半导体器件的输出电路(输入和输出电路)100的结构框图。
如图1所示，根据本实施例的输出电路100包括连接到输出端DQ的n个单位缓冲器111至11n和输入缓冲器120，以及连接到校准端ZQ的校准电路130。在数据输入时输入缓冲器120被激活。因为输入缓冲器120的电路结构和数据输入操作的细节与本发明的内容不直接相关，因此在本说明书中将省略其说明。
图2是单位缓冲器111的电路图。
如图2所示，单位缓冲器111包括多个(在本实施例中，五个)并联连接的P沟道MOS晶体管211至215，多个(在本实施例中，五个)并联连接的N沟道MOS晶体管221至225，以及在晶体管211至215和晶体管221至225之间串联连接的电阻器R1和R2。电阻器R1和电阻器R2之间的触点被连接到数据端DQ。单位缓冲器111的包括P沟道MOS晶体管211至215和电阻器R1的一部分构成上拉电路PU。包括N沟道MOS晶体管221至225和电阻器R2的一部分构成下拉电路PD。
构成操作信号141P的五个操作信号141P1至141P5被提供给晶体管211至215的栅极。构成操作信号141N的五个操作信号141N1至141N5被提供给晶体管221至225的栅极。基于该布置，基于包括操作信号141P1至141P5和操作信号141N1至141n5的十个操作信号，能够对于单位缓冲器111中包括的十个晶体管进行单独的通/断控制。
包括晶体管211至215的并联电路，以及包括晶体管221至225的并联电路被设计成在导通时间期间具有电阻rmos。
但是，该晶体管的导通电阻根据制造条件而变化，并且还根据操作过程中的环境温度和电源电压而变化。因此，并不总是获得希望的阻抗。为了将rmos设置为该阻抗，需要调整待导通的晶体管的数目。为此，使用包括多个晶体管的并联电路。
为了精细地和在宽范围中调整该阻抗，优选地构成并联电路的多个晶体管的W/L比率(栅极宽度与栅极长度的比率)相互不同。优选地，使用二次幂的加权。考虑该点，根据本实施例，当晶体管211的W/L比率是“1”时，晶体管212至215的W/L分别被设为“2”，“4”，“8”和“16”(W/L比率的值是相对值，并不表示实际的W/L比率。这类似地应用于下面的说明)。通过基于操作信号141P1至141P5和操作信号141N1至141N5适当地选择待导通的晶体管，并联电路的导通电阻基本上可以被固定为rmos，而与由于制造条件和温度变化引起的变化无关。该电阻rmos被设为，例如，120Ω。
电阻器R1的电阻值被设为与并联电路的导通电阻rmos几乎相同的值，例如，120Ω。由此，当上拉电路PU和下拉电路PD的至少一个变为导通状态时，从输出端DQ观察的单位缓冲器111的阻抗变为240Ω。例如，钨(W)可以用于电阻器R1。
其他单位缓冲器112至11n的每一个还具有与图2所示的单位缓冲器111近似相同的电路结构。考虑该操作信号，使用相应的操作信号142P、142N至14nP和14nN代替操作信号141P和141N。使用电阻器R2至Rn代替电阻器R1。
图3是单位缓冲器111至11n的等效电路图。
在图3中，单位缓冲器111至11n中包括的并联晶体管被等效地示为一个晶体管。例如，图3中所示的晶体管111P对应于单位缓冲器111中包括的晶体管211至215，图3所示的晶体管111N对应于单位缓冲器111中包括的晶体管221至225。类似地，晶体管112P和112N对应于单位缓冲器112中包括的两个并联电路，晶体管11nP和11nN对应于单位缓冲器11n中包括的两个并联电路。
如图3所示，在电源端VDDQ和电源端(接地端)VSSQ之间分别连接单位缓冲器111至11n。但是，在芯片上，在电源端VDDQ和单位缓冲器111至11n之间，以及在电源端VSSQ和单位缓冲器111至11n之间，有一些距离。因此，在上面的电源端和单位缓冲器之间分别存在预定电阻分量rp(电源电阻)。在单位缓冲器之间也存在一些电阻分量。但是，单位缓冲器111至11n被共同地设置在芯片上的一个位置处，亦即，在输出端DQ附近。因此，单位缓冲器之间的电阻分量基本上可以忽略不计。
在本实施例中，单位缓冲器111至11n中包括的电阻器R1至Rn的电阻值分别被设为R1>R2>，...>Rn。如上所述，电阻器R1的电阻值被设为与并联电路的导通电阻rmos基本上相同的值。因此，其他电阻器R2至Rn的电阻值被设为略微地低于电阻器R1的电阻值。
具体地，Rj-R(j+1)的值(这里，j表示1至n-1的整数)优选地大于电源电阻rp的电阻，并且优选地约为电源电阻rp的电阻值的两倍。换句话说，优选地，设置下列关系：R1≈R2+2rp≈R3+4rp≈…≈Rn+2rp(n-1)。尽管之后将详细说明该关系的效果，但是可以抵消当单位缓冲器111至11n并联操作时发生的阻抗偏差。
图4是校准电路130的电路图。
如图3所示，校准电路130包括上拉电路131和132、下拉电路133、控制上拉电路131和132的操作的计数器134、控制下拉电路133的操作的计数器135、控制计数器134的比较器136以及控制计数器135的比较器137。
图5是上拉电路131的电路图。
如图5所示，上拉电路131具有与单位缓冲器111中包括的上拉电路PU基本上相同的电路结构。具体地，上拉电路131包括并联连接的五个P型沟道MOS晶体管311至315和电阻器R1，该电阻器R1的一端被连接到这些晶体管的漏极。电阻器R1的另一端被连接到校准端ZQ。
上拉电路131中包括的晶体管311至315分别对应于图2所示的晶体管211至215，且具有相同的阻抗。因此，与晶体管211至215的W/L比率一样，晶体管311至315的W/L比率也分别被设为“1”，“2”，“4”，“8”和“16”。但是，只要阻抗基本上相同，上拉电路131中包括的晶体管311至315的晶体管尺寸不需要与图2所示的晶体管211至215的晶体管尺寸精确地相同，也可以使用缩小的晶体管。
电阻器R1也对应于图2所示的电阻器R1。因此，上拉电路131中包括的电阻器R1的电阻值也被设为rmos，例如，120Ω。
计数器134将阻抗控制信号DRZQP1至DRZQP5分别提供给晶体管311至315的栅极，由此控制上拉电路131的工作。阻抗控制信号DRZQP1至DRZQP5对应于操作信号141P1至141P5。
上拉电路132也具有与图5所示的上拉电路131相同的电路结构。阻抗控制信号DRZQP1至DRZQP5也被提供给上拉电路132中包括的五个晶体管的栅极。
图6是下拉电路133的电路图。
如图6所示，下拉电路133具有与单位缓冲器111中包括的下拉电路PD基本上相同的电路结构。具体地说，下拉电路133包括并联连接的五个N沟道MOS晶体管321至325和电阻器R1，该电阻器R1的一端被连接到这些晶体管的漏极。
下拉电路133中包括的晶体管321至325分别对应于图2所示的晶体管211至215，并且具有相同的阻抗。在这点上，下拉电路133的结构类似于上拉电路131。电阻器R1也对应于图2所示的电阻器R1。因此，下拉电路133中包括的电阻器R1的电阻值也被设为rmos，例如，120Ω。
计数器135将阻抗控制信号DRZQN1至DRZQN5分别提供给晶体管321至325的栅极，由此控制下拉电路133的工作。阻抗控制信号DRZQN1至DRZQN5对应于操作信号141N1至141N5。
如上所述，上拉电路131和132具有与单位缓冲器111中包括的上拉电路PU基本上相同的电路结构。下拉电路133具有与单位缓冲器111中包括的下拉电路PD基本上相同的电路结构。因此，上拉电路131和132以及下拉电路133的阻抗被设为，例如，240Ω。
但是，因为上拉电路131被连接在电源端VDDQ和校准端ZQ之间，所以在电源端VDDQ和校准端ZQ之间存在电源电阻rp，如图7所示。因此，在使用上拉电路131的校准操作中，在包括电源电阻rp的状态下，调整晶体管131P的阻抗。晶体管131P等效地示出图5所示的晶体管311至315的并联电路。
因为校准电路130被设置在单位缓冲器111至11n附近，添加到上拉电路131的电源电阻rp的值与添加到单位缓冲器111至11n的电源电阻rp的电阻值大致一致。
如图4所示，上拉电路132和下拉电路133构成具有与单位缓冲器111基本上相同的电路结构的“复制缓冲器”。该复制缓冲器具有“基本上相同的”电路结构意味着该复制缓冲器中包括的晶体管在它们被缩小时被视为相同。作为复制缓冲器的输出端的接触A被连接到比较器137的非反相输入端(+)，如图4所示。
当控制信号ACT1被激活时，计数器134递增计数或递减计数。当从比较器136输出的比较信号COMP1处于高电平时，计数器134继续递增计数，并且当信号COMP1处于低电平时，计数器134继续递减计数。比较器136的非反相输入端(+)被连接到校准端ZQ，反相输入端(-)被连接到电阻器138和139之间的中间点，该电阻器138和139连接到电源电位(VDD)和地电位(GND)。
基于该结构，比较器136将校准端ZQ的电位与中间电压(VDD/2)相比较。当前者电位较高时，该输出比较信号COMP1被设为高电平。当后者电位较高时，该比较信号COMP1被设为低电平。
另一方面，当控制信号ACT2被激活时，计数器135递增计数或递减计数。当从比较器137输出的比较信号COMP2处于高电平时，计数器135继续递增计数，并且当信号COMP2处于低电平时，计数器135继续递减计数。比较器137的非反相输入端(+)被连接到接触点A，作为复制缓冲器的输出端，并且反相输入端(-)被连接到电阻器138和139之间的中间点。
基于该结构，比较器137将复制缓冲器的输出电位与中间电压(VDD/2)相比较。当前者电位较高时，输出比较信号COMP2被设为高电平。当后者电位较高时，比较信号COMP2被设为低电平。
当控制信号ACT1和ACT2被禁止时，计数器134和135停止计数操作，并保持当前计数值。如上所述，计数器134的计数值用于阻抗控制信号DRZQP，并且计数器135的计数值用于阻抗控制信号DRZQN。该共同的阻抗控制信号DRZQ被公共地提供给图1所示的前级电路141至14n。
图8是前级电路141的电路图。
如图8所示，前级电路141包括五个“或(OR)”电路411至415和五个“与(AND)”电路421至425。图1所示的输出控制电路150将选择信号151P公共地提供给“或”电路411至415，且校准电路130将控制信号DRZQP1至DRZQP5分别提供给“或”电路411至415。另一方面，输出控制电路150将选择信号151N公共地提供给“与”电路421至425，并且校准电路130将阻抗控制信号DRZQN1至DRZQN5分别提供给“与”电路421至425。
构成从“或”电路411至415输出的操作信号141P的操作信号141P1至141P5，并且构成从“与”电路421至425输出的操作信号141N的操作信号141N1至141N5被提供给单位缓冲器111，如图1和2所示，由此控制相应的晶体管。
其他前级电路142至14n也具有与图8所示的前级电路141类似的电路结构。在此情况下，来自输出控制电路150的选择信号152P和152N至15nP和15nN被提供给相应的前级电路142至14n中包括的“或”电路和“与”电路。
上面已经说明了根据本实施例的输出电路100的结构。接下来按照校准操作和数据输出操作的顺序来说明根据本实施例的输出电路100的工作。
首先，现在将说明校准操作。
该校准操作用于调整单位缓冲器111至11n的阻抗。为了校正由于制造时的工艺条件而引起的阻抗变化，和为了校正由于环境温度变化和电源电压变化而引起的阻抗变化，进行该校准操作。
因此，当需要高精确度时，优选地在实际操作期间周期性地执行校准操作，而不是仅仅在供电时间或诸如复位时间的初始化时间进行一次校准操作。下面详细说明该校准操作。
在执行该校准操作中，首先，外部电阻器Re需要被连接到校准端ZQ(参见图4)。外部电阻器Re需要具有与单位缓冲器111至11n需要的阻抗(即，复制缓冲器的阻抗)相同的阻抗。因此，如果单位缓冲器111至11n的目标阻抗是240Ω，那么使用具有240Ω的外部电阻器Re。
图9是用于说明校准操作的流程图。
首先，当通过外部命令指示校准操作时(步骤S11：YES)，控制信号ACT1被激活，校准电路130中包括的计数器134开始计数操作(步骤S12)。
因此，如果从比较器136输出的比较信号COMP1处于低电平，那么计数器134与控制信号ACT1同步继续进行递减计数。根据该递减计数，切换图5所示的晶体管311至315的通/断状态。具体地，因为晶体管311至315的W/L分别被设为“1”，“2”，“4”，“8”和“16”，计数器134的最低有效位(LSB)被分配给阻抗控制信号DRZQP1，且计数器134的最高有效位(MSB)被分配给阻抗控制信号DRZQP5。利用该布置，可以以最小间距改变上拉电路131的阻抗。
当继续进行递减计数时，上拉电路131的阻抗逐渐减小，并且校准端ZQ的电位逐渐增加，如图10所示。当上拉电路131的阻抗减小至小于目标阻抗Re时，例如，240Ω，校准端ZQ的电位超出中间电压(VDD/2)。结果，从比较器136输出的比较信号COMP1被反转为高电平。响应于此，计数器134继续递增计数，由此在此时增加上拉电路131的阻抗。
另一方面，如果从比较器136输出的比较信号COMP1处于高电平，那么计数器134与控制信号ACT1同步地继续递增计数。根据该递增计数，切换图5所示的晶体管311至315的通/断状态。当递增计数继续进行时，上拉电路131的阻抗逐渐地增加，并且校准端ZQ的电位逐渐减小，如图11所示。当上拉电路131的阻抗增加至超过目标阻抗Re时，例如，240Ω，校准端ZQ的电位超出中间电压(VDD/2)。结果，从比较器136输出的比较信号COMP1被反转为低电平。响应于此，计数器134继续递减计数，由此在此时减小上拉电路131的阻抗。
通过重复该操作，校准端ZQ的电位被稳定在中间电压(VDD/2)附近。此后，控制信号ACT1被禁止，由此停止计数器134的计数操作(步骤S13)。结果，计数器141的计数值被固定，并且构成阻抗控制信号DRZQP的阻抗控制信号DRZQP1至DRZQP5的电平被稳固。因为阻抗控制信号DRZQP也被提供给上拉电路132，上拉电路131和132具有彼此相同的阻抗。
基于上述操作，上拉电路131中包括的晶体管311至315(图7中所示的晶体管131P)的导通电阻rmos应该理想地变为rmos＝Re-R1。因此，当外部电阻器Re的电阻是240Ω和当电阻器R1的电阻是120Ω时，导通电阻rmos应该变为120Ω。
但是，如参考图7所述的，在电源端VDDQ和上拉电路131之间存在电源电阻rp。因此，校准操作之后的晶体管131P的实际导通电阻rmos变为rmos＝Re-R1-rp。因此，当外部电阻器Re具有240Ω时，当电阻器R1具有120Ω时，并且当电阻rp具有1.4Ω时，导通电阻rmos变为118.6Ω。换句话说，上拉电路131的阻抗(＝rmos+R1)被调整为238.6Ω(＝Re-rp)，而不是目标值240Ω。
当以此方式限定阻抗控制信号DRZQP的电平时，接下来激活控制信号ACT2(步骤S14)。结果，校准电路130中包括的计数器135的计数操作开始。
因此，使得下拉电路133的阻抗接近上拉电路132的阻抗。此后，控制信号ACT2被禁止，且计数器135的计数操作停止(步骤S14)。结果，计数器135的计数值被固定，并且阻抗控制信号DRZQN1至DRZQN5(＝DRZQN)的电平被限定。
基于该操作，下拉电路133的阻抗(＝rmos+R1)近似与上拉电路132的阻抗(Re-rp)一致。因此，如上面的例子所述的，当上拉电路132的阻抗是238.6Ω，而不是240Ω，以作为目标值时，下拉电路133的阻抗也被调整为238.6Ω，而不是240Ω，以作为目标值。
返回参考步骤S11，等候基于外部命令的校准操作的指令。当指示校准操作(步骤S11：YES)时，再次进行上述一系列的操作。
上面说明了校准操作。通过以上校准操作限定的阻抗控制信号DRZQ被公共地提供给图1所示的前级电路141至14n。因此，单位缓冲器111至11n中包括的晶体管并联电路的导通电阻rmos与上拉电路131和132或下拉电路133中包括的晶体管并联电路的导通电阻rmos一致。
接下来说明数据输出操作。
以上校准操作之后需要执行的数据输出操作被执行至少一次。由此，可以以精确的阻抗进行数据输出操作。
根据本实施例的输出电路100使用并联的i个(这里，i表示1至n的整数)单位缓冲器111至11i。具有较高电阻的单位缓冲器应该被优先选择。结果，当包括电源电阻rp的单位缓冲器111的阻抗是X，例如，240Ω时，输出阻抗可以被设为X/i。
具体地，当所需的输出阻抗是240Ω(i＝1)时，仅单位缓冲器111应该被操作。单位缓冲器111的阻抗与校准电路130中包括的复制缓冲器的阻抗(Re-rmos＝238.6Ω)相同。因此，包括电源电阻rp的电阻的输出阻抗精确地变为240Ω。
为了将输出阻抗设为120Ω(i＝2)，单位缓冲器111和112应该同时工作。如上所述，单位缓冲器112中包括的电阻器R2的电阻值低于单位缓冲器111中包括的电阻器R1的电阻值，并且优选地是R2≈R1-2rp。因此，当电源电阻rp的电阻是1.4Ω时，单位缓冲器112的阻抗变为235.8Ω。在此情况下，包括电源电阻rp的电阻的输出阻抗变为约120Ω，并与目标值X/2的值大致一致。
另一方面，当单位缓冲器111和单位缓冲器112的结构正好相同时，与现有的输出电路一样，包括电源电阻rp的电阻的输出阻抗变为120.7Ω，略微地偏离目标值X/2。为了校正该误差，在本实施例中，电阻器R2的电阻值被设置低于R1的电阻值。
此外，为了将输出阻抗设为80Ω(i＝3)，单位缓冲器111至113应该同时工作。单位缓冲器113中包括的电阻器R3的电阻值被设置低于单位缓冲器112中包括的电阻器R1的电阻值，优选地，R3≈R2-2rp。因此，当电源电阻rp的电阻是1.4Ω时，单位缓冲器113的阻抗变为233.0Ω。在此情况下，包括电源电阻rp的电阻的输出阻抗变为约80Ω，与目标值X/3大致一致。
在此情况下，当单位缓冲器111到113的结构正好相同时，与现有输出电路一样，包括电源电阻rp的电阻的输出阻抗变为80.9Ω，略微地偏离目标值X/3。当并联使用的单位缓冲器数目(＝i)变得更大时，这种误差变得更大。当i＝7时，误差率达到4.4％。
类似地，在将输出阻抗设为X/i中，当并联使用i个单位缓冲器111至11i时，包括电源电阻rp的电阻的输出阻抗可以与目标值X/i大致一致。
为了实际上操作单位缓冲器111至11n，从输出控制电路150输出的选择信号151P、151N至15nP以及15nN被设为预定的逻辑电平。
具体地，为了从输出端DQ输出高电平信号，对应于待工作的单位缓冲器111至11n的选择信号151P、151N至15nP以及15nN被设为低电平。由此，单位缓冲器中包括的上拉电路PU被导通，并从输出端DQ输出高电平信号。另一方面，为了从输出端DQ输出低电平信号，对应于待工作的单位缓冲器111至11n的选择信号151P、151N至15nP以及15nN被设为高电平。由此，单位缓冲器中包括的下拉电路PD被导通，从输出端DQ输出低电平信号。
考虑到在数据输出操作时单位缓冲器111至11n不工作，相应的选择信号151P至15nP被设为高电平，且相应的选择信号151N至15nN被设为低电平。因此，单位缓冲器中包括的上拉电路PU和下拉电路PD被关断，且单位缓冲器被设为高阻状态。
当使用输出端100作为终端的ODT(on die termination)功能被使用时，对应于待工作的单位缓冲器111至11n的选择信号151P至15nP被设为低电平，并且对应于请求的ODT阻抗，选择信号151N至15nN被设为高电平。由此，单位缓冲器中包括的上拉电路PU和下拉电路PD被导通，且输出电路100用作终端电阻器。
如上所述，根据本实施例的输出电路100通过考虑电源电阻rp，使得单位缓冲器111至11n中包括的电阻器R1至Rn具有不同的电阻值。因此，包括电源电阻rp的电阻的输出阻抗可以与目标值(X/i)大致一致。
在根据本实施例的输出电路100中，单位缓冲器111至11n中包括的所有电阻器R1至Rn的电阻值有区别，由此获得更精确的输出阻抗。根据该输出阻抗的所需精确度，单位缓冲器111至11n中包括的部分电阻器R1至Rn的电阻值可以互相一致。下面说明其中单位缓冲器中包括的部分电阻器的电阻值互相一致的例子。
图12示出了根据本发明第二优选实施例的半导体器件的输出电路(输入和输出电路)500的结构框图。在图12中，具有与图1所示的输出电路100相同结构的输出电路500的组成元件被以相同的参考数字表示，以及其冗余说明将被省略。
如图12所示，根据本实施例的输出电路500包括被连接到输出端DQ的七个单位缓冲器510、521、522、531至533以及540。在这些单位缓冲器的结构如图2所示，除了该输入信号和插入的电阻器不同之外。
在以上单位缓冲器当中，两个单位缓冲器521和522构成输出缓冲器520，且三个单位缓冲器531至533构成输出缓冲器530。尽管单位缓冲器510和540不被分组，但是在某些情况下，单位缓冲器510和540也被称作输出缓冲器510和540。
在本实施例中，对应于输出缓冲器510、520、530和540分别设置前级电路610、620、630以及640。因此，一个前级电路620公共地控制输出缓冲器520中包括的两个单位缓冲器521和522。一个前级电路630公共地控制输出缓冲器530中包括的三个单位缓冲器531至533。除输出控制电路700提供选择信号701P、701N至704P和704N，而不是选择信号151P和151N之外，前级电路610、620、630以及640具有与图8所示的前级电路141相同的电路结构。
图13是输出缓冲器510、520、530和540的等效电路图。图13将单位缓冲器中包括的并联晶体管等效地表示为一个晶体管，类似于图3。
如图13所示，在本实施例中，每个单位缓冲器510、521和522设有电阻器R1。单位缓冲器531至533设有电阻器R2。单位缓冲器540设有电阻器R3。当电源电阻rp的电阻是1.4Ω时，电阻器R1至R3的电阻值被如下设置：R1＝120Ω；R2＝110Ω；并且R3＝100Ω。单位缓冲器510,521和522中设置的电阻器R1分别具有与校准电路130内的复制缓冲器中设置的电阻器R1相同的电阻值。
图14示出了目标输出阻抗和待工作的输出缓冲器之间的关系图表。图14还示出了实际上获得的输出阻抗，和当所有单位缓冲器中包括的电阻器被设为电阻器R1的电阻(＝120Ω)时的常规输出阻抗。
根据本实施例的输出电路500具有七个单位缓冲器，且因此，可以被设为七种输出阻抗的任意一种。换句话说，输出电路500可以被设为包括240Ω、120Ω、80Ω、60Ω、48Ω、40Ω以及34Ω的七种输出阻抗的任意一种。
具体地，在将输出阻抗设置为240Ω时，仅输出缓冲器510被激活，如图14所示。如上所述，输出缓冲器(单位缓冲器)510中包括的电阻器R1具有与复制缓冲器中设置的电阻器R1相同的电阻值。因此，实际上获得的输出阻抗也变为240Ω。
在将输出阻抗设置为120Ω时，仅输出缓冲器520被激活。由此，实际上获得的输出阻抗变为120.7Ω。尽管该输出阻抗略微地偏离目标输出阻抗，但是该误差仅是小的。
在将输出阻抗设置为80Ω时，输出缓冲器510和520被同时激活。由此，实际上获得的输出阻抗变为80.9Ω。尽管该输出阻抗与目标输出阻抗的偏离增加，但是该误差仍然在约1％内。
在将输出阻抗设置为60Ω时，输出缓冲器510和530被同时激活。由此，实际上获得的输出阻抗变为59.2Ω。如图14所示，当所有单位缓冲器中包括的电阻器是R1时，实际上获得的输出阻抗是61.1Ω，在本实施例中该误差较小。
在将输出阻抗设置为48Ω时，输出缓冲器520和530被同时激活。由此，实际上获得的输出阻抗变为47.9Ω。当所有单位缓冲器中包括的电阻器是R1时，实际上获得的输出阻抗是49.1Ω，在本实施例中该误差较小。
在将输出阻抗设置为40Ω时，输出缓冲器510至530被同时激活。由此，实际上获得的输出阻抗变为40.3Ω。当所有单位缓冲器中包括的电阻器是R1时，实际上获得的输出阻抗是41.2Ω，在本实施例中该误差较小。
在将输出阻抗设置为34Ω时，所有输出缓冲器510至540被同时激活。由此，实际上获得的输出阻抗变为34.4Ω。当所有单位缓冲器中包括的电阻器是R1时，实际上获得的输出阻抗是35.5Ω，在本实施例中该误差较小。
如上所述，在本实施例中，单位缓冲器510、521、522、531至533以及540中包括的部分电阻器的电阻值是一致的。因此，尽管电源电阻rp的校正精确度略微地减小，但是可以显著地减小前级电路610至640的数目。由此，在防止电路规模的增加的同时，可以校正归因于电源电阻rp的输出阻抗的偏差。因此，根据本实施例的输出电路500在其要求电路规模被减小的实际半导体器件中可以显示出大的效果。
根据本发明的半导体器件可以是诸如DRAM的半导体存储器件。在存储模块上可以安装多个DRAM。但是，半导体器件不局限于安装在存储模块上的DRAM。外部电阻器Re可以是设置在存储模块上的分立器件等。此外，外部电阻器Re可以被分配给一个半导体存储器件，并且一个外部电阻器Re也可以由存储模块上的多个半导体存储器件共享。
根据本发明的半导体器件还被直接安装在数据处理系统上。但是，该半导体器件的结构不局限于此。构成外部电阻器Re的器件可以被安装在系统基底上，并且也可以被安装在半导体器件的封装上。可以由数据处理系统选择性地确定外部电阻器Re的阻抗值。
图15示出了使用根据本发明优选实施例的半导体存储器件的数据处理系统1000的结构框图。根据本实施例的半导体存储器件是DRAM。
图15所示的数据处理系统1000包括数据处理器1020和根据本实施例的半导体存储器件(DRAM)1030，数据处理器1020和DRAM 1030经由系统总线1010互相连接。例如，数据处理器1020包括微处理器(MPU)和数字信号处理器(DSP)。但是，数据处理器1020的组成元件不局限于这些。在图15中，尽管数据处理器1020和DRAM 1030经由系统总线1010互相连接，但是为了简化该说明，数据处理器1020和DRAM 1030可以经由本地总线互相连接，而不通过系统总线1010。
尽管为了简化说明，在图15中仅绘制一组系统总线1010，但是可以根据需要经由连接器串联或并联设置系统总线。在图15所示的存储系统数据处理系统中，存储装置1040、I/O装置1050以及ROM 1060被连接到系统总线1010。但是，这些装置未必是本发明的必需组成元件。
存储装置1040包括硬盘驱动器、光盘驱动器以及闪存存储器。I/O器件1050包括诸如液晶显示器的显示器件以及诸如键盘和鼠标的输入装置。I/O装置1050可以是输入装置和输出装置的任意一种。此外，尽管为了简化说明在图15绘制了每一个组成元件，但是每个组成元件的数目不局限于一个，也可以是一个，或两个，或更多。
本发明决不局限于上述实施例，而是在权利要求所述的本发明的范围内可以进行各种改进，以及这些改进被自然地包括在本发明的范围内。
例如，在第一实施例中，如图3所示，将电阻器R1至Rn插入在上拉侧的晶体管111P至11nP和输出端DQ之间，并且被插入在下拉侧的晶体管111n至11nN和输出端DQ之间，并且电阻器R1至Rn的电阻值互相不同。但是，本发明不局限于此。如图16所示，这些晶体管和输出端DQ之间的电阻器可以被一致地设为Rn，并且可以在晶体管和电源端VDDQ和电源端VSSQ之间设置分开的电阻器R11，R12，…。
在此情况下，当通过将电阻器R11，R12…的电阻值设为R11>R12>，...从而满足Rn+R11＝R1，Rn+R12＝R2，...的关系时，可以获得与第一实施例相同的效果。根据该方法，晶体管和输出端DQ之间的电阻器可以被一致地设为Rn，由此便于电路设计。
在第二实施例中，构成输出缓冲器520的两个单位缓冲器521和522的每一个具有独立的电路。类似地，构成输出缓冲器530的三个单位缓冲器531至533的每一个也具有独立的电路。但是，这些电路不需要彼此完全独立。只要单独的单位缓冲器可以被认为是与复制缓存器相同，在输出缓冲器内这些单位缓冲器可以相互连接，如图17所示。
图17示出构成输出缓冲器530并在输出缓冲器530内互相连接的三个单位缓冲器531至533。在该例子中，上拉电路PU中包括的P沟道MOS晶体管和电阻器的触点互相连接。类似地，下拉电路PD中包括的N沟道MOS晶体管和电阻器的触点互相连接。在此情况下，单独的单位缓冲器531至533被认为是与复制缓冲器相同。因此，在本发明中，“并联连接的单位缓冲器”也包括该情况。

Claims (16)

1.一种半导体器件的输出电路，包括并联连接的多个单位缓冲器，每个单位缓冲器具有在电源端和输出端之间串联连接的晶体管和电阻器，其中
多个单位缓冲器中包括的晶体管的导通电阻值基本上相互相等，并且在所述多个单位缓冲器当中，至少两个单位缓冲器中包括的电阻器的电阻值互相不同。
2.如权利要求1所述的半导体器件的输出电路，进一步包括选择将要使用的单位缓冲器的输出控制电路，其中所述输出控制电路优先选择其中电阻器的电阻值较高的单位缓冲器。
3.如权利要求1或2所述的半导体器件的输出电路，其中，所述至少两个单位缓冲器中包括的电阻器的电阻值之间的差值大于电源端和输出电路之间存在的电源电阻的值。
4.如权利要求3所述的半导体器件的输出电路，其中，所述差值约为电源电阻值的两倍。
5.一种半导体器件的输出电路，包括：
第一输出缓冲器，其包括一个单位缓冲器，所述单位缓冲器具有晶体管和电阻器的串联电路；
第二输出缓冲器，其具有并联连接的m个单位缓冲器，每个单位缓冲器具有晶体管和电阻器的串联电路；以及
第三输出缓冲器，其具有并联连接的n个单位缓冲器，每个单位缓冲器具有晶体管和电阻器的串联电路；其中
第一至第三输出缓冲器中包括的晶体管的导通电阻值基本上相互相等，
第二输出缓冲器中包括的电阻器的电阻值基本上相互相等，
第三输出缓冲器中包括的电阻器的电阻值基本上相互相等，并且
第一至第三输出缓冲器中包括的至少两个电阻器的电阻值互相不同。
6.如权利要求5所述的半导体器件的输出电路，其中，所述第一输出缓冲器中包括的电阻器的电阻值不同于第三输出缓冲器中包括的电阻器的电阻值。
7.如权利要求5所述的半导体器件的输出电路，其中，所述第二输出缓冲器中包括的电阻器的电阻值不同于第三输出缓冲器中包括的电阻器的电阻值。
8.如权利要求6所述的半导体器件的输出电路，其中，所述第三输出缓冲器中包括的电阻器的电阻值低于第一和第二输出缓冲器中包括的电阻器的电阻值的至少其中之一。
9.如权利要求5至8的任意一项所述的半导体器件的输出电路，其中，所述第一输出缓冲器中包括的电阻器的电阻值与第二输出缓冲器中包括的电阻器的电阻值基本上相等。
10.如权利要求5至8的任意一项所述的半导体器件的输出电路，其中，m等于2且n等于3，
当使用一个单位缓冲器时，选择第一输出缓冲器，
当使用两个单位缓冲器时，选择第二输出缓冲器，
当使用三个单位缓冲器时，同时选择第一和第二输出缓冲器，
当使用四个单位缓冲器时，同时选择第一和第三输出缓冲器，
当使用五个单位缓冲器时，同时选择第二和第三输出缓冲器，并且
当使用六个单位缓冲器时，同时选择第一至第三输出缓冲器。
11.如权利要求5至8的任意一项所述的半导体器件的输出电路，进一步包括第四输出缓冲器，其包括一个单位缓冲器，所述单位缓冲器具有晶体管和电阻器的串联电路，其中
所述第一至第四输出缓冲器中包括的晶体管的导通电阻值基本上相互相等，并且
所述第四输出缓冲器中包括的电阻器的电阻值不同于第一至第三输出缓冲器中包括的电阻器的电阻值。
12.如权利要求11所述的半导体器件的输出电路，其中，所述第四输出缓冲器中包括的电阻器的电阻值低于第一至第三输出缓冲器中包括的电阻器的电阻值。
13.如权利要求11所述的半导体器件的输出电路，其中，当选择七个单位缓冲器时，同时选择第一至第四输出缓冲器。
14.如权利要求1所述的半导体器件的输出电路，进一步包括复制缓冲器，所述复制缓冲器被连接到校准端并具有与单位缓冲器的至少其中之一基本上相同的结构。
15.如权利要求14所述的半导体器件的输出电路，进一步包括调整所述复制缓冲器的阻抗的控制器，其中所述控制器对复制缓冲器进行与单位缓冲器一样的阻抗控制。
16.一种包括数据处理器和半导体存储器件的数据处理系统，
其中所述半导体存储器件包括具有并联连接的多个单位缓冲器的输出电路，每个单位缓冲器具有在电源端和输出端之间串联连接的晶体管和电阻器，其中
所述多个单位缓冲器中包括的晶体管的导通电阻值基本上相互相等，并且在所述多个单位缓冲器当中，至少两个单位缓冲器中包括的电阻器的电阻值互相不同。
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