CN107767894A - 半导体存储装置 - Google Patents

Abstract

实施方式是提供一种可减少ZQ校准时间，抑制数据传送限制的半导体存储装置。实施方式的半导体存储装置具备存储单元阵列(10)、将存储在所述存储单元阵列中的数据输出至外部的控制器(300)的第1电路(11)、及对所述第1电路执行校准的第2电路(20)。所述第2电路是在自所述控制器接收到第1命令NormalZQcalCMD时，执行第1模式校准，且在自所述控制器接收到与所述第1命令不同的第2命令SPZQcalCMD时，执行与所述第1模式校准不同的第2模式校准。

Description

半导体存储装置

相关申请案

本申请享有以日本专利申请2016-161061号(申请日：2016年8月19日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

半导体存储装置中的数据等的输入输出缓冲器(输入输出电路)的特性是因PVT(Process Voltage Temperature，工艺电压温度)的变动而变化。若该特性偏离适当范围，则高速数据传送变得困难。因此，必须将输入输出电路的特性变化校正后复原到适当范围内。

作为该方法，建议有ZQ(Zero Quotient)校准功能。ZQ校准是通过使用与输入输出电路的信号线连接的终端电阻，而动态地校正输入输出电路的信号线的阻抗。该ZQ校准为维持输入输出电路的信号而被频繁地执行。

然而，在ZQ校准中，无法利用输入输出电路。因此，若频繁地执行ZQ校准，则无法执行输入输出电路所进行的数据传送，导致数据传送受到限制。

发明内容

实施方式是提供一种可减少ZQ校准的时间，抑制数据传送限制的半导体存储装置。

实施方式的半导体存储装置具备存储单元阵列、将存储在所述存储单元阵列中的数据输出至外部的控制器的第1电路、及对所述第1电路执行校准的第2电路。所述第2电路在自所述控制器接收到第1命令时执行第1模式校准，且在自所述控制器接收到与所述第1命令不同的第2命令时执行与所述第1模式校准不同的第2模式校准。

附图说明

图1是表示第1实施方式的存储系统及主机的图。

图2是表示第1实施方式的半导体存储装置的图。

图3是表示第1实施方式的半导体存储装置中的存储单元阵列的图。

图4是表示第1实施方式的半导体存储装置中的ZQ校准执行电路的一例的图。

图5是表示第1实施方式的半导体存储装置中的上拉电路21A的图。

图6是表示第1实施方式的半导体存储装置中的上拉电路21B的图。

图7是表示第1实施方式的半导体存储装置中的下拉电路21C的图。

图8是表示第1实施方式的半导体存储装置中的ZQ校准时的各种信号的时序图的一例的图。

图9是表示第1实施方式的半导体存储装置中的ZQ校准序列的流程图。

图10(a)、(b)是表示图9的流程图中的各种信号的具体例的时序图。

图11(a)、(b)是表示第1实施方式的半导体存储装置中的命令序列的第1例的图。

图12是表示第1实施方式的半导体存储装置中的命令序列的第1例的图。

图13是表示第1实施方式的半导体存储装置中的命令序列的第2例的图。

图14(a)、(b)是表示第1实施方式的半导体存储装置中的命令序列的第2例的图。

图15是表示第1实施方式的半导体存储装置中的命令序列的第2例的图。

图16是表示第2实施方式的半导体存储装置中的ZQ校准序列的流程图。

图17(a)、(b)是表示图16的流程图中的各种信号的具体例的时序图。

图18(a)、(b)是表示图17的变化例的时序图。

图19是表示第3实施方式的半导体存储装置的图。

图20是表示第3实施方式的半导体存储装置中的ZQ校准序列的流程图。

图21是表示第4实施方式的半导体存储装置中的ZQ校准序列的流程图。

具体实施方式

以下参照附图，说明本实施方式。在附图中，对于同一部分标注同一参照符号。

＜第1实施方式＞

以下，使用图1至图15，对第1实施方式的半导体存储装置进行说明。以下，对半导体存储装置为NAND(与非)存储器的情形进行说明，但不限于此，半导体存储装置也可以是任意的非易失性半导体存储器。而且，以下的说明中，「连接」不仅包括直接连接的情形，也包括经由任意的元件而连接的情形。

[第1实施方式的构成例]

图1是表示第1实施方式的存储系统100及主机200的图。

如图1所示，存储系统100具有控制器300及NAND存储器(半导体存储装置)400。

控制器300是基于例如来自主机200的数据(用户数据等)、命令、及地址，控制NAND存储器400。控制器300将来自主机200的数据、命令、及地址传送至NAND存储器400。而且，控制器300产生各种信号，且将其等输出至NAND存储器400。另外，在图1中，配置有5个NAND存储器400，但不限于此，可进行适当变更。

图2是表示第1实施方式的半导体存储装置400的图。图3是表示第1实施方式的半导体存储装置400中的存储单元阵列10的图。

如图2所示，半导体存储装置400具有存储单元阵列10、输入输出电路11、逻辑控制电路12、就绪/忙碌控制电路13、寄存器14、时序器15、电压产生电路16、行解码器17、读出放大器18、及ZQ校准控制电路20。

存储单元阵列10具备多个块BLK(BLK0、BLK1、…)。更具体而言，如图3所示，块BLK0包含多个NAND串ST。各NAND串ST包含例如n个(n为2以上的整数)存储单元晶体管MC(MC0～MCn-1)、及选择晶体管S1、S2。

存储单元晶体管MC(以下，也存在简称为存储单元MC的情况)具备包括控制栅极及电荷聚集层的叠栅，且非易失性地保持数据。存储单元晶体管MC0～MCn-1是串联地形成其电流路径。一端侧的存储单元晶体管MCn-1的第1端子连接于选择晶体管S1的第1端子，另一端侧的存储单元晶体管MC0的第1端子连接于选择晶体管S2的第1端子。

多个选择晶体管S1的栅极共通连接于选择栅极线SGD。另一方面，多个选择晶体管S2的栅极共通连接于选择栅极线SGS。而且，存储单元晶体管MC0～MCn-1的控制端子分别共通连接于字线WL0～WLn-1的各字线。

而且，存储单元阵列10内矩阵状配置的NAND串ST中位于同一行(在块BLK间排列)的NAND串ST的选择晶体管S1的第2端子共通连接于任一个位线BL(BL0～BLm-1，m为2以上的整数)。而且，选择晶体管S2的第2端子共通连接于源极线SL。源极线SL在例如多个块BLK内为共通。

位于同一块BLK内的存储单元晶体管MC的数据是例如批量地被擦除。相对于此，数据的读出及写入是在与任一块BLK的任一字线WL共通地连接的多个存储单元晶体管MC的每一个存储单元晶体管MC中批量地执行。将该数据单位称为「页面」。

块BLK1、BLK2的结构因与块BLK0相同而省略。

如图2所示，输入输出电路11自半导体存储装置400的外部(控制器300)收发信号DQ(DQ0～DQ7)。信号DQ包含命令、地址、及数据等。输入输出电路11将来自外部的命令及地址传送至寄存器14。输入输出电路11将来自外部的写入数据传送至读出放大器18，且将来自读出放大器18的读出数据传送至外部。而且，输入输出电路11自外部接收电压Vref。电压Vref是基准电压，且成为各操作中的电压的基准。而且，输入输出电路11将数据选通信号DQS、/DQS与读出数据一同地发送至外部。读出数据是与信号DQS、/DQS同步地读出。

逻辑控制电路12是自外部接收各种控制信号，控制输入输出电路11及时序器15。作为该控制信号，例如使用芯片使能信号/CE、命令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号/WE、读取使能信号RE、/RE、写入保护信号/WP、及数据选通信号DQS、/DQS。信号/CE将半导体存储装置400设为使能。信号CLE及ALE分别对输入输出电路11通知信号DQ为命令及地址。信号/WE对输入输出电路11指示信号DQ的输入。信号RE、/RE对输入输出电路11指示信号DQ的输出。信号/WP在例如电源接通断开时将半导体存储装置400设为保护状态。信号DQS、/DQS是与写入数据一同地被接收。写入数据是与信号DQS、/DQS同步地被写入。

就绪/忙碌控制电路13将信号/RB传送至外部，且对外部通知半导体存储装置400的状态。信号/RB表示半导体存储装置400为就绪状态(受理来自外部的命令的状态)抑或是忙碌状态(不受理来自外部的命令的状态)。

寄存器14是保持命令及地址。寄存器14将地址传送至行解码器17及读出放大器18，并且将命令传送至时序器15。而且，寄存器14保持用以控制基于命令而执行的序列的各种表格。

时序器15接收命令，并参照寄存器14的各种表格。接着，时序器15按照各种表格中所示的信息，控制半导体存储装置400的整体。

电压产生电路16按照时序器15的控制，产生数据的写入、读出及擦除等操作所需的电压。电压产生电路16将所产生的电压供给至行解码器17及读出放大器18。

行解码器17自寄存器14接收行地址，且基于行地址选择存储单元阵列10内的字线WL。接着，行解码器17将来自电压产生电路16的电压供给至所选择的字线WL。

读出放大器18经由存储单元阵列10内的位线BL将存储单元MC的数据读出，或者经由位线BL将数据写入至存储单元阵列10内的存储单元MC。读出放大器18包括未图示的数据锁存器，且数据锁存器暂时地存储写入数据及读出数据。读出放大器18自寄存器14接收行地址，且基于行地址将数据锁存器的数据输出至输入输出电路11。

ZQ校准控制电路20具备ZQ校准执行电路21、温度测定电路22、及温度存储电路23。

温度测定电路22按照时序器15的控制，测定输入输出电路11的温度，获取温度信息。

温度存储电路23为例如锁存器，且存储按照时序器15的控制通过温度测定电路22而获取的温度信息。

ZQ校准执行电路21按照时序器15的控制，对输入输出电路11执行ZQ校准(以下，存在称为校准的情形)。而且，ZQ校准执行电路21按照时序器15的控制，将存储在温度存储电路23中的温度信息(第1温度信息)与通过温度测定电路22新获取的温度信息(第2温度信息)进行比较。接着，ZQ校准执行电路21根据该比较结果，对输入输出电路11执行或不执行ZQ校准。

此处，所谓ZQ校准是指利用连接于ZQ校准执行电路21的外部电阻(终端电阻)R，调整输入输出电路11的输出阻抗(输出电阻)的功能。更具体而言，在ZQ校准执行电路21内(电阻R与输入输出电路11之间)，设置有并联连接的多个晶体管。接着，通过选择性地接通晶体管，调整沟道已导通的晶体管的数量(已导通的沟道宽度之和)，从而调整输入输出电路11的输出电阻。该ZQ校准主要在将数据输出至外部时执行。以下，对ZQ校准详细地说明。

图4是表示第1实施方式的半导体存储装置400中的ZQ校准执行电路21的一例的图。

如图4所示，ZQ校准执行电路21包含上拉电路21A、21B、下拉电路21C、及上拉/下拉控制电路21D。

上拉/下拉控制电路21D接收信号PULLUP、PULLDOWN，控制上拉电路21A、21B及下拉电路21C。

上拉/下拉控制电路21D将电压VZQP0-VZQP4供给至上拉电路21A。上拉电路21A是电性连接于ZQ焊盘ZQP。ZQ焊盘ZQP是经由电阻R而接地。ZQ焊盘ZQP的电压VPULLUP是供给至上拉/下拉控制电路21D。

另一方面，上拉电路21B及下拉电路21C构成副本缓冲区。上拉/下拉控制电路21D是对上拉电路21B供给电压VZQP0-VZQP4，且对下拉电路21C供给电压VZQN0-VZQN4。上拉电路21B及下拉电路21C是电性连接于节点A。节点A的电压VPULLDOWN是供给至上拉/下拉控制电路21D。

图5是表示第1实施方式的半导体存储装置400中的上拉电路21A的图，图6是表示第1实施方式的半导体存储装置400中的上拉电路21B的图，图7是表示第1实施方式的半导体存储装置400中的下拉电路21C的图。

如图5所示，上拉电路21A包含PMOS晶体管P0A-P4A。对PMOS晶体管P0A-P4A的第1端子(源极及漏极的其中一个)分别供给电压VCCQ，且将PMOS晶体管P0A-P4A的第2端子(源极及漏极的另一个)分别电性连接于ZQ焊盘ZQP。而且，对PMOS晶体管P0A-P4A的栅极分别供给电压VZQP0-VZQP4的各电压。

如图6所示，上拉电路21B包含PMOS晶体管P0B-P4B。对PMOS晶体管P0B-P4B的第1端子(源极及漏极的其中一个)分别供给电压VCCQ，且将PMOS晶体管P0B-P4B的第2端子(源极及漏极的另一个)分别电性连接于节点A。而且，对PMOS晶体管P0B-P4B的栅极分别供给电压VZQP0-VZQP4的各电压。

如图7所示，下拉电路21C包含NMOS晶体管N0-N4。将NMOS晶体管N0-N4的第1端子(源极及漏极的其中一个)分别电性连接于节点A，且将NMOS晶体管N0-N4的第2端子(源极及漏极的另一个)分别接地。而且，对MOS晶体管N0-N4的栅极分别供给电压VZQN0-VZQN4的各电压。

ZQ校准是如图4所示，将电阻R连接于ZQ焊盘ZQP而执行。该电阻R是输入输出电路11所期望的电阻值。ZQ校准中，以电阻R与上拉电路21A、21B的阻抗成为相同的方式，决定电压VZQP0-VZQP4。进而，以上拉电路21B的阻抗与下拉电路21C的阻抗成为相同的方式，决定电压VZQN0-VZQN4。接着，通过将所得的电压VZQP0-VZQP4、VZQN0-VZQN4适当地供给至输入输出电路11的未图示的各晶体管的栅极，而将输入输出电路11的输出阻抗调整为最佳值。以下，说明ZQ校准的一例。

图8是表示第1实施方式的半导体存储装置400中ZQ校准时的各种信号的时序图的一例的图。在图8中，施加至ZQ焊盘ZQP的电压为电压VPULLUP，且施加至节点A的电压为电压VPULLDOWN。

如图8所示，首先，在时刻T1，半导体存储装置400成为忙碌状态。这样一来，信号PULLUP被激活(成为H电平)。在该信号PULLUP被激活的期间，进行上拉电路21A的阻抗调整。在上拉电路21A的阻抗调整中，上拉/下拉控制电路21D将ZQ焊盘ZQP的电压VPULLUP与基准电压VCCQ/2进行比较，以这些电压变为相等的方式调整电压VZQP0-VZQP4。

更具体而言，首先，上拉/下拉控制电路21D将电压VZQP0-VZQP4设定为全H电平(11111)作为初始值。由此，上拉电路21A的PMOS晶体管P0A-P4A断开。此时，ZQ焊盘ZQP的电压VPULLUP为例如接地电压，小于基准电压VCCQ/2。其结果，上拉/下拉控制电路21D将电压VZQP0-VZQP4进行递减计数，将电压VZQP0-VZQP4设定为(01111)。此处，所谓递减计数是指将电压VZQP0-VZQP4的任一个0(L电平)改变为1(H电平)。而且，所谓递增计数是指将电压VZQP0-VZQP4的任一个1(H电平)改变为0(L电平)。

若将电压VZQP0-VZQP4设定为(01111)，则上拉电路21A的PMOS晶体管P0A接通，且PMOS晶体管P1A-P4A断开。由此，ZQ焊盘ZQP的电压VPULLUP因电压VCCQ而略微地变大。

此处，若电压VPULLUP仍小于基准电压VCCQ/2，则上拉/下拉控制电路21D将电压VZQP0-VZQP4递减计数为(00111)。其结果，ZQ焊盘ZQP的电压VPULLUP因电压VCCQ而进一步变大。若如此般电压VPULLUP仍小于基准电压VCCQ/2，则依序反复进行电压VZQP0-VZQP4的递减计数，从而电压VPULLUP变大。即，上拉电路21A的阻抗不断地下降。

另一方面，若电压VPULLUP变得大于基准电压VCCQ/2，则将电压VZQP0-VZQP4进行递增计数。例如，电压VZQP0-VZQP4为(00011)时被设定为(00111)。以此方式通过ZQ焊盘ZQP的电压VPULLUP与基准电压VCCQ/2的大小，将电压VZQP0-VZQP进行递减/递增计数。其结果，ZQ焊盘ZQP的电压VPULLUP在基准电压VCCQ/2附近变得稳定。

若ZQ焊盘ZQP的电压VPULLUP在基准电压VCCQ/2附近稳定，则信号PULLUP不被激活(成为L电平)。由此，上拉/下拉控制电路21D将电压VZQP0-VZQP4的计数结束，且使此时的计数值固定。接着，因电压VZQP0-VZQP4确定，故上拉电路21A的阻抗调整结束。此时的上拉电路21A的阻抗是与电阻R相等的值。

在所述操作的期间，也同样地进行上拉电路21B的阻抗调整。更具体而言，也在上拉电路21B中，设定与上拉电路21A相同的电压VZQP0-VZQP4。即，上拉电路21B的阻抗设定为与上拉电路21A相同。

接着，将下拉电路21C的阻抗调整为与上拉电路21A的阻抗相同。更具体而言，在上拉电路21A的阻抗被固定的状态、即上拉电路21B的阻抗被固定的状态下，将信号PULLDOWN激活(成为H电平)。在该信号PULLDOWN被激活的期间中，进行下拉电路21C的阻抗调整。在下拉电路21C的阻抗调整中，上拉/下拉控制电路21D将节点A的电压VPULLDOWN与基准电压VCCQ/2进行比较，且以这些电压变为相等的方式调整电压VZQN0-VZQN4。

更具体而言，首先，上拉/下拉控制电路21D将电压VZQN0-VZQN4设定为全L电平(00000)作为初始值。由此，下拉电路21C的NMOS晶体管N0-N4断开。此时，节点A的电压VPULLDOWN为例如电源电压，大于基准电压VCCQ/2。其结果，上拉/下拉控制电路21D将电压VZQN0-VZQN4进行递增计数，将电压VZQN0-VZQN4设定为(10000)。

若将电压VZQN0-VZQN4设定为(10000)，则下拉电路21C的NMOS晶体管N0接通，NMOS晶体管N1-N4断开。由此，节点A的电压VPULLDOWN因接地电压而变小。接着，若电压VPULLDOWN大于基准电压VCCQ/2，则上拉/下拉控制电路21D将电压VZQN0-VZQN4递增计数为(11000)。其结果，节点A的电压VPULLDOWN因接地电压而进一步变小。若如此般电压VPULLDOWN大于基准电压VCCQ/2，则依序地反复进行电压VZQN0-VZQN4的递增计数，从而电压VPULLDOWN变小。即，下拉电路21C的阻抗不断地下降。

另一方面，若电压VPULLDOWN变得小于基准电压VCCQ/2，则将电压VZQN0-VZQN4进行递减计数。例如，电压VZQN0-VZQN4为(11100)时被设定为(11000)。以此方式通过节点A的电压VPULLDOWN与基准电压VCCQ/2的大小，将电压VZQN0-VZQN4进行递增/递减计数。其结果，节点A的电压VPULLDOWN在基准电压VCCQ/2附近变得稳定。

若节点A的电压VPULLDOWN在基准电压VCCQ/2附近稳定，则在时刻T2，信号PULLDOWN不被激活(成为L电平)。接着，半导体存储装置400成为就绪状态。由此，上拉/下拉控制电路21D使电压VZQN0-VZQN4的计数结束，将此时的计数值固定。接着，因电压VZQN0-VZQN4确定，故下拉电路21C的阻抗调整结束。此时的下拉电路21C的阻抗是与上拉电路21B的阻抗相等的值。即，上拉电路21A、21B、21C的阻抗被设定为与电阻R相等的值。

另外，虽然表示了将ZQ校准执行电路21、温度测定电路22、及温度存储电路23设置在ZQ校准控制电路20中的示例，但不限于此，这些电路也可以独立地设置。

[第1实施方式的ZQ校准序列]

图9是表示第1实施方式的半导体存储装置400中的ZQ校准序列的流程图。图9中所示的各操作是由基于时序器15控制的各电路执行。

如图9所示，首先，在步骤S11中，利用输入输出电路11，自外部的控制器300接收第1次(最初)的ZQ校准命令。

接着，在步骤S12中，利用温度测定电路22，测定输入输出电路11的温度，且获取该测定的温度作为第1温度信息。而且，利用ZQ校准执行电路21，对输入输出电路11执行校准。进而，将由温度测定电路22获取的第1温度信息存储在温度存储电路23中。此后，执行各操作。

接着，在步骤S13中，利用输入输出电路11，自外部的控制器300接收第2次的ZQ校准命令。

接着，在步骤S14中，利用温度测定电路22，测定输入输出电路11的温度，且获取该测定的温度作为第2温度信息。

接着，在步骤S15中，利用ZQ校准执行电路21，将存储在温度存储电路23中的第1温度信息与由温度测定电路22获取的第2温度信息进行比较。更具体而言，判断第1温度信息与第2温度信息之差是否为第1值以上。第1值是预先设定的值，或者利用下述set feature(设置特性)序列所设定的值。第1值是根据例如半导体存储装置的操作速度的必要性而适当地设定。例如，在高速操作的情形时，第1值为2～3℃左右，在低速操作的情形时，第1值为10℃左右。

当在步骤S15中第1温度信息与第2温度信息之差为第1值以上时，在步骤S16中，利用ZQ校准执行电路21对输入输出电路11执行校准。而且，将由温度测定电路22获取的第2温度信息存储在温度存储电路23中。即，温度存储电路23的温度信息自第1温度信息更新为第2温度信息。

另一方面，当在步骤S15中第1温度信息与第2温度信息之差小于第1值时，不进行校准及温度信息的更新。

图10是表示图9的流程图中的各种信号的具体例的时序图。更具体而言，图10(a)是表示图9的步骤S15中为否的情形(第1具体例)，图10(b)是表示图9的步骤S15中为是的情形(第2具体例)。

如图10(a)所示，在第1具体例中，首先，在时刻T1，输入输出电路11自控制器300接收第1次的ZQ校准命令ZQcalCMD作为信号DQ(步骤S11)。由此，在时刻T2，半导体存储装置400成为忙碌状态。接着，温度测定电路22获取第1温度信息，ZQ校准执行电路21执行校准，温度存储电路23存储第1温度信息(步骤S12)。此后，在时刻T3，半导体存储装置400成为就绪状态。

接着，在时刻T4，输入输出电路11自控制器300接收第2次的ZQ校准命令ZQcalCMD作为信号DQ(步骤S13)。由此，在时刻T5，半导体存储装置400成为忙碌状态。接着，温度测定电路22获取第2温度信息，ZQ校准执行电路21将第1温度信息与第2温度信息进行比较(步骤S14、15)。第1具体例中，因第1温度信息与第2温度信息之差小于第1值(步骤S15的否)，故不进行校准及温度信息的更新(步骤S16)。其结果，在时刻T6，半导体存储装置400成为就绪状态。

此后，在时刻T7，通过自控制器300对逻辑控制电路12输入读取使能信号/RE，输入输出电路11将数据输出至控制器300。

另一方面，如图10(b)所示，在第2具体例中，在时刻T1～T4，执行与第1具体例相同的操作(步骤S11～S13)。

若在时刻T4，接收到第2次的ZQ校准命令ZQcalCMD，则在时刻T5，半导体存储装置400成为忙碌状态。接着，温度测定电路22获取第2温度信息，ZQ校准执行电路21将第1温度信息与第2温度信息进行比较(步骤S14、15)。第2具体例中，因第1温度信息与第2温度信息之差为第1值以上(步骤S15的是)，故ZQ校准执行电路21执行校准，且温度存储电路23存储第2温度信息(步骤S16)。其结果，在时刻T8，半导体存储装置400成为就绪状态。

此后，在时刻T9，通过自控制器300对逻辑控制电路12输入读取使能信号/RE，输入输出电路11将数据输出至控制器300。

这样一来，因第1具体例中未进行步骤S16，故基于第2次的ZQ校准命令ZQcalCMD的就绪状态的期间(时刻T5～T6)变得短于第2具体例中的就绪状态的期间(时刻T5～T8)。最终，第1具体例的数据输出的开始时刻及结束时刻变得早于第2具体例。

[第1实施方式的命令序列]

在上述ZQ校准序列中，ZQ校准执行电路21执行第1模式校准及第2模式校准。在第1模式校准中，若接收到ZQ校准命令，则一直执行校准(步骤S12)。另一方面，在第2模式校准中，若接收到ZQ校准命令，则根据第1温度信息与第2温度信息之差，执行或不执行校准(步骤S15、S16)。以下，对用以执行该等第1模式校准及第2模式校准的命令序列进行说明。

图11及图12是表示第1实施方式的半导体存储装置400中的命令序列的第1例(特殊命令序列)的图。第1例是使用特殊命令执行第1模式校准及第2模式校准的示例。

更具体而言，图11(a)是表示在第1例的第2模式校准中不执行校准的情形的图，图11(b)是表示在第1例的第2模式校准中执行校准的情形的图。而且，图12是表示第1例中的第1模式校准的图。

如图11(a)及图11(b)所示，在第1例的第2模式校准中，在时刻T1，输入输出电路11自控制器300接收命令SPZQcalCMD作为信号DQ。命令SPZQcalCMD是特殊命令，且是与通常的校准用命令NormalZQcalCMD不同的命令。该命令SPZQcalCMD对应于步骤S13中所接收的第2次的ZQ校准命令。

若接收到命令SPZQcalCMD，则在时刻T2，半导体存储装置400成为忙碌状态。接着，执行第2模式校准。即，如图11(a)所示，在第1温度信息与第2温度信息之差小于第1值的情形时，不进行校准，在时刻T3，半导体存储装置400成为就绪状态。此后，在时刻T4，将数据输出至外部。而且，如图11(b)所示，在第1温度信息与第2温度信息之差为第1值以上的情形时，进行校准，在时刻T5，半导体存储装置400成为就绪状态。此后，在时刻T6，将数据输出至外部。

另一方面，如图12所示，在第1例的第1模式校准中，在时刻T1，输入输出电路11自控制器300接收通常的校准用的命令NormalZQcalCMD作为信号DQ。该命令NormalZQcalCMD对应于步骤S11中所接收的第1次的ZQ校准命令。

如接收到命令NormalZQcalCMD，则在时刻T2，半导体存储装置400成为忙碌状态。接着，执行第1模式校准。即，一直进行校准，在时刻T3，半导体存储装置400成为就绪状态。此后，在时刻T4将数据输出至外部。

这样一来，在第1例中，使用作为特殊命令的命令SPZQcalCMD，执行第2模式校准，且使用通常的命令NormalZQcalCMD，执行第1模式校准。

图13至图15是表示第1实施方式的半导体存储装置400中的命令序列的第2例(setfeature命令序列)的图。第2例是使用set feature命令设定第1模式校准及第2模式校准的示例。

更具体而言，图13是表示第2例中电源接通时的命令序列的图。图14(a)是表示在第2例的第2模式校准中不进行校准的情形，图14(b)是表示在第2例的第2模式校准中执行校准的情形。而且，图15表示第2例中的第1模式校准。

如图13所示，set feature包括命令SFCMD、地址ADD、及数据0～3。如图所示，若在第2例中电源接通，则在时刻T1，输入输出电路11自控制器300接收命令SFCMD作为信号DQ。接着，在时刻T2，输入输出电路11自控制器300接收地址ADD作为信号DQ。此后，在时刻T3，输入输出电路11自控制器300依次接收数据0～3作为信号DQ。

地址ADD是指定功能序号，数据0～3是设定以功能序号表示的功能的参数。即，通过地址ADD，指定校准功能。接着，通过数据0～3，设定校准功能为第1模式抑或是第2模式。而且，通过数据0～3，也设定上述第2模式时的第1值等。

此后，在时刻T4，半导体存储装置400成为忙碌状态。由此，所述功能生效，校准功能被设定为第1模式或第2模式。生效之后，在时刻T5，半导体存储装置400成为就绪状态。

如图14(a)及图14(b)所示，在第2例的第2模式校准中，在时刻T1，输入输出电路11自控制器300接收命令NormalZQcalCMD作为信号DQ。命令NormalZQcalCMD是与第1例的特殊命令不同的通常的校准用的命令。该命令NormalZQcalCMD对应于步骤S13中所接收的第2次的ZQ校准命令。

若接收到命令NormalZQcalCMD，则在时刻T2，半导体存储装置400成为忙碌状态。接着，执行第2模式校准。即，如图14(a)所示，在第1温度信息与第2温度信息之差小于第1值的情形时，不进行校准，在时刻T3，半导体存储装置400成为就绪状态。此后，在时刻T4将数据输出至外部。而且，如图14(b)所示，在第1温度信息与第2温度信息之差为第1值以上的情形时，进行校准，在时刻T5，半导体存储装置400成为就绪状态。此后，在时刻T6将数据输出至外部。

另一方面，如图15所示，第2例中的第1模式校准是与第1例相同，在时刻T1，输入输出电路11自控制器300接收通常的校准用的命令NormalZQcalCMD作为信号DQ。该命令NormalZQcalCMD对应于步骤S11中所接收的第1次的ZQ校准命令。此后，成为与图12中所示的第1例相同的序列。

这样一来，在第2例中，利用电源接通时的set feature设定第1模式校准抑或是第2模式校准，且基于该设定，使用通常的命令NormalZQcalCMD，执行第1模式校准或第2模式校准。即，在第2例中，不使用特殊命令而执行第1模式校准或第2模式校准。

[第1实施方式的效果]

根据所述第1实施方式，半导体存储装置400具备ZQ校准控制电路20。ZQ校准控制电路20在校准时获取温度信息，将所获取的温度信息与以前校准时的温度信息进行比较。接着，ZQ校准控制电路20在温度变化较小时(特性变化较小时)不进行校准，而仅在温度变化较大时(特性变化较大时)执行校准。由此，可使校准的时间达到最小限度，从而可抑制数据传送的限制。

＜第2实施方式＞

以下，使用图16及图17，对第2实施方式的半导体存储装置进行说明。所述第1实施方式中，温度测定电路22在校准时获取温度信息。相对于此，第2实施方式中，温度测定电路22在即将校准之前的核心操作时获取温度信息。以下，对第2实施方式进行详细说明。

另外，在第2实施方式中，主要对与所述第1实施方式不同之处进行说明，而将相同之处省略。

[第2实施方式的ZQ校准序列]

图16是表示第2实施方式的半导体存储装置400中的ZQ校准序列的流程图。

如图16所示，首先，在步骤S21中，通过输入输出电路11，自外部的控制器300接收核心操作命令。核心操作命令是例如写入命令、读出命令、或擦除命令。

接着，在步骤S22中，对存储单元阵列10执行核心操作(写入、读出、或擦除)。而且，通过温度测定电路22，测定输入输出电路11的温度，且获取该测定的温度作为第1温度信息。

接着，在步骤S23中，通过输入输出电路11，自外部的控制器300接收第1次(最初)的ZQ校准命令。

接着，在步骤S24中，通过ZQ校准执行电路21，对输入输出电路11执行校准。进而，将利用温度测定电路22获取的第1温度信息存储在温度存储电路23中。此后，执行各操作。

接着，在步骤S25中，通过输入输出电路11，自外部的控制器300再次接收核心操作命令。该核心操作命令是与步骤S21中接收的核心操作命令相同的命令。

接着，在步骤S26中，对存储单元阵列10执行核心操作。而且，通过温度测定电路22，测定输入输出电路11的温度，且获取该测定的温度作为第2温度信息。

接着，在步骤S27中，通过输入输出电路11，自外部的控制器300接收第2次的ZQ校准命令。

接着，在步骤S28中，通过ZQ校准执行电路21，将存储在温度存储电路23中的第1温度信息与利用温度测定电路22获取的第2温度信息进行比较。更具体而言，判断第1温度信息与第2温度信息之差是否为第1值以上。

当步骤S28中第1温度信息与第2温度信息之差为第1值以上时，在步骤S29中利用ZQ校准执行电路21对输入输出电路11执行校准。而且，将通过温度测定电路22获取的第2温度信息存储在温度存储电路23中。即，温度存储电路23的温度信息自第1温度信息更新为第2温度信息。

另一方面，当步骤S28中第1温度信息与第2温度信息之差小于第1值时，不进行校准及温度信息的更新。

图17是表示图16的流程图中的各种信号的具体例的时序图。更具体而言，图17(a)表示图16的步骤S28中为否的情形(第1具体例)，图17(b)表示图16的步骤S28中为是的情形(第2具体例)。

如图17(a)所示，在第1具体例中，首先，在时刻T1，输入输出电路11自控制器300接收核心操作命令(读出命令READCMD)作为信号DQ(步骤S21)。此处是表示作为核心操作进行读出的示例。由此，在时刻T2，半导体存储装置400成为忙碌状态。接着，将存储单元阵列10的数据读出至读出放大器18内的未图示的锁存器。而且，温度测定电路22获取第1温度信息(步骤S22)。此后，在时刻T3，半导体存储装置400成为就绪状态。

接着，在时刻T4，输入输出电路11自控制器300接收第1次的ZQ校准命令ZQcalCMD作为信号DQ(步骤S23)。由此，在时刻T5，半导体存储装置400成为忙碌状态。接着，ZQ校准执行电路21执行校准，且温度存储电路23存储第1温度信息(步骤S24)。此后，在时刻T6，半导体存储装置400成为就绪状态。虽未图示，但此后将读出放大器18内的锁存器的数据利用输入输出电路11输出至外部。

接着，在时刻T7，输入输出电路11自控制器300再次接收读出命令READCMD作为信号DQ(步骤S25)。由此，在时刻T8，半导体存储装置400成为忙碌状态。接着，将存储单元阵列10的数据读出至读出放大器18内的锁存器。而且，温度测定电路22获取第2温度信息(步骤S26)。此后，在时刻T9，半导体存储装置400成为就绪状态。

接着，在时刻T10，输入输出电路11自控制器300接收第2次的ZQ校准命令ZQcalCMD作为信号DQ(步骤S27)。由此，在时刻T11，半导体存储装置400成为忙碌状态。接着，ZQ校准执行电路21将第1温度信息与第2温度信息进行比较(步骤S28)。

在第1具体例中，因第1温度信息与第2温度信息之差小于第1值(步骤S28的否)，故不进行校准及温度信息的更新(步骤S29)。其结果，在时刻T12，半导体存储装置400成为就绪状态。

此后，在时刻T13，通过自控制器300对逻辑控制电路12输入读取使能信号/RE，输入输出电路11将读出放大器18内的锁存器的数据输出至控制器300。

另一方面，如图17(b)所示，在第2具体例中，在时刻T1～T10，执行与第1具体例相同的操作(步骤S21～S27)。

若在时刻T10接收到第2次的ZQ校准命令ZQcalCMD，则在时刻T11，半导体存储装置400成为忙碌状态。接着，ZQ校准执行电路21将第1温度信息与第2温度信息进行比较(步骤S28)。

在第2具体例中，因第1温度信息与第2温度信息之差为第1值以上(步骤S28的是)，故ZQ校准执行电路21执行校准，且温度存储电路23存储第2温度信息(步骤S29)。其结果，在时刻T14，半导体存储装置400成为就绪状态。

此后，在时刻T15，通过自控制器300对逻辑控制电路12输入读取使能信号/RE，输入输出电路11将数据输出至控制器300。

这样一来，在第1具体例中因不进行步骤S29，故基于第2次ZQ校准命令ZQcalCMD的就绪状态的期间(时刻T11～T12)变得短于第2具体例中的就绪状态的期间(时刻T11～T14)。最终，第1具体例的数据输出的开始时刻及结束时刻变得早于第2具体例。

图18是表示图17的变化例的时序图。更具体而言，图18(a)表示图17(a)的第1具体例的变化例，图18(b)表示图17(a)的第2具体例的变化例。

如图18(a)及图18(b)所示，在变化例中，若在时刻T8，半导体存储装置400成为忙碌状态，则保持着忙碌状态接收第2次的ZQ校准命令ZQcalCMD。接着，在伴随第2次ZQ校准命令ZQcalCMD的操作结束之前，半导体存储装置400为忙碌状态。即，在第1具体例中，到时刻T8～T10为止为忙碌状态，在第2具体例中，到时刻T8～T12为止为忙碌状态。

[第2实施方式的效果]

通常，NAND存储器是在核心操作时获取温度信息。在所述第2实施方式中，ZQ校准控制电路20在即将校准之前的核心操作时获取温度信息，且将所获取的温度信息与以前即将校准之前的核心操作时的温度信息进行比较。即，温度信息并非根据ZQ校准命令，而是如通常般根据核心操作命令而获取。因此，无需根据ZQ校准命令获取温度信息，从而与第1实施方式相比可减少根据ZQ校准命令的操作。其结果，可更加抑制数据输出的限制。

＜第3实施方式＞

以下，使用图19及图20，对第3实施方式的半导体存储装置进行说明。在所述第1实施方式中，ZQ校准控制电路20获取温度信息，且根据温度信息的变化进行校准。相对于此，在第3实施方式中，ZQ校准控制电路20获取电压信息，且根据电压信息的变化进行校准。以下，对第3实施方式进行详细说明。

另外，在第3实施方式中，主要对与所述第1实施方式不同之处进行说明，且将相同之处省略。

[第3实施方式的构成例]

图19是表示第3实施方式的半导体存储装置400的图。

如图19所示，ZQ校准控制电路20具有ZQ校准执行电路21、电压测定电路24、及电压存储电路25。

电压测定电路24是按照时序器15的控制，测定对输入输出电路11施加的电压，获取电压信息。

电压存储电路25是例如锁存器，且按照时序器15的控制，存储利用电压测定电路24获取的电压信息。

ZQ校准执行电路21是按照时序器15的控制，将存储在电压存储电路25中的电压信息(第1电压信息)与利用电压测定电路24新获取的电压信息(第2电压信息)进行比较。接着，ZQ校准执行电路21根据该比较结果，对输入输出电路11执行或不执行ZQ校准。

另外，表示了ZQ校准执行电路21、电压测定电路24、及电压存储电路25设置在ZQ校准控制电路20中的示例，但不限于此，这些电路也可以独立地设置。

[第3实施方式的ZQ校准序列]

图20是表示第3实施方式的半导体存储装置400中的ZQ校准序列的流程图。

如图20所示，首先，在步骤S31中，通过输入输出电路11，自外部的控制器300接收第1次(最初)的ZQ校准命令。

接着，在步骤S32中，通过电压测定电路24，测定施加至输入输出电路11的电压，且获取该测定的电压作为第1电压信息。而且，通过ZQ校准执行电路21，对输入输出电路11执行校准。进而，将利用电压测定电路24获取的第1电压信息存储在电压存储电路25中。此后，执行各操作。

接着，在步骤S33中，通过输入输出电路11，自外部的控制器300接收第2次的ZQ校准命令。

接着，在步骤S34中，通过电压测定电路24，测定施加至输入输出电路11中的电压，且获取该测定的电压作为第2电压信息。

接着，在步骤S35中，通过ZQ校准执行电路21，将存储在电压存储电路25中的第1电压信息与利用电压测定电路24所获取的第2电压信息进行比较。更具体而言，判断第1电压信息与第2电压信息之差是否为第1值以上。

当在步骤S35中，第1电压信息与第2电压信息之差为第1值以上时，在步骤S36中，通过ZQ校准执行电路21对输入输出电路11执行校准。而且，将利用电压测定电路24获取的第2电压信息存储在电压存储电路25中。即，将电压存储电路25的电压信息自第1电压信息更新为第2电压信息。

另一方面，当在步骤S35中，第1电压信息与第2电压信息之差小于第1值时，不进行校准及电压信息的更新。

[第3实施方式的效果]

根据所述第3实施方式，ZQ校准控制电路20在校准时获取电压信息，且将获取的电压信息与以前校准时的电压信息进行比较。接着，ZQ校准控制电路20在电压变化较小时(特性的变化较小时)不进行校准，仅在电压变化较大时(特性的变化较大时)执行校准。由此，可获得与第1实施方式相同的效果。

＜第4实施方式＞

以下，使用图21，对第4实施方式的半导体存储装置进行说明。第4实施方式是第2实施方式与第3实施方式的组合。即，在第4实施方式中，电压测定电路24在即将校准之前的核心操作时获取电压信息。以下，对第4实施方式进行详细说明。

另外，在第4实施方式中，主要对与所述第2实施方式及第3实施方式不同之处进行说明，而将相同之处省略。

[第4实施方式的ZQ校准序列]

图21是表示第4实施方式的半导体存储装置400中的ZQ校准序列的流程图。

如图21所示，首先，在步骤S41中，通过输入输出电路11，自外部的控制器300接收核心操作命令。

接着，在步骤S42中，对存储单元阵列10执行核心操作。而且，通过电压测定电路24，测定施加至输入输出电路11的电压，且获取该测定的电压作为第1电压信息。

接着，在步骤S43中，通过输入输出电路11，自外部的控制器300接收第1次(最初)的ZQ校准命令。

接着，在步骤S44中，通过ZQ校准执行电路21，对输入输出电路11执行校准。进而，将利用电压测定电路24获取的第1电压信息存储在电压存储电路25中。此后，执行各操作。

接着，在步骤S45中，通过输入输出电路11，自外部的控制器300再次接收核心操作命令。

接着，在步骤S46中，对存储单元阵列10执行核心操作。而且，通过电压测定电路24，测定输入输出电路11的电压，且获取该测定的电压作为第2电压信息。

接着，在步骤S47中，通过输入输出电路11，自外部的控制器300接收第2次的ZQ校准命令。

接着，在步骤S48中，通过ZQ校准执行电路21，将存储在电压存储电路25中的第1电压信息与利用电压测定电路24获取的第2电压信息进行比较。更具体而言，判断第1电压信息与第2电压信息之差是否为第1值以上。

当在步骤S48中，第1电压信息与第2电压信息之差为第1值以上时，在步骤S49中，通过ZQ校准执行电路21对输入输出电路11执行校准。而且，将利用电压测定电路24获取的第2电压信息存储在电压存储电路25中。即，将电压存储电路25的电压信息自第1电压信息更新为第2电压信息。

另一方面，当在步骤S48中，第1电压信息与第2电压信息之差小于第1值时，不进行校准及电压信息的更新。

[第4实施方式的效果]

在所述第4实施方式中，ZQ校准控制电路20是在即将校准之前的核心操作时获取电压信息，且将获取的电压信息与以前即将校准之前的核心操作时的电压信息进行比较。因此，无需根据ZQ校准命令获取电压信息，从而与第3实施方式相比，可减少根据ZQ校准命令的操作。其结果，可获取与第2实施方式相同的效果。

对本发明的若干个实施方式已进行了说明，但该等实施方式是作为示例而提示，并非意图限定发明的范围。该等新颖的实施方式可以其他各种方式实施，且在不脱离发明主旨的范围内，可进行各种省略、置换、及变更。该等实施方式或其变化包含于发明的范围或主旨中，并且包含于权利要求的范围中所记载的发明及其均等的范围中。

[符号的说明]

10 存储单元阵列

11 输入输出电路

20 ZQ校准控制电路

300 控制器

400 NAND存储器(半导体存储装置)

Claims (11)

1.一种半导体存储装置，其特征在于具备：

存储单元阵列；

第1电路，将存储在所述存储单元阵列中的数据输出至外部的控制器；及

第2电路，对所述第1电路执行校准；

所述第2电路是

在自所述控制器接收到第1命令时执行第1模式校准，且

在自所述控制器接收到与所述第1命令不同的第2命令时执行与所述第1模式校准不同的第2模式校准。

2.根据权利要求1所述的半导体存储装置，其特征在于：

所述第1模式校准包括对所述第1电路执行校准，

所述第2模式校准包括将所述第1电路的第1信息与所述第1电路的第2信息进行比较，当其差为第1值以上时，对所述第1电路执行校准。

3.一种半导体存储装置，其特征在于具备：

存储单元阵列；

第1电路，将存储在所述存储单元阵列中的数据输出至外部的控制器；及

第2电路，对所述第1电路执行校准；

所述第2电路是

获取所述第1电路的第1信息，并且对所述第1电路执行校准，

获取所述第1电路的第2信息，并且将所述第1信息与所述第2信息进行比较，当其差为第1值以上时，对所述第1电路执行校准。

4.根据权利要求3所述的半导体存储装置，其特征在于：

所述第1值是根据电源接通时所接收的第1命令而设定。

5.根据权利要求3所述的半导体存储装置，其特征在于：

所述第1信息及所述第2信息是所述第1电路的温度信息。

6.根据权利要求3所述的半导体存储装置，其特征在于：

所述第1信息及所述第2信息是施加至所述第1电路的电压信息。

7.一种半导体存储装置，其特征在于具备：

存储单元阵列；

第1电路，将存储在所述存储单元阵列中的数据输出至外部的控制器；及

第2电路，对所述第1电路执行校准；

所述第2电路是

获取所述第1电路的第1信息，并且对所述存储单元阵列执行第1操作，

对所述第1电路执行校准，

获取所述第1电路的第2信息，并且对所述存储单元阵列执行第2操作，

将所述第1信息与所述第2信息进行比较，当其差为第1值以上时，对所述第1电路执行校准。

8.根据权利要求7所述的半导体存储装置，其特征在于：

所述第1操作及所述第2操作是读出。

9.根据权利要求7所述的半导体存储装置，其特征在于：

所述第1值是根据电源接通时所接收的第1命令而设定。

10.根据权利要求7所述的半导体存储装置，其特征在于：

所述第1信息及所述第2信息是所述第1电路的温度信息。

11.根据权利要求7所述的半导体存储装置，其特征在于：

所述第1信息及所述第2信息是施加至所述第1电路的电压信息。