CN111933205A - Zq校准器、zq校准方法以及多通道存储器 - Google Patents

Zq校准器、zq校准方法以及多通道存储器 Download PDF

Info

Publication number
CN111933205A
CN111933205A CN202010772094.XA CN202010772094A CN111933205A CN 111933205 A CN111933205 A CN 111933205A CN 202010772094 A CN202010772094 A CN 202010772094A CN 111933205 A CN111933205 A CN 111933205A
Authority
CN
China
Prior art keywords
instruction information
information
calibration
clock
state
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010772094.XA
Other languages
English (en)
Other versions
CN111933205B (zh
Inventor
谈杰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xian Unilc Semiconductors Co Ltd
Original Assignee
Xian Unilc Semiconductors Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xian Unilc Semiconductors Co Ltd filed Critical Xian Unilc Semiconductors Co Ltd
Priority to CN202010772094.XA priority Critical patent/CN111933205B/zh
Publication of CN111933205A publication Critical patent/CN111933205A/zh
Application granted granted Critical
Publication of CN111933205B publication Critical patent/CN111933205B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor

Landscapes

  • Memory System (AREA)
  • Debugging And Monitoring (AREA)

Abstract

本发明提供一种ZQ校准器、ZQ校准方法以及多通道存储器。该ZQ校准器包括至少两个ZQ校准装置：其中，ZQ校准装置，包括：系统命令获取模块、ZQ状态模块和ZQ校准处理模块；ZQ状态模块设置在系统命令获取模块和ZQ校准处理模块之间；至少两个ZQ校准装置中各ZQ状态模块彼此连接，实现在一个通道获取到系统ZQ指令信息时，对与所有通道连接的电阻进行ZQ校准。同时，在获得系统ZQ指令信息时，将状态标识设置为第二状态标识，避免ZQ校准处理模块在同一时间段对第二系统ZQ指令信息进行处理，从而实现双通道存储器通过唯一的ZQ端口对多通道储芯片进行校准，进而提高ZQ校准效率。

Description

ZQ校准器、ZQ校准方法以及多通道存储器
技术领域
本发明涉及DRAM存储器校准，具体为ZQ校准器、ZQ校准方法以及多通道存储器。
背景技术
为了满足人们对动态随机存取存储器(Dynamic Random Access Memory，简称为DRAM)处理速度越来越快的要求，人们在DRAM存储器的存储芯片内设置片内终结(On-DieTermination，简称为ODT)电阻，以减少信号在终端的反射，从而实现较高的内存时钟频率速度。人们发现ODT电阻的电阻值随着温度产生变化，因此，采用ZQ校准对ODT电阻进行校准，具体的，图1是现有技术一实施例DRAM存储器的ZQ校准的结构示意图，如图1所示，在DRAM存储器上设置一个端口，即ZQ端口，ZQ端口的一端连接存储芯片，另一端上连接一外部电阻，即240欧姆的低公差参考电阻，通过片上校准引擎来校验ODT电阻，当系统发出ZQ指令信息之后，片上校准引擎按照固态技术协会JEDEC指定的ZQ校准周期对ODT电阻进行校准。
为了提高生产存储芯片的良率以及成本，人们通常一次性流片生产多个存储芯片，同时为了实现高速的大容量DRAM存储器，可以将两颗单通道存储芯片封装在一起，获得一双通道的大容量存储器，比如设计一个1G的单通道存储芯片，然后将两个1G的单通道存储芯片封装在一起产生一个2G的双通道DRAM存储器。
然而，对于双通道存储器，在需要对存储器中所有存储芯片进行ZQ校准的场景下，若仅有一个通道的存储芯片获取到ZQ指令信息，则与另一通道连接的存储芯片可能因为没有获取到ZQ指令信息而无法进行ZQ校准；或者，双通道存储器的一个存储芯片通过一个通道获取到ZQ指令信息，并根据该ZQ指令信息执行ZQ校准的同时，另一个存储芯片通过另一个通道获取到ZQ指令信息也发起ZQ校准操作，则需要在同一时间段内对双通道DRAM存储器内的两颗存储芯片进行校准。因此，现有技术无法通过双通道DRAM存储器上唯一的ZQ端口对内的两颗存储芯片进行校准。
发明内容
针对现有技术中存在的问题，本发明提供ZQ校准器、ZQ校准方法以及多通道存储器，结构简单，设计合理，无论是单通道产品还是多通道产品均能够准确的完成ZQ校准。
本发明是通过以下技术方案来实现：
一方面的，本发明一实施提供一种ZQ校准器，包括：至少两个ZQ校
准装置：
所述ZQ校准装置，包括：系统命令获取模块、ZQ状态模块和ZQ校准处理模块；所述ZQ状态模块设置在所述系统命令获取模块和所述ZQ校准处理模块之间；
所述至少两个ZQ校准装置中各所述ZQ状态模块彼此连接；
所述至少两个ZQ校准装置中各所述ZQ校准处理模块的输出端彼此连接；
所述系统命令获取模块，用于获取系统ZQ指令信息；
所述ZQ状态模块，用于根据所述系统ZQ指令信息，将状态标识由第一状态标识设置为第二状态标识，并将所述系统ZQ指令信息发送给其他的ZQ状态模块，以使其他的ZQ状态模块对所述系统ZQ指令信息进行处理，所述第二状态标识用于标示所述ZQ校准装置处于繁忙状态，以使对第二系统ZQ指令信息不进行处理，所述第一状态标识用于标示所述ZQ校准装置处于闲置状态，所述第二系统ZQ指令信息包括在所述系统ZQ指令信息之后获取到的信息；
所述ZQ校准处理模块，用于对所述系统ZQ指令信息进行处理。
进一步的，所述ZQ状态模块，还用于确定所述状态标识是否为所述第二状态标识；
若为是，则保持所述状态标识为第二状态标识，并使得所述ZQ校准处理模块对所述系统ZQ指令信息不进行处理；
若为否，则执行根据所述系统ZQ指令信息，将确定状态标识由第一状态标识设置为第二状态标识，并将所述系统ZQ指令信息发送给其他的ZQ状态模块。
进一步的，所述ZQ校准处理模块，包括：系统命令选择子模块、时钟选择子模块以及ZQ校准处理子模块；
所述ZQ状态模块的输出端与所述系统命令选择子模块的输入端连接，所述系统命令选择子模块的输出端与所述ZQ校准处理子模块的第一输入端连接，所述时钟选择子模块的输出端与所述ZQ校准处理子模块的第二输入端连接；
所述时钟选择子模块，用于获取第一标识信息和第一时钟信息，并根据所述第一标识信息和所述第一时钟信息，确定分配给颗粒进行ZQ操作的时钟信息，所述第一标识信息携带用于ZQ操作的通道数的信息；
所述系统命令选择子模块，用于获取系统ZQ指令信息和第二标识信息，根据所述系统ZQ指令信息，获取延迟ZQ指令信息，并根据所述第二标识信息、所述系统ZQ指令信息和所述延迟ZQ指令信息，确定输出的ZQ操作指令信息，所述ZQ操作指令信息包括所述系统ZQ指令信息或所述延迟ZQ指令信息，所述第二标识信息包括所述第一标识信息以及通道标识的信息；
所述ZQ校准处理子模块，用于根据所述时钟信息以及所述ZQ操作指令信息，按照所述时钟信息对颗粒进行ZQ校准操作，所述颗粒包括与所述通道标识标示的通道连接的颗粒。
进一步的，所述时钟选择子模块包括：时钟选择单元以及时钟转换单元，其中，所述时钟转换单元的输出端与所述时钟选择单元的第一输入端连接，所述时钟选择单元的输出端与ZQ校准处理子模块的第二输入端连接；
所述时钟转换单元，用于获取所述第一时钟信息，并对所述第一时钟信息进行转换，以获得第二时钟信息；
所述时钟选择单元，用于获取所述第一标识信息、所述第一时钟信息和所述第二时钟信息，并根据所述第一标识信息，确定输出所述第一时钟信息或所述第二时钟信息。
进一步的，所述系统命令选择子模块包括：命令选择单元和命令延迟单元，所述命令延迟单元的输出端与所述命令选择单元的第一输入端连接，所述命令选择单元的第二输入端与所述ZQ状态模块的输出端连接，所述命令选择单元的输出端与所述ZQ校准处理子模块的第一输入端连接；
所述命令延迟单元，用于将所述系统ZQ指令信息进行延迟处理，获得所述延迟ZQ指令信息；
所述命令选择单元，用于获取所述系统ZQ指令信息、所述延迟ZQ指令信息和所述第二标识信息，根据所述第二标识信息、所述系统ZQ指令信息和所述延迟ZQ指令信息，确定输出所述系统ZQ指令信息或所述延迟ZQ指令信息。
进一步的，所述时钟转换单元，具体用于对第一时钟信号的频率进行倍频处理，所述第一时钟信号用于承载所述第一时钟信息。
进一步的，所述命令延迟单元，具体用于将所述系统ZQ指令信息延迟N/M个标准校准周期，获得延迟ZQ指令信息，N和M均为大于0的整数，M为所述通道数，所述通道标识还用于标示所述颗粒标识指示的颗粒为ZQ校准中第N+1个进行的ZQ校准。
进一步的，所述标准校准周期小于或等于固态技术协会JEDEC提供的ZQ校准周期。
另一方面的，本发明一实施提供一种ZQ校准方法，包括：
获取系统ZQ指令信息；
根据所述系统ZQ指令信息，将状态标识由第一状态标识设置为第二状态标识，并将所述系统ZQ指令信息发送给其他的ZQ状态模块，以使其他的ZQ状态模块对所述系统ZQ指令信息进行处理，所述第一状态标识用于标示所述ZQ校准装置处于闲置状态，所述第二状态标识用于标示所述ZQ校准装置处于繁忙状态，以使对第二系统ZQ指令信息不进行处理，所述第二系统ZQ指令信息包括在所述系统ZQ指令信息之后获取到的信息；
对所述系统ZQ指令信息进行处理。
进一步的，所述获取系统ZQ指令信息之后，还包括：
确定所述状态标识是否为所述第二状态标识；
若为是，则保持所述状态标识为第二状态标识，并使得所述ZQ校准处理模块对所述系统ZQ指令信息不进行处理；
若为否，则执行根据所述系统ZQ指令信息，将状态标识由第一状态标识设置为第二状态标识，并将所述系统ZQ指令信息发送给其他的ZQ状态模块。
进一步的，所述对所述系统ZQ指令信息进行处理，包括：
根据第一标识信息和第一时钟信息，确定分配给颗粒进行ZQ操作的时钟信息，所述第一标识信息携带用于ZQ操作的通道数的信息；
根据所述系统ZQ指令信息，获取延迟ZQ指令信息，并根据所述第二标识信息、所述系统ZQ指令信息和所述延迟ZQ指令信息，确定输出的ZQ操作指令信息，所述ZQ操作指令信息包括所述系统ZQ指令信息或所述延迟ZQ指令信息，所述第二标识信息包括所述第一标识信息以及通道标识的信息；
根据所述时钟信息以及所述ZQ操作指令信息，按照所述时钟信息对所述ZQ操作指令信息指示的颗粒进行ZQ校准操作，所述颗粒包括所述通道标识标示的通道。
进一步的，所述根据所述第一标识信息和所述第一时钟信息，确定分配给每个颗粒进行ZQ操作的时钟信息，包括：
对所述第一时钟信息进行转换，以获得第二时钟信息；
根据所述第一标识信息，确定输出所述第一时钟信息或所述第二时钟信息。
进一步的，所述根据所述系统ZQ指令信息，获取延迟ZQ指令信息，并根据所述第二标识信息、所述系统ZQ指令信息和所述延迟ZQ指令信息，确定输出的ZQ操作指令信息，包括：
将所述系统ZQ指令信息进行延迟处理，获得所述延迟ZQ指令信息；
根据所述第二标识信息、所述系统ZQ指令信息和所述延迟ZQ指令信息，确定输出所述系统ZQ指令信息或所述延迟ZQ指令信息。
进一步的，所述对所述第一时钟信息进行转换，以获得第二时钟信息，包括：
对第一时钟信号的频率进行倍频处理，所述第一时钟信号用于承载所述第一时钟信息。
进一步的，所述将所述系统ZQ指令信息进行延迟处理，获得所述延迟ZQ指令信息，包括：
将所述系统ZQ指令信息延迟N/M个标准校准周期，获得延迟ZQ指令信息，N和M均为大于0的整数，M为所述通道数，所述通道标识还用于标示所述颗粒标识指示的颗粒为ZQ校准中第N+1个进行的ZQ校准。
进一步的，所述标准校准周期小于或等于固态技术协会JEDEC提供的ZQ校准周期。
再一方面的，本发明一实施提供一种多通道存储器，包括：至少一个存储芯片以及如上述任一项所述的ZQ校准器，每个所述存储芯片上设置至少一个所述ZQ校准器。
与现有技术相比，本发明具有以下有益的技术效果：
本发明实施例提供的ZQ校准器、ZQ校准方法以及多通道存储器。通过ZQ状态模块的设置，可以在一个通道获取到系统ZQ指令信息时，实现对与所有通道连接的电阻进行ZQ校准。同时，在获得系统ZQ指令信息时，将状态标识设置为第二状态标识，可以避免ZQ校准处理模块在同一时间段内对第二系统ZQ指令信息进行处理，进而提高了ZQ校准器进行ZQ校准的效率。
附图说明
图1是现有技术一实施例DRAM存储器的ZQ校准的结构示意图；
图2是本发明一实施例ZQ校准器的结构示意图；
图3是本发明一实施例ZQ校准器适用于双通道存储器的结构示意图；
图4是本发明另一实施例ZQ校准器适用于双通道存储器的结构示意图；
图5是本发明再一实施例ZQ校准器适用于双通道存储器的结构示意图；
图6是本发明一实施例ZQ校准方法的流程示意图；
图7是本发明另一实施例ZQ校准方法的流程示意图；
图8是本发明一实施例ZQ校准方法的时序图；
图9是本发明另一实施例ZQ校准方法的时序图；
图10是本发明再一实施例ZQ校准方法的时序图。
具体实施方式
下面结合具体的实施例对本发明做进一步的详细说明，所述是对本发明的解释而不是限定。
本发明实施例提供的一种ZQ校准器，适用于对多通道存储芯片中各通道对应的电阻进行ZQ校准时，该电阻可以是ODT电阻，也可以是存储芯片内的可以与ZQ校准器导通的其他电阻，其中，对于多通道存储器，不局限于多个单通道存储芯片封装而成，也可以将一个存储芯片划分成多个区域，其中每个区域对应一个通道，在此不做限制。进一步的，本发明实施例提供的ZQ校准器可以设置在存储芯片的内部或者存储芯片的外部，同时，设置在存储芯片的外部时可以是独立设置的装置，也可以是与存储芯片设置在一起的装置，在此不做限制。优选的是设置在存储芯片的内部。
图2是本发明一实施例ZQ校准器的结构示意图；图3是本发明一实施例ZQ校准器适用于双通道存储器的结构示意图；如图3所示，该双通道存储器包括两个颗粒，即颗粒1和颗粒2，该两个颗粒可以分别是第一单通道存储芯片D1和第二单通道存储芯片D2，该两个颗粒封装组成一个双通道存储器，同时该双通道存储器上设置一用于ZQ校准的ZQ端口，该ZQ端口的一端与两个颗粒上设置的ZQ校准装置的输出端连接，该ZQ端口的另一端与外部电阻连接。需要说明的是，本发明实施例中的存储器不局限于双通道存储器，也可以是具有更多通道的多通道存储器，并且，对于多通道存储器，不局限于多个单通道存储芯片封装而成，也可以一个多通道存储芯片，例如，将一个存储芯片划分成多个区域，其中每个区域对应一个通道，以实现与该通道对应的区域对该通道获得的指令对进行操作，也可以是将多个多通道存储芯片封装而成的多通道存储器，需要说明的是，对于每个区域对应一个通道，该每个通道对应的区域可以称为一个颗粒。
如图2所示，本发明实施例提供一种ZQ校准器，包括：至少两个ZQ校准装置其中，该ZQ校准器中ZQ校准装置的个数至少等于多通道存储器的通道数。
所述ZQ校准装置，包括：系统命令获取模块200、ZQ状态模块201和ZQ校准处理模块202；所述ZQ状态模块201设置在所述系统命令获取模块200和所述ZQ校准处理模块之间；
所述至少两个ZQ校准装置中各所述ZQ状态模块201彼此连接；
所述至少两个ZQ校准装置中各所述ZQ校准处理模块202的输出端彼此连接；
所述系统命令获取模块200，用于获取系统ZQ指令信息；
所述ZQ状态模块201，用于根据所述系统ZQ指令信息，将状态标识由第一状态标识设置为第二状态标识，并将所述系统ZQ指令信息发送给其他的ZQ状态模块201，以使其他的ZQ状态模块对所述系统ZQ指令信息进行处理，所述第一状态标识用于标示所述ZQ校准装置处于闲置状态，所述第二状态标识用于标示所述ZQ校准装置处于繁忙状态，以使所述ZQ校准处理模块对第二系统ZQ指令信息不进行处理，所述第二系统ZQ指令信息包括在所述系统ZQ指令信息之后获取到的信息；
所述ZQ校准处理模块，用于对所述系统ZQ指令信息进行处理。
举例来讲，本实施例中的ZQ校准器可以设置在多通道存储器中，其中，该多通道存储器包括多个单通道存储芯片，或者，该多通道存储器包括一个具有多通道的存储芯片，或者，该多通道存储器包括多个单通道存储芯片以及至少一个多通道的存储芯片，ZQ校准装置的个数至少与多通道存储器的通道数相等，在此不做限制；为了举例，本实施例以多通道存储器为双通道存储器为例，该ZQ校准器可以包括：两个ZQ校准装置，即，第一ZQ校准装置和第二ZQ校准装置；其中，第一ZQ校准装置，包括：第一系统命令获取模块、第一ZQ状态模块和第一ZQ校准处理子模块；第二ZQ校准装置，包括：第二系统命令获取模块、第二ZQ状态模块和第二ZQ校准处理子模块；
对于在多通道存储器中，只有第一系统命令获取模块获得系统ZQ指令信息的场景下：第一ZQ状态模块在获取到系统ZQ指令信息时，首先确定当前的状态标识是否为所述第二态标识，若不是，则将状态标识由第一状态标识设置为第二状态标识，以使第一系统命令获取模块在接到第二系统ZQ指令信息时，ZQ状态模块锁定第一ZQ校准处理模块，使得第一ZQ校准处理模块不对该第二系统ZQ指令信息进行处理；同时，第一ZQ状态模块将系统ZQ指令信息发送给第二ZQ状态模块，以使第二ZQ校准处理模块根据系统ZQ指令信息以及预设规则，对系统ZQ指令信息进行处理。从而在一个通道获取到系统ZQ指令信息时，将该系统ZQ指令信息发送给所有ZQ校准装置，从而实现对与所有通道连接的颗粒中电阻进行ZQ校准。
对于在多通道存储器中，第一系统命令获取模块首先获得系统ZQ指令信息后，第二系统命令获取模块获得第二系统ZQ指令信息的场景下：
第一ZQ状态模块根据系统ZQ指令信息，将状态标识由第一状态标识设置为第二状态标识，以使第一系统命令获取模块在接到第二系统ZQ指令信息时，ZQ状态模块锁定第一ZQ校准处理模块，使得第一ZQ校准处理子模块不对该第二系统ZQ指令信息进行处理，并且，第一ZQ校准处理模块根据系统ZQ指令信息，对系统ZQ指令信息进行处理；同时，第一ZQ状态模块将系统ZQ指令信息发送给第二ZQ状态模块，以使第二ZQ状态模块将自身状态标识设置为第二状态标识，也就是锁定第二ZQ校准处理模块，使得第二ZQ校准处理模块在预设时长内不对该第二系统ZQ指令信息进行处理，并且，第二ZQ校准处理模块根据系统ZQ指令信息，对系统ZQ指令信息进行处理。进一步的，在第二ZQ校准处理模块接收到第二系统ZQ指令信息时，由于第二ZQ状态模块的状态标识为第二状态标识，因此锁定第二ZQ校准处理模块不对该第二系统ZQ指令信息进行处理。需要说明的是，将第一ZQ状态模块或第二ZQ状态模块的状态标识设定为第二状态标识的时长可以小于或等于JEDEC提供的ZQ校准时长。通过将ZQ状态模块中状态标识设置为第二状态标识，可以避免ZQ校准装置在同一时间段内对不同的系统ZQ指令信息进行处理。
在本实施例中，由于ZQ状态模块的设置，可以在一个通道获取到系统ZQ指令信息时，实现对与所有通道连接的电阻进行ZQ校准。同时，在获得系统ZQ指令信息时，将状态标识设置为第二状态标识，可以避免ZQ校准处理模块在同一时间段内对第二系统ZQ指令信息进行处理，进而提高了ZQ校准器进行ZQ校准的效率。
优选的，所述ZQ状态模块，还用于确定所述状态标识是否为所述第二状态标识；
若为是，则保持所述状态标识为第二状态标识，并使得所述ZQ校准处理模块对所述系统ZQ指令信息不进行处理；
若为否，则执行根据所述系统ZQ指令信息，将确定状态标识由第一状态标识设置为第二状态标识，并将所述系统ZQ指令信息发送给其他的ZQ状态模块。具体的，系统命令获取模块获取系统ZQ指令信息时，ZQ状态模块首先要确定自身的状态标识，若状态标识为第一状态标识，则确定ZQ校准装置处于闲置状态，因而ZQ校准处理模块系统可以对ZQ指令信息进行处理。若状态标识为第二状态标识，则确定ZQ校准装置处于繁忙状态，进而，所述ZQ校准处理模块对所述系统ZQ指令信息不进行处理。
如图4所示，在上述实施例的基础上，本发明实施例提供一种ZQ校准器，其中，ZQ校准处理模块202包括：系统命令选择子模块21、时钟选择子模块22以及ZQ校准处理子模块23，所述ZQ状态模块的输出端与系统命令选择子模块的输入端连接，所述系统命令选择子模块的输出端与所述ZQ校准处理子模块的第一输入端连接，所述时钟选择子模块的输出端与所述ZQ校准处理子模块的第二输入端连接；
所述时钟选择子模块22，用于获取第一标识信息和第一时钟信息，并根据所述第一标识信息和所述第一时钟信息，确定分配给颗粒进行ZQ操作的时钟信息，所述第一标识信息携带用于ZQ操作的通道数的信息，颗粒包括至少一个通道；
所述系统命令选择子模块21，用于获取系统ZQ指令信息和第二标识信息，根据所述系统ZQ指令信息，获取延迟ZQ指令信息，并根据所述第二标识信息、所述系统ZQ指令信息和所述延迟ZQ指令信息，确定输出的ZQ操作指令信息，所述ZQ操作指令信息包括所述系统ZQ指令信息或所述延迟ZQ指令信息，所述第二标识信息包括所述第一标识信息以及通道标识的信息，所述系统ZQ指令信息携带用于指示对所述通道标识的颗粒进行ZQ操作的指令，需要说明的是，该颗粒可以是一个芯片，也可以是一个芯片中的某一区域，即，一个芯片中包括多个区域，其中每个区域设置有一通道，该通道可以是与芯片外部进行通信的通道，也就是说，所述颗粒包括与所述通道标识标示的通道连接的区域或芯片；
所述ZQ校准处理子模块23，用于根据所述时钟信息以及所述ZQ操作指令信息，按照所述时钟信息对所述颗粒进行ZQ校准操作，该颗粒包括第二标识信息中通道标识所标示的通道。
本实施例中的颗粒可以是存储芯片，也就是说，颗粒数是指需要进行ZQ操作的存储芯片的数量，以存储器为例，该颗粒数可以是存储器中的存储芯片的数量。需要说明，本实施例中颗粒可以是任何芯片，不以此为限，仅为举例，
本实施例中的所述颗粒标识包括用于标示颗粒唯一身份的标识。
举例来讲，本实施例中的ZQ校准器的一端与待校准电阻连接，ZQ校准器的另一端通过ZQ端口与外部电阻连接，其中，该外部电阻可以是设置在存储器外部用于进行ZQ校准的外部电阻，即240欧姆的低公差参考电阻。
具体的，对于系统命令选择子模块21用于获取系统ZQ指令信息和第二标识信息，根据所述系统ZQ指令信息，获取延迟ZQ指令信息，并根据所述第二标识信息、所述系统ZQ指令信息和所述延迟ZQ指令信息确定输出的ZQ操作指令信息，至少包括以下三种实现方式：
第一种实现方式、在准备对存储芯片的内部电阻进行ZQ校准的场景下，系统命令选择子模块21可以获取系统ZQ指令信息和第二标识信息，接着，根据第二标识信息中的第一标识信息确定需要对几个存储芯片进行ZQ校准，如果第一标识信息携带的用于ZQ校准的颗粒数为1，则系统命令选择子模块21确定无需时间延时的对颗粒标识所标示的存储芯片进行ZQ校准，，从而将获得的系统ZQ指令信息直接发送给ZQ校准处理子模块23；
第二种实现方式、如果第一标识信息携带的用于ZQ校准的颗粒数为多个，例如是2个，也就是说，有2个存储芯片需要进行ZQ校准，系统命令选择子模块21根据第二标识信息中颗粒标识，确定对哪个存储芯片进行ZQ校准，若该存储芯片是在校准周期的前半个周期进行ZQ校准的存储芯片A，则系统命令选择子模块21确定发送所述系统ZQ指令信息的时间为校准周期的前半个周期，即在获得系统ZQ指令信息同时，无需时间延时的将获得的系统ZQ指令信息发送给ZQ校准处理子模块23。
第三种实现方式、如果第一标识信息携带的用于ZQ操作的颗粒数为2，也就是说，有2个存储芯片需要进行ZQ校准，系统命令选择子模块21根据第二标识信息中颗粒标识，确定对哪个存储芯片进行ZQ校准，若该存储芯片是在校准周期的后半个周期进行ZQ校准的存储芯片B，则系统命令选择子模块21确定发送所述系统ZQ指令信息的时间为校准周期的后半个周期，即对获得系统ZQ指令信息进行时间延时，延长校准周期的半个周期后将获得的系统ZQ指令信息发送给ZQ校准处理子模块23。
需要说明，系统命令选择子模块21可以根据预设规则，确定输出系统ZQ指令信息或所述延迟ZQ指令信息，该预设规则包括在颗粒数为1时无需时间延时将系统ZQ指令信息发送给ZQ校准处理子模块23，在颗粒数为2时，根据颗粒标识确定在延长校准周期的前半个周期还是在后半个周期发送系统ZQ指令信息。
具体的，对于时钟选择子模块22用于获取第一标识信息和第一时钟信息，并根据所述第一标识信息和所述第一时钟信息，确定分配给每个颗粒进行ZQ操作的时钟信息，至少包括以下两种实现方式：
第一种实现方式、时钟选择子模块22首先可以获取第一标识信息和第一时钟信息，接着，时钟选择子模块22根据第一标识信息，确定需要进行ZQ校准的存储器芯片是1个还是多个，如果需要进行ZQ校准的存储器芯片是1个，确定分配给该存储器芯片进行ZQ操作的时钟信息为第一时钟信息，该第一时钟信息可以携带周期信息以及第一时钟信号的频率，该周期信息包括对存储器进行ZQ校准的时长为第一时长的信息，所述第一时钟信号用于承载所述第一时钟信息。
第二种实现方式、在确定需要进行ZQ校准的颗粒数是多个，例如是2个存储芯片，确定每个存储芯片进行ZQ操作的时钟信息为第一时钟信号的频率的2倍，每个存储芯片进行ZQ校准的时长为第一时长的一半；再例如，存储芯片是4个，确定每个存储芯片进行ZQ操作的时钟信息为第一时钟信号的频率的4倍，每个存储芯片进行ZQ校准的时长为第一时长的1/4；其中，所述第一时钟信号用于承载所述第一时钟信息。
进一步的，对于ZQ校准处理子模块23根据所述时钟信息以及所述ZQ操作指令，按照所述时钟信息对所述ZQ操作指令指示的颗粒进行ZQ校准操作至少包括以下三种实现方式：
第一种实现方式、在确定对1个存储芯片进行ZQ操作的场景下，ZQ校准处理子模块23按照标准校准周期对该存储芯片进行ZQ操作；
第二种实现方式、在确定对2个存储芯片中的存储芯片A进行ZQ操作的场景下，ZQ校准处理子模块23按照标准校准周期的前半个周期对该存储芯片A进行ZQ操作；
第三种实现方式、在确定对2个存储芯片中的存储芯片B进行ZQ操作的场景下，ZQ校准处理子模块23按照标准校准周期的后半个周期对该存储芯片B进行ZQ操作；
在本实施例中，可以实现不同颗粒在标准校准周期内依次进行ZQ操作，由于每个颗粒进行ZQ操作占用第一时钟信息中周期信息不同的时间段，因此可以通过一个ZQ端口实现对多颗颗粒的内部电阻值进行校准。
在本实施例中，该ZQ校准处理模块，包括系统命令选择子模块、时钟选择子模块以及ZQ校准处理子模块，通过时钟选择子模块根据所述第一标识信息和所述第一时钟信息，确定分配给每个颗粒进行ZQ操作的时钟信息，以及系统命令选择子模块根据所述第二标识信息和所述系统ZQ指令信息确定输出的ZQ操作指令信息，接着，ZQ校准处理子模块根据所述时钟信息以及所述ZQ操作指令信息，按照所述时钟信息对所述ZQ操作指令信息指示的颗粒进行ZQ校准操作，实现每个颗粒在JEDEC提供的ZQ校准周期内依次进行ZQ操作，从而可以实现通过一个ZQ端口实现对两颗颗粒的内部电阻值进行校准。图5是本发明另一实施例ZQ校准器的结构示意图；如图5所示，在上述实施例的基础上，本发明实施例ZQ校准器中的时钟选择子模块21包括：时钟选择单元211以及时钟转换单元212，其中，所述时钟转换单元212的输出端与所述时钟选择单元211的第一输入端连接，所述时钟选择单元211的输出端与ZQ校准处理子模块23的所述第二输入端连接；
所述时钟转换单元212，用于获取所述第一时钟信息，并对所述第一时钟信息的时钟频率进行转换，以获得第二时钟信息；
所述时钟选择单元211，用于获取所述第一标识信息、所述第一时钟信息以及所述第二时钟信息，并根据所述第一标识信息确定输出所述第一时钟信息或所述第二时钟信息。
举例来讲，时钟转换单元212可以对第一时钟信号进行倍频处理，进而获得的第二时钟信息，其中，第二时钟信号的频率是第一时钟信号的频率的整数倍，第一时钟信号用于承载所述第一时钟信息，第二时钟信号用于承载所述第二时钟信息，举例来讲，在确定第一标识信息，即ZQ操作的颗粒数为2时，第二时钟信号的频率是第一时钟信号的频率的2倍，或者，ZQ操作的颗粒数为4时，第二时钟信号的频率是第一时钟信号的频率的4倍。
进一步的，在上述实施例的基础上，本发明实施例ZQ校准器中的系统命令选择子模块22可以包括：命令选择单元222和命令延迟单元221，所述命令延迟单元221的输出端与所述命令选择单元的第一输入端连接，所述命令选择单元的第二输入端与所述ZQ状态模块的输出端连接，所述命令选择单元的输出端与所述ZQ校准处理子模块的第一输入端连接；其中，
所述命令延迟单元221，用于将所述系统ZQ指令信息进行延迟处理，获得延迟ZQ指令信息；
所述命令选择单元222，用于获取所述系统ZQ指令信息、所述延迟ZQ指令信息和所述第二标识信息，根据所述第二标识信息，确定输出所述系统ZQ指令信息或所述延迟ZQ指令信息。
举例来讲，命令延迟单元221可以将所述系统ZQ指令信息进行延迟处理，例如延迟校准周期的半个周期后获得延迟ZQ指令信息，进一步的，命令选择单元根据第二标识信息，确定通道数是1个还是多个，如果是一个，则系统命令选择子模块确定对通道标识所标示的颗粒(芯片或区域)进行ZQ校准，并无需时间延时的将获得的系统ZQ指令信息发送给ZQ校准处理子模块；如果是2个，进一步根据通道标识确定是颗粒A还是颗粒B，若是颗粒A，则系统命令选择子模块确定发送所述系统ZQ指令信息的时间为校准周期的前半个周期，即在获得系统ZQ指令信息同时，无需时间延时的将获得的系统ZQ指令信息发送给ZQ校准处理子模块，若是颗粒B，则系统命令选择子模块确定发送所述系统ZQ指令信息的时间为校准周期的后半个周期，即获得系统ZQ指令信息后，并延时半个标准校准周期将获得的系统ZQ指令信息发送给ZQ校准处理子模块。
需要说明的是，在本实施例中可以是通过熔丝(fuse)或者邦垫(bong pad)向ZQ校准器提供第一标识信息或第二标识信息，例如，时钟选择子模块通过第一邦垫与存储芯片的外部设备连接，以获得该外部设备发送的第一标识信息，或者，时钟选择子模块通过第一熔丝与存储芯片内部的器件连接，以获得该器件发送的第一标识信息，类似的，系统命令选择子模块通过第二邦垫与存储芯片的外部设备连接，以获得该外部设备发送的第二标识信息，或者，时钟选择子模块通过第二丝与存储芯片内部的器件连接，以获得该器件发送的第二标识信息。
具体的，该第一标识信息或第二标识信息可以用1、0标识，也可以是一条命令，在此不做限制。
举例来讲，使用一个Fuse(或者bonding Pad)_A来区分是单通道产品还是双通道产品，该产品可以是存储器，颗粒可以是存储芯片；
使用另一个Fuse(或者bonding Pad)_B来区分双通道产品中每个通道的标识(DRAM0/DRAM1)；
Fuse(或者bonding Pad)_A设置成逻辑“0”，表示单通道产品；
Fuse(或者bonding Pad)_A设置成逻辑“1”，表示双通道产品；
举例来讲，第一单通道存储芯片D1的Fuse(或者bonding Pad)_B设置成“0”，表示标准校准周期的前半个周期进行ZQ校准，即首先开始校准；
第二单通道存储芯片D2的Fuse(或者bonding Pad)_B设置成“1”，表示标准校准周期的后半个周期进行ZQ校准；
进一步的，在上述实施例的基础上，本实施例提供的ZQ校准器，还包括：时钟发生模块，该时钟发生模块的输出端分别与所述时钟选择单元211的第一输入端和所述时钟转换单元212的输入端连接，用于向时钟选择单元211和时钟转换单元212输出第一时钟信息，例如，向时钟选择单元211和时钟转换单元212输出默认时钟信号。
进一步的，在上述实施例的基础上，该ZQ校准器，还可以包括：系统命令发生模块；
所述系统命令发生模块的输出端分别与所述命令选择单元222的第二输入端和所述所述命令延迟单元221的输入端连接，用于向所述命令选择单元222和所述命令延迟单元221发送所述系统ZQ指令信息。
优选的，所述将所述系统ZQ指令信息进行延迟处理，获得所述延迟ZQ指令信息，包括：
将所述系统ZQ指令信息延迟N/M个标准校准周期，获得延迟ZQ指令信息，N和M均为大于0的整数，M为所述通道数，也可以是ZQ校准器中ZQ校准装置的个数，所述通道标识还用于标示所述颗粒标识指示的颗粒为ZQ校准中第N+1个进行的ZQ校准。
图6是本发明一实施例ZQ校准方法的流程示意图；如图6所示，本实施例提供的ZQ校准方法，包括：
步骤601、获取系统ZQ指令信息；
步骤602、根据所述系统ZQ指令信息，将状态标识由第一状态标识设置为第二状态标识，并将所述系统ZQ指令信息发送给其他的ZQ状态模块，以使其他的ZQ状态模块对所述系统ZQ指令信息进行处理。
本实施例中的所述第一状态标识用于标示所述ZQ校准装置处于闲置状态，所述第二状态标识用于标示所述ZQ校准装置处于繁忙状态，所述第二系统ZQ指令信息包括在所述系统ZQ指令信息之后获取到的信息。
步骤603、对所述系统ZQ指令信息进行处理。
本实施例的实现方式与效果与图2所示实施例的实现方式与效果类似，在此不再赘述。
图7是本发明另一实施例ZQ校准方法的流程示意图；如图7所示，本实施例提供的ZQ校准方法，包括：
步骤701、获取系统ZQ指令信息；
步骤702、确定状态标识是否为第二状态标识；
具体的，若为是，则执行步骤703，即保持所述状态标识为第二状态标识，并使得所述ZQ校准处理模块对所述系统ZQ指令信息不进行处理；
若为否，则执行步骤704，即执行根据所述系统ZQ指令信息，将状态标识由第一状态标识设置为第二状态标识，并将所述系统ZQ指令信息发送给其他的ZQ状态模块。
本实施例中的所述第一状态标识用于标示所述ZQ校准装置处于闲置状态，所述第二状态标识用于标示所述ZQ校准装置处于繁忙状态，所述第二系统ZQ指令信息包括在所述系统ZQ指令信息之后获取到的信息。
步骤703、保持所述状态标识为第二状态标识，并使得所述ZQ校准处理模块对所述系统ZQ指令信息不进行处理。
步骤704、根据所述系统ZQ指令信息，将状态标识由第一状态标识设置为第二状态标识，并将所述系统ZQ指令信息发送给其他的ZQ状态模块。
步骤705、根据第一标识信息和第一时钟信息，确定分配给颗粒进行ZQ操作的时钟信息。
本实施例中的所述第一标识信息携带用于ZQ操作的通道数的信息。
具体的，对所述第一时钟信息进行转换，以获得第二时钟信息；例如，对第一时钟信号的频率进行倍频处理，所述第一时钟信号用于承载所述第一时钟信息；根据所述第一标识信息，确定输出所述第一时钟信息或所述第二时钟信息。
步骤706、根据所述系统ZQ指令信息，获取延迟ZQ指令信息，并根据所述第二标识信息、所述系统ZQ指令信息和所述延迟ZQ指令信息，确定输出的ZQ操作指令信息。
本实施例中的所述ZQ操作指令信息包括所述系统ZQ指令信息或所述延迟ZQ指令信息，所述第二标识信息包括所述第一标识信息以及通道标识的信息。
具体的，将所述系统ZQ指令信息进行延迟处理，获得所述延迟ZQ指令信息；
根据所述第二标识信息、所述系统ZQ指令信息和所述延迟ZQ指令信息，确定输出所述系统ZQ指令信息或所述延迟ZQ指令信息。
具体的，将所述系统ZQ指令信息延迟N/M个标准校准周期，获得延迟ZQ指令信息，N和M均为大于0的整数。其中，所述标准校准周期包括固态技术协会JEDEC提供的ZQ校准周期。其中，M为所述通道数，也可以是ZQ校准器中ZQ校准装置的个数，所述通道标识还用于标示所述颗粒标识指示的颗粒为ZQ校准中第N+1个进行的ZQ校准。
举例来讲，M可以是通道数，也可以是ZQ校准器中ZQ校准装置的个数，N可以是该ZQ校准装置第N+1个进行ZQ校准。例如，本实施例的ZQ校准器适用于2通道存储器，则，通道数M为2，两个ZQ校准装置中第一ZQ校准装置第1个执行ZQ校准，第二ZQ校准装置第2个执行ZQ校准，则，第二ZQ校准装置的N为2-1＝1，即第二ZQ校准装置中命令延迟单元将所述系统ZQ指令信息延迟1/2个标准校准周期，获得延迟ZQ指令信息；再举例，本实施例的ZQ校准器适用于3通道存储器，则，通道数M为3，三个ZQ校准装置中第一ZQ校准装置第1个执行ZQ校准，第二ZQ校准装置第2个执行ZQ校准，第三ZQ校准装置第3个执行ZQ校准，则，第二ZQ校准装置，N为2-1＝1，即第二ZQ校准装置中命令延迟单元将所述系统ZQ指令信息延迟1/3个标准校准周期，获得延迟ZQ指令信息，第三ZQ校准装置，N为3-1＝2，即第二ZQ校准装置中命令延迟单元将所述系统ZQ指令信息延迟2/3个标准校准周期，获得延迟ZQ指令信息；优选的，所述标准校准周期小于或等于固态技术协会JEDEC提供的ZQ校准周期。
步骤707、根据所述时钟信息以及所述ZQ操作指令信息，按照所述时钟信息对所述ZQ操作指令信息指示的颗粒进行ZQ校准操作。
本实施例中的颗粒包括所述通道标识标示的通道。
本实施例的实现方式与效果与图2-图5任一项所示实施例的实现方式与效果类似，在此不再赘述。
图8是本发明一实施例ZQ校准方法的时序图；如图8所示，在本实施例中产品是单通道产品，其中，该单通道产品包括一个具有单通道的颗粒。在本实施例提供的ZQ校准方法中，第二标识信息的格式可以是：Fuse(或者bonding Pad)_A_B，第一标识信息的格式可以是：Fuse(或者bonding Pad)_A，本实施例通过熔丝获取第一标识信息，即第一标识信息的格式为：Fuse_A，通过熔丝获取第二标识信息，即第二标识信息的格式为：Fuse_A_B。
具体包括：ZQ校准器获得的第二标识信息Fuse_A_B为0X，也就是说，本次ZQ校准的颗粒个数是1个，时钟选择单元根据第一标识信息Fuse_A为0，确定本次ZQ校准的颗粒个数是1个，进而时钟选择单元确定对该颗粒的ZQ校准的时钟信息为所述第一时钟信息，同时，命令选择单元根据第二标识信息，确定本次ZQ校准的颗粒个数是1个，在根据Fuse_B为X，确定是对哪个通道的颗粒进行ZQ校准，进而确定在标准校准周期的初始时刻发送对该颗粒进行校准的系统ZQ指令信息，进一步的，ZQ校准处理子模块在标准校准周期的整个周期内对该颗粒进行ZQ校准。进一步的，对于单通道产品，可以将用于表示第二状态信息的电路设置成悬空(floating)状态，从而，第二状态标识信息和标示第二状态标识的焊盘信息处于高阻抗的状态。
需要说明，图8可以是对存储器中一个单通道存储芯片进行ZQ校准，其中，图8实施例中的颗粒是单通道存储芯片。
图9是本发明另一实施例ZQ校准方法的时序图；如图9所示，本实施例的产品是双通道产品，其中，该双通道产品包括两个单通道颗粒。在本实施例提供的ZQ校准方法中，第二标识信息的格式可以是：Fuse(或者bonding Pad)_A_B，第一标识信息的格式可以是：Fuse(或者bonding Pad)_A，本实施例通过熔丝获取第一标识信息，通过熔丝获取第二标识信息。其中，Fuse_A设置成逻辑“0”，表示单通道产品，Fuse_A设置成逻辑“1”，表示双通道产品；单通道颗粒A的Fuse_B设置成“0”，表示单通道颗粒A进行ZQ校准，单通道颗粒A是在标准校准周期的前半个周期进行ZQ校准；单通道颗粒B的Fuse_B设置成“1”，表示单通道颗粒B进行ZQ校准，单通道颗粒B是在标准校准周期的后半个周期进行ZQ校准；
具体包括：设置在单通道颗粒A中的ZQ校准装置，首先获得系统ZQ指令信息，接着，单通道颗粒A的ZQ校准状态模块确定自身的状态标识是否为第二状态标识，在确定不是第二状态标识时，将确定状态标识由第一状态标识设置为第二状态标识，并将所述系统ZQ指令信息发送给单通道颗粒B的ZQ状态模块，以使单通道颗粒A和单通道颗粒B中的ZQ校准处理模块对系统ZQ指令信息进行处理，具体的，单通道颗粒A的系统命令选择子模块获得第二标识信息Fuse_A_B为10，其中，第一个数字1表示本次ZQ校准的产品为双通道产品，即两个单通道颗粒组成的，第二个数字0表示本次ZQ校准的颗粒为单通道颗粒A，时钟选择单元根据第一标识信息Fuse_A为1，确定本次ZQ校准的颗粒个数是2个，进而选择时钟转换单元212输出的第二时钟信息，即将第一时钟信号的频率转化为2倍后输出，同时，命令选择单元根据第二标识信息，确定本次ZQ校准的颗粒个数是2个，并根据Fuse_B为0，确定单通道颗粒A在标准校准周期的前半个周期进行ZQ校准，进而命令选择单元确定输出系统ZQ指令信息，即在标准校准周期的初始时刻发送系统ZQ指令信息，进一步的，ZQ校准处理子模块在标准校准周期的前半个周期内对该颗粒进行ZQ校准。
同时，设置在单通道颗粒B中的ZQ校准装置获得的第二标识信息Fuse_A_B为11，其中，第一个数字1表示本次ZQ校准的的-产品为双通道产品，即两个单通道颗粒组成的，第二个数字1表示本次ZQ校准的颗粒为单通道颗粒B，时钟选择单元根据第一标识信息Fuse_A为1，确定本次ZQ校准的颗粒个数是2个，进而选择时钟转换单元输出的第二时钟信息，即将第一时钟信号的频率转化为2倍后输出，同时，命令选择单元根据第二标识信息，确定本次ZQ校准的颗粒个数是2个，并根据Fuse_B为1，确定单通道颗粒B在标准校准周期的后半个周期进行ZQ校准，进而命令选择单元确定输出延迟ZQ指令信息，即在标准校准周期的中间时刻发送系统ZQ指令信息，进一步的，ZQ校准处理子模块在标准校准周期的后半个周期内对该颗粒进行ZQ校准。需要说明的是，在JEDEC规定的校准时间的一半后，单通道颗粒A内部校准已经完成释放片外外部电阻，单通道颗粒B开始进行ZQ校准；
需要说明，图9可以是对双通道存储器中两个单通道存储芯片进行ZQ校准，其中，图9实施例中的颗粒是单通道存储芯片。
图10是本发明再一实施例ZQ校准方法的时序图；如图10所示，在本实施例提供的ZQ校准方法中，第二标识信息的格式可以是：Fuse(或者bonding Pad)_A_B，第一标识信息的格式可以是：Fuse(或者bonding Pad)_A，本实施例通过熔丝获取第一标识信息，通过熔丝获取第二标识信息。其中，Fuse_A设置成逻辑“0”，表示单通道产品，Fuse_A设置成逻辑“1”，表示双通道产品，其中，双通道产品可以由两个单通道颗粒组成；单通道颗粒A的Fuse_B设置成“0”，表示单通道颗粒A进行ZQ校准，单通道颗粒A是在标准校准周期的前半个周期进行ZQ校准；单通道颗粒B的Fuse_B设置成“1”，表示单通道颗粒B进行ZQ校准，单通道颗粒B是在标准校准周期的后半个周期进行ZQ校准；
具体包括：单通道颗粒B的ZQ校准装置首先获得系统ZQ指令信息，接着，单通道颗粒B的ZQ校准状态模块确定自身的状态标识是否为第二状态标识，在确定不是第二状态标识时，将确定状态标识由第一状态标识设置为第二状态标识，并将所述系统ZQ指令信息发送给单通道颗粒A的ZQ状态模块，接着，单通道颗粒A的ZQ状态模块将状态标识由第一状态标识设置为第二状态标识，并且将单通道颗粒B获得的系统ZQ指令信息发送给单通道颗粒A的ZQ校准处理模块进行ZQ校准操作，具体的，设置在单通道颗粒A中的ZQ校准装置获得的第二标识信息Fuse_A_B为10，其中，第一个数字1表示本次ZQ校准的产品为双通道产品，即两个单通道颗粒组成的，第二个数字0表示本次ZQ校准的颗粒为单通道颗粒A，时钟选择单元根据第一标识信息Fuse_A为1，确定本次ZQ校准的颗粒个数是2个，进而选择时钟转换单元212输出的第二时钟信息，即将第一时钟信号的频率转化为2倍后输出，同时，命令选择单元根据第二标识信息，确定本次ZQ校准的颗粒个数是2个，并根据Fuse_B为0，确定单通道颗粒A在标准校准周期的前半个周期进行ZQ校准，进而命令选择单元确定输出系统ZQ指令信息，即在标准校准周期的初始时刻发送系统ZQ指令信息，进一步的，ZQ校准处理子模块在标准校准周期的前半个周期内对该颗粒进行ZQ校准。
再接着，设置在单通道颗粒B中的ZQ校准装置获得的第二标识信息Fuse_A_B为11，其中，第一个数字1表示本次ZQ校准的的-产品为双通道产品，即两个单通道颗粒组成的，第二个数字1表示本次ZQ校准的颗粒为单通道颗粒B，时钟选择单元根据第一标识信息Fuse_A为1，确定本次ZQ校准的颗粒个数是2个，进而选择时钟转换单元输出的第二时钟信息，即将第一时钟信号的频率转化为2倍后输出，同时，命令选择单元根据第二标识信息，确定本次ZQ校准的颗粒个数是2个，并根据Fuse_B为1，确定单通道颗粒B在标准校准周期的后半个周期进行ZQ校准，进而命令选择单元确定输出延迟ZQ指令信息，即在标准校准周期的中间时刻发送系统ZQ指令信息，进一步的，ZQ校准处理子模块在标准校准周期的后半个周期内对该颗粒进行ZQ校准。需要说明的是，在JEDEC规定的校准时间的一半后，单通道颗粒A内部校准已经完成释放片外外部电阻，单通道颗粒B开始进行ZQ校准；
需要说明，图10可以是对双通道存储器中两个单通道存储芯片进行ZQ校准，其中，图10实施例中的颗粒是单通道存储芯片。
本实施例还提供一种多通道存储器，包括：至少一个存储芯片以及如上述图2-图5任一所示的ZQ校准器，每个所述存储芯片上设置至少一个所述ZQ校准器。
其中，ZQ校准器的结构与图2-图5的结构、工作原理以及效果类似，在此不再赘述。

Claims (11)

1.一种ZQ校准器，其特征在于，包括：至少两个ZQ校准装置：
所述ZQ校准装置，包括：系统命令获取模块、ZQ状态模块和ZQ校准处理模块；所述ZQ状态模块设置在所述系统命令获取模块和所述ZQ校准处理模块之间；
所述至少两个ZQ校准装置中各所述ZQ状态模块彼此连接；
所述至少两个ZQ校准装置中各所述ZQ校准处理模块的输出端彼此连接；
所述系统命令获取模块，用于获取系统ZQ指令信息；
所述ZQ状态模块，用于根据所述系统ZQ指令信息，将状态标识由第一状态标识设置为第二状态标识，并将所述系统ZQ指令信息发送给其他的ZQ状态模块，以使其他的ZQ状态模块对所述系统ZQ指令信息进行处理，所述第二状态标识用于标示所述ZQ校准装置处于繁忙状态，以使对第二系统ZQ指令信息不进行处理，所述第一状态标识用于标示所述ZQ校准装置处于闲置状态，所述第二系统ZQ指令信息包括在所述系统ZQ指令信息之后获取到的信息；
所述ZQ校准处理模块，用于对所述系统ZQ指令信息进行处理。
2.根据权利要求1所述的ZQ校准器，其特征在于，所述ZQ校准处理模块，包括：系统命令选择子模块、时钟选择子模块以及ZQ校准处理子模块；
所述ZQ状态模块的输出端与所述系统命令选择子模块的输入端连接，所述系统命令选择子模块的输出端与所述ZQ校准处理子模块的第一输入端连接，所述时钟选择子模块的输出端与所述ZQ校准处理子模块的第二输入端连接；
所述时钟选择子模块，用于获取第一标识信息和第一时钟信息，并根据所述第一标识信息和所述第一时钟信息，确定分配给颗粒进行ZQ操作的时钟信息，所述第一标识信息携带用于ZQ操作的通道数的信息；
所述系统命令选择子模块，用于获取系统ZQ指令信息和第二标识信息，根据所述系统ZQ指令信息，获取延迟ZQ指令信息，并根据所述第二标识信息、所述系统ZQ指令信息和所述延迟ZQ指令信息，确定输出的ZQ操作指令信息，所述ZQ操作指令信息包括所述系统ZQ指令信息或所述延迟ZQ指令信息，所述第二标识信息包括所述第一标识信息以及通道标识的信息；
所述ZQ校准处理子模块，用于根据所述时钟信息以及所述ZQ操作指令信息，按照所述时钟信息对颗粒进行ZQ校准操作，所述颗粒包括与所述通道标识标示的通道连接的颗粒。
3.根据权利要求2所述的ZQ校准器，其特征在于，所述系统命令选择子模块包括：命令选择单元和命令延迟单元，所述命令延迟单元的输出端与所述命令选择单元的第一输入端连接，所述命令选择单元的第二输入端与所述ZQ状态模块的输出端连接，所述命令选择单元的输出端与所述ZQ校准处理子模块的第一输入端连接；
所述命令延迟单元，用于将所述系统ZQ指令信息进行延迟处理，获得所述延迟ZQ指令信息；
所述命令选择单元，用于获取所述系统ZQ指令信息、所述延迟ZQ指令信息和所述第二标识信息，根据所述第二标识信息、所述系统ZQ指令信息和所述延迟ZQ指令信息，确定输出所述系统ZQ指令信息或所述延迟ZQ指令信息。
4.根据权利要求2所述的ZQ校准器，其特征在于，所述时钟选择子模块，还具体用于对第一时钟信号的频率进行倍频处理，所述第一时钟信号用于承载所述第一时钟信息。
5.根据权利要求3所述的ZQ校准器，其特征在于，所述命令延迟单元，具体用于将所述系统ZQ指令信息延迟N/M个标准校准周期，获得延迟ZQ指令信息，N和M均为大于0的整数，M为所述通道数，所述通道标识还用于标示所述颗粒标识指示的颗粒为ZQ校准中第N+1个进行的ZQ校准。
6.一种ZQ校准方法，其特征在于，包括：
获取系统ZQ指令信息；
根据所述系统ZQ指令信息，将状态标识由第一状态标识设置为第二状态标识，并将所述系统ZQ指令信息发送给其他的ZQ状态模块，以使其他的ZQ状态模块对所述系统ZQ指令信息进行处理，所述第一状态标识用于标示所述ZQ校准装置处于闲置状态，所述第二状态标识用于标示所述ZQ校准装置处于繁忙状态，以使对第二系统ZQ指令信息不进行处理，所述第二系统ZQ指令信息包括在所述系统ZQ指令信息之后获取到的信息；
对所述系统ZQ指令信息进行处理。
7.根据权利要求6所述的ZQ校准方法，其特征在于，所述对所述系统ZQ指令信息进行处理，包括：
根据第一标识信息和第一时钟信息，确定分配给颗粒进行ZQ操作的时钟信息，所述第一标识信息携带用于ZQ操作的通道数的信息；
根据所述系统ZQ指令信息，获取延迟ZQ指令信息，并根据所述第二标识信息、所述系统ZQ指令信息和所述延迟ZQ指令信息，确定输出的ZQ操作指令信息，所述ZQ操作指令信息包括所述系统ZQ指令信息或所述延迟ZQ指令信息，所述第二标识信息包括所述第一标识信息以及通道标识的信息；
根据所述时钟信息以及所述ZQ操作指令信息，按照所述时钟信息对所述ZQ操作指令信息指示的颗粒进行ZQ校准操作，所述颗粒包括所述通道标识标示的通道。
8.根据权利要求7所述的ZQ校准方法，其特征在于，所述根据所述系统ZQ指令信息，获取延迟ZQ指令信息，并根据所述第二标识信息、所述系统ZQ指令信息和所述延迟ZQ指令信息，确定输出的ZQ操作指令信息，包括：
将所述系统ZQ指令信息进行延迟处理，获得所述延迟ZQ指令信息；
根据所述第二标识信息、所述系统ZQ指令信息和所述延迟ZQ指令信息，确定输出所述系统ZQ指令信息或所述延迟ZQ指令信息。
9.根据权利要求7所述的ZQ校准方法，其特征在于，所述根据第一标识信息和第一时钟信息，确定分配给颗粒进行ZQ操作的时钟信息，还包括：
对第一时钟信号的频率进行倍频处理，所述第一时钟信号用于承载所述第一时钟信息。
10.根据权利要求8所述的ZQ校准方法，其特征在于，所述将所述系统ZQ指令信息进行延迟处理，获得所述延迟ZQ指令信息，包括：
将所述系统ZQ指令信息延迟N/M个标准校准周期，获得延迟ZQ指令信息，N和M均为大于0的整数，M为所述通道数，所述通道标识还用于标示所述颗粒标识指示的颗粒为ZQ校准中第N+1个进行的ZQ校准。
11.一种多通道存储器，其特征在于，包括：至少一个存储芯片以及如上述权利要求1-5任一项所述的ZQ校准器，每个所述存储芯片上设置至少一个所述ZQ校准器。
CN202010772094.XA 2020-08-04 2020-08-04 Zq校准器、zq校准方法以及多通道存储器 Active CN111933205B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010772094.XA CN111933205B (zh) 2020-08-04 2020-08-04 Zq校准器、zq校准方法以及多通道存储器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010772094.XA CN111933205B (zh) 2020-08-04 2020-08-04 Zq校准器、zq校准方法以及多通道存储器

Publications (2)

Publication Number Publication Date
CN111933205A true CN111933205A (zh) 2020-11-13
CN111933205B CN111933205B (zh) 2023-02-24

Family

ID=73307708

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010772094.XA Active CN111933205B (zh) 2020-08-04 2020-08-04 Zq校准器、zq校准方法以及多通道存储器

Country Status (1)

Country Link
CN (1) CN111933205B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022105322A1 (zh) * 2020-11-18 2022-05-27 长鑫存储技术有限公司 测试方法及测试系统
CN116758965A (zh) * 2023-08-18 2023-09-15 浙江力积存储科技有限公司 Zq校准方法、校准电路
WO2023206751A1 (zh) * 2022-04-29 2023-11-02 长鑫存储技术有限公司 一种校准控制电路、电子设备和校准控制方法
US11810639B2 (en) 2020-11-18 2023-11-07 Changxin Memory Technologies, Inc. Test method and test system

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040080322A1 (en) * 2002-09-30 2004-04-29 Georg Braun Method for calibrating semiconductor devices using a common calibration reference and a calibration circuit
US20150270010A1 (en) * 2014-03-21 2015-09-24 Kyoung-Tae Kang Nonvolatile memory device and method of operating the same
US20160042769A1 (en) * 2014-08-07 2016-02-11 Qualcomm Incorporated Semiconductor package on package memory channels with arbitration for shared calibration resources
TW201611030A (zh) * 2014-05-21 2016-03-16 美光科技公司 包括具有多通道共享之校準電路之多通道的裝置
US9647659B1 (en) * 2016-02-25 2017-05-09 SK Hynix Inc. Semiconductor devices
CN107767894A (zh) * 2016-08-19 2018-03-06 东芝存储器株式会社 半导体存储装置
CN108133724A (zh) * 2016-12-01 2018-06-08 三星电子株式会社 Zq校准方法和执行该方法的存储器器件
CN110036379A (zh) * 2016-12-30 2019-07-19 美光科技公司 用于zq校准的基于定时的仲裁器系统和电路
US10504571B1 (en) * 2018-10-04 2019-12-10 Microa Technology, Inc. Apparatus with a calibration mechanism

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040080322A1 (en) * 2002-09-30 2004-04-29 Georg Braun Method for calibrating semiconductor devices using a common calibration reference and a calibration circuit
US20150270010A1 (en) * 2014-03-21 2015-09-24 Kyoung-Tae Kang Nonvolatile memory device and method of operating the same
TW201611030A (zh) * 2014-05-21 2016-03-16 美光科技公司 包括具有多通道共享之校準電路之多通道的裝置
US20160042769A1 (en) * 2014-08-07 2016-02-11 Qualcomm Incorporated Semiconductor package on package memory channels with arbitration for shared calibration resources
US9647659B1 (en) * 2016-02-25 2017-05-09 SK Hynix Inc. Semiconductor devices
CN107767894A (zh) * 2016-08-19 2018-03-06 东芝存储器株式会社 半导体存储装置
CN108133724A (zh) * 2016-12-01 2018-06-08 三星电子株式会社 Zq校准方法和执行该方法的存储器器件
CN110036379A (zh) * 2016-12-30 2019-07-19 美光科技公司 用于zq校准的基于定时的仲裁器系统和电路
US10504571B1 (en) * 2018-10-04 2019-12-10 Microa Technology, Inc. Apparatus with a calibration mechanism
CN111009279A (zh) * 2018-10-04 2020-04-14 美光科技公司 具有校准机制的设备

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
王晓光: "种应用于DDR3 DRAM的ZQ校准方法", 《中国集成电路》 *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022105322A1 (zh) * 2020-11-18 2022-05-27 长鑫存储技术有限公司 测试方法及测试系统
US11810639B2 (en) 2020-11-18 2023-11-07 Changxin Memory Technologies, Inc. Test method and test system
WO2023206751A1 (zh) * 2022-04-29 2023-11-02 长鑫存储技术有限公司 一种校准控制电路、电子设备和校准控制方法
CN116758965A (zh) * 2023-08-18 2023-09-15 浙江力积存储科技有限公司 Zq校准方法、校准电路
CN116758965B (zh) * 2023-08-18 2023-11-03 浙江力积存储科技有限公司 Zq校准方法、校准电路

Also Published As

Publication number Publication date
CN111933205B (zh) 2023-02-24

Similar Documents

Publication Publication Date Title
CN111933205B (zh) Zq校准器、zq校准方法以及多通道存储器
CN111863065B (zh) 一种zq校准器、方法及存储器
CN107710011B (zh) 在fmcw雷达系统中线性调频信号的动态编程
US20230073567A1 (en) Data Transmission Using Delayed Timing Signals
KR102645688B1 (ko) 온 다이 터미네이션 기능을 갖는 반도체 장치
CN105304141A (zh) 包括共用校准参考电阻器的存储器的系统及其校准方法
US11295828B2 (en) Multi-chip programming for phased array
CN108255231B (zh) 一种数据采样方法和芯片
US5892927A (en) Bus delay compensation circuitry
US7421014B2 (en) Channel bonding of a plurality of multi-gigabit transceivers
US8631268B2 (en) Slave device, system including master device and slave device, method for operating the same, and chip package
US10003323B2 (en) Impedance calibration circuit
CN111858415A (zh) 一种用于数据接收与存储的多通道、多协议硬件加速方法
US9454162B2 (en) Calibration circuit and semiconductor device including the same
CN111010181B (zh) 一种ddr信号时序校准方法和装置
CN115129639A (zh) Axi总线的延时调整装置
WO2023245921A1 (zh) 存储器器件和zq校准方法
KR20150063758A (ko) 반도체 장치
WO2023245923A1 (zh) 存储器器件和zq校准方法
US20230420009A1 (en) Memory device and zq calibration method
KR20140080947A (ko) 임피던스 조정 기능을 갖는 적층형 반도체 회로
TWI828387B (zh) 單環、雙環記憶體器件和zq校準方法
EP4328911A1 (en) Memory device and zq calibration method
CN116879725B (zh) 一种采样电路、自测试电路以及芯片
JP3102094B2 (ja) 通信制御装置の折返しコネクタ

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant