CN116879725B - 一种采样电路、自测试电路以及芯片 - Google Patents
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Abstract
本申请公开了一种采样电路。该采样电路应用在第一芯片上，第一芯片与至少一第二芯片三维集成在一起，其中，采样电路包括：状态机模块，用于发送初始采样信号；至少一延迟模块，分别连接状态机模块，其中，每个延迟模块分别被配置为接收初始采样信号，并对初始采样信号进行延迟匹配处理生成相应的延迟采样信号；至少一采样模块，分别连接对应的延迟模块，并接收对应的第二芯片的应答数据信号，以利用延迟采样信号对应答数据信号进行采样。本申请还公开了自测试电路以及芯片。本申请提高了MBIST自测试电路的自适应性能，减少了各种因素对片上延迟的影响。
Description
技术领域
本申请的所公开实施例涉及信号采样技术领域，且更具体而言，涉及一种采样电路、自测试电路以及芯片。
背景技术
在多层堆叠三维异质集成存储器项目中，使用多片存储芯片和逻辑控制芯片通过三维异质集成技术垂直堆叠在一起。逻辑控制芯片可通过存储芯片硅衬底的TSV（Throughsilicon via, 硅通孔）和RDL（Redistribution Layer, 重布线层）、HB（电气元件）与所有存储芯片互联，从而达到对各个堆叠存储芯片的控制、读写等访问。然而，在三维集成前，即便所有存储芯片和逻辑芯片都是经过测试筛选的合格芯片，在经过三维集成后，依旧无法保证每个存储芯片的所有地址都可通过逻辑芯片正确的完成读写访问。为了便于对三维集成后的存储器（High Bandwidth Memory，HBM芯片）进行存储芯片的访问测试，在逻辑芯片上实现自测试电路（Memory Build-In-Self Test，MBIST），但其会受到各种因素产生的延迟的影响。
发明内容
根据本申请的实施例，本申请提出一种采样电路、自测试电路以及芯片，以减少各种因素产生的延迟对自测试电路的影响。
本申请的第一方面公开了一种采样电路，应用在第一芯片上，所述第一芯片与至少一第二芯片三维集成在一起，其中，所述采样电路包括：状态机模块，用于发送初始采样信号；至少一延迟模块，分别连接所述状态机模块，其中，每个所述延迟模块分别被配置为接收所述初始采样信号，并对所述初始采样信号进行延迟匹配处理生成相应的延迟采样信号；至少一采样模块，分别连接对应的所述延迟模块，并接收对应的所述第二芯片的应答数据信号，以利用所述延迟采样信号对所述应答数据信号进行采样。
在一些实施例中，每个所述延迟模块基于对应的所述第二芯片响应控制指令返回应答数据信号的延迟，对所述初始采样信号进行延迟匹配处理，生成相应的所述延迟采样信号。
在一些实施例中，所述第二芯片响应所述控制指令返回所述应答数据信号的延迟包括控制指令传输延迟、基于控制指令产生应答数据信号延迟、和应答数据信号传输延迟。
在一些实施例中，每个所述延迟模块分别包括：输入端，被配置为接收所述初始采样信号；第一输出端，连接所述输入端，以输出所述初始采样信号，其中，所述第一输出端输出的所述初始采样信号被配置为传输至对应的所述第二芯片，以使所述第二芯片产生采样反馈信号反馈至所述延迟模块；延迟调整单元，连接所述输入端，以产生延迟调整采样信号；第二输出端，连接所述延迟调整单元，以输出所述延迟采样信号；反馈端，用于接收所述采样反馈信号；触发器，连接所述延迟调整单元和所述反馈端，以接收所述延迟调整采样信号和所述采样反馈信号，并利用所述延迟调整采样信号对所述采样反馈信号进行采样，生成相应的触发信号；调整控制单元，连接所述触发器和所述延迟调整单元，所述调整控制单元基于所述触发信号生成控制信号，藉由所述控制信号控制所述延迟调整单元调整所述延迟调整采样信号的延迟。
在一些实施例中，所述延迟调整单元为步进式延迟调整单元。
在一些实施例中，响应于所述触发信号处于第一状态，所述延迟调整单元在所述延迟调整采样信号的原有延迟值上增加一个延迟步进值，以更新所述延迟调整采样信号；响应于所述触发信号处于第二状态，所述延迟调整单元以当前的所述延迟调整采样信号作为校准的延迟采样信号，在所述第二输出端输出所述延迟采样信号。
在一些实施例中，所述第一芯片为逻辑芯片，所述第二芯片为存储芯片。
在一些实施例中，所述第二芯片响应所述控制指令返回所述应答数据信号的延迟包括读指令传输延迟、基于读指令读取数据信号的延迟和读取的数据信号传输延迟。
本申请第二方面公开了一种自测试电路，包括如第一方面中所述的采样电路。
本申请第三方面公开了一种芯片，包括如第一方面中所述的采样电路，或者如第二方面中所述的自测试电路。
本申请的有益效果有：第一芯片与至少一第二芯片三维集成在一起，其中，应用在第一芯片上的采样电路包括：状态机模块，用于发送初始采样信号；至少一延迟模块，分别连接状态机模块，其中，每个延迟模块分别被配置为接收初始采样信号，并对初始采样信号进行延迟匹配处理生成相应的延迟采样信号；至少一采样模块，分别连接对应的延迟模块，并接收对应的第二芯片的应答数据信号，以利用延迟采样信号对所述应答数据信号进行采样，提高了MBIST自测试电路的自适应性能，也就是说实现了在每次上电时都进行自校准，减少了各种因素对片上延迟的影响。
附图说明
下面将结合附图及实施方式对本申请作进一步说明，附图中：
图1是本申请实施例的数据读取的效果示意图；
图2是本申请实施例的芯片的框架示意图；
图3是本申请实施例的采样电路的结构示意图；
图4是本申请一实施例的延迟模块的结构示意图；
图5是本申请又一实施例的延迟模块的结构示意图；
图6是本申请实施例的自测试电路的结构示意图；
图7是本申请实施例的芯片的结构示意图。
具体实施方式
在本申请中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
本申请中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。此外，本文中的“多”表示两个或者多于两个。另外，本文中术语“至少一种”表示多种中的任意一种或多种中的至少两种的任意组合，例如，包括A、B、C中的至少一种，可以表示包括从A、B和C构成的集合中选择的任意一个或多个元素。另外，本申请中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。
为使本领域的技术人员更好地理解本申请的技术方案，下面结合附图和具体实施方式对本申请的技术方案做进一步详细描述。
对于三维集成后的存储器（即HBM芯片）进行存储芯片的访问测试，须在逻辑芯片上实现一个自测试电路。经过配置后该电路可自动完成HBM片内各个存储芯片的多维度写读访问测试，分析读访问结果并记录访问出错的行地址。该行地址可用于后期PPR（PostPackage Repair，封装后修复）。
如图1所示，图1是本申请实施例的数据读取的效果示意图，存储器10可以是HBM芯片，其中，位于逻辑芯片11上的自测试电路110同时发送读命令到所有存储芯片12，然后对读数据进行采样分析。由于从自测试电路110到各个存储芯片12发送命令的真实路径不同，所以即使在同一时刻发送读命令，但经过路径延迟后，命令会在不同时刻到达各个存储芯片12；各个存储芯片12也会因工艺、温度偏差而在不同时刻返回应答数据信号；同样的各个存储芯片12返回应答数据信号也会因路径不同，而在不同时刻返回到自测试电路110的采样模块。例如，在HBM项目中，最大的CA（信号）到应答数据信号（DQ）的延迟达到9ns以上，而该延迟时间可能是自测试电路时钟周期的3-4倍，其中时钟周期为2.5ns。
为此，本申请提出以下实施例一种采样电路、自测试电路以及芯片。
请参阅图2，图2是本申请实施例的芯片20的框架示意图，包括第一芯片21、至少一个第二芯片22以及采样电路210，采样电路210应用在第一芯片21，第一芯片21与至少一个第二芯片22三维集成在一起，即多片第二芯片22和第一芯片21通过三维异质集成技术垂直堆叠在一起，例如第一芯片21可通过第二芯片22硅衬底的TSV和RDL、HB与所有第二芯片22互联，从而达到对各个堆叠第二芯片22的控制、读写等访问，其中第一芯片21可以是逻辑芯片，第二芯片22可以是存储芯片。
进一步地，采样电路包括状态机模块、至少一个延迟模块和至少一个采样模块，如图3所示，图3是本申请实施例的采样电路的结构示意图，采样电路210包括状态机模块2101、至少一个延迟模块2102和至少一个采样模块2103。
状态机模块2101用于发送初始采样信号，即Sample信号，例如状态机模块2101在读对应的读取延迟（Read latency）时刻统一发送Sample信号，其中，读对应的读取延迟时刻即遵守存储器的相关协议，在读命令后多少个时钟周期读数据。
至少一延迟模块2102，分别连接状态机模块2101，即至少一延迟模块2102分别与状态机模块2101连接，其中，每个延迟模块2102分别被配置为接收初始采样信号，并对初始采样信号进行延迟匹配处理生成相应的延迟采样信号，例如延迟模块2102被配置为接收Sample信号，并对Sample信号进行延迟匹配处理生成相应的延迟采样信号，即得到Sample_delay信号，也就是说，在延迟模块2102对初始采样信号进行时间补偿调整。
至少一采样模块2103，分别连接对应的延迟模块2102，并接收对应的第二芯片22的应答数据信号，即至少一采样模块2103与对应的延迟模块2102分别连接，并接收对应的第二芯片22的应答数据信号，即对应的第二芯片_DQ信号，以利用延迟采样信号对应答数据信号进行采样，即采样模块2103可以利用相应的Sample_delay信号对对应的第二芯片_DQ信号进行采样，进而得到目标数据。
为了便于理解，对本申请的采样电路210进行举例说明，例如，采样电路210包括状态机模块2101、至少一延迟模块2102和至少一采样模块2103，其中状态机模块2101即有限状态机（Finite State Mechine , FSM）,其中，至少一采样模块2103包括采样模块1、采样模块2和采样模块3。状态机模块2101产生并发送Sample信号，至少一延迟模块2102接收Sample信号，并对Sample信号进行延迟匹配处理生成相应的延迟采样信号，例如生成延迟采样信号1、延迟采样信号2、延迟采样信号3。采样模块2103与对应的延迟模块2102分别连接，例如采样模块1与一延迟模块2102连接，进而采样模块1利用相应的延迟采样信号1对对应的第二芯片1返回的应答数据信号进行采样；采样模块2与另一延迟模块2102连接，进而采样模块2利用相应的延迟采样信号2对对应的第二芯片2返回的应答数据信号进行采样；采样模块3与另一延迟模块2102连接，进而采样模块3利用相应的延迟采样信号3对对应的第二芯片3返回的应答数据信号进行采样。
在一些实施例中，每个延迟模块2102基于对应的第二芯片22响应控制指令返回应答数据信号的延迟，对初始采样信号进行延迟匹配处理，生成相应的延迟采样信号。
基于延迟模块2102对应的第二芯片22响应控制指令返回应答数据信号的延迟，例如，采样电路210发送控制指令到所有第二芯片22，以对各个第二芯片进行多维度写读访问测试，此时，第二芯片22响应控制指令返回应答数据信号产生的延迟，进而延迟模块2102基于返回应答数据信号的延迟对初始采样信号进行延迟匹配处理，生成相应的延迟采样信号。
在一些实施例中，第二芯片22响应控制指令返回应答数据信号的延迟包括控制指令传输延迟、基于控制指令产生应答数据信号延迟、和应答数据信号传输延迟。
例如，采样电路210发送控制指令到所有第二芯片22，例如读写命名，以对各个第二芯片22进行多维度写读访问测试，并分析读访问结果、记录访问出错的行地址，此时，第二芯片22响应控制指令返回应答数据信号的延迟包括控制指令传输延迟、基于控制指令产生应答数据信号延迟、和应答数据信号传输延迟。也就是说，每个延迟模块2102基于对应的第二芯片22响应控制指令返回应答数据信号的延迟，对初始采样信号进行延迟匹配处理，生成相应的延迟采样信号，即通过延迟模块2102使得每个初始采样信号到相应的延迟采样信号的延迟与对应的第二芯片22响应控制指令返回应答数据信号的真实延迟相匹配。
在一些实施例中，每个延迟模块2102分别包括：输入端，被配置为接收初始采样信号；第一输出端，连接输入端，以输出初始采样信号，其中，第一输出端输出的初始采样信号被配置为传输至对应的第二芯片，以使第二芯片产生采样反馈信号反馈至延迟模块2102；延迟调整单元，连接输入端，以产生延迟调整采样信号；第二输出端，连接延迟调整单元，以输出延迟采样信号；反馈端，用于接收采样反馈信号；触发器，连接延迟调整单元和反馈端，以接收延迟调整采样信号和采样反馈信号，并利用延迟调整采样信号对采样反馈信号进行采样，生成相应的触发信号；调整控制单元，连接触发器和延迟调整单元，调整控制单元基于触发信号生成控制信号，藉由控制信号控制延迟调整单元调整延迟调整采样信号的延迟。
如图4所示，图4是本申请一实施例的延迟模块的结构示意图，延迟模块2102分别包括输入端401、第一输出端402、延迟调整单元403、第二输出端404、反馈端405、触发器406、调整控制单元407。
其中，输入端401，被配置为接收初始采样信号，即由状态机模块2101产生的Sample信号。
第一输出端402，连接输入端401，以输出初始采样信号，其中，第一输出端402输出的初始采样信号被配置为传输至对应的第二芯22，以使第二芯片22产生采样反馈信号反馈至延迟模块2102，即由第一输出端402连接输入端401以输出Sample信号，此时，Sample信号被配置为传输至对应的第二芯片22，由第二芯片22产生采样反馈信号（Sample-loopback信号）反馈至延迟模块2102，可以理解为Sample-loopback信号是经过真实延迟的Sample信号。
延迟调整单元403，连接输入端401，以产生延迟调整采样信号，即延迟调整单元403接收初始采样信号，产生延迟调整采样信号。
第二输出端404，连接延迟调整单元403，以输出延迟采样信号，即第二输出端404连接延迟调整单元403接收延迟调整采样信号，以输出延迟采样信号。
反馈端405，用于接收采样反馈信号，即反馈端接收经由第二芯片22产生的Sample-loopback信号。
触发器406，连接延迟调整单元403和反馈端405，以接收延迟调整采样信号和采样反馈信号，并利用延迟调整采样信号对采样反馈信号进行采样，即利用延迟调整采样信号作为时钟（clock）对采样反馈信号进行采样，以生成相应的触发信号。
调整控制单元407，连接触发器406和延迟调整单元403，调整控制单元407基于触发信号生成控制信号，藉由控制信号控制延迟调整单元403调整延迟调整采样信号的延迟。
为了便于理解，对延迟模块2102进行举例说明，如图5所示，图5是本申请又一实施例的延迟模块的结构示意图，在状态机模块2101统一产生的初始采样信号在进入各个采样解析模块前，须先经过延迟模块2102，即在每次上电时可以通过校准环节，通过自动调节内部延迟调整单元403（DEL）的延迟步数，使得每个初始采样信号到延迟采样信号的延迟与对应的第二芯片22响应控制指令返回应答数据信号的真实延迟相匹配。首先，将延迟调整单元403内的延迟值（delay）设置成最小值，发出有效期为一个时钟周期的脉冲信号，由输入端401接入的初始采样信号，进入延迟模块2102将分为两路，一路由第一输出端402输出反馈端405接收至触发器406，即经历对应的第二芯片22响应控制指令返回应答数据信号的真实延迟，即控制指令传输延迟、基于控制指令产生应答数据信号延迟、和应答数据信号传输延迟，经过真实延迟的初始采样信号返回后的采样反馈信号，即采样反馈信号；而另一路则经过延迟调整单元403由则触发器406接收，即延迟调整采样信号，触发器406利用延迟调整采样信号对采样反馈信号进行采样，以生成相应的触发信号，进一步地，调整控制单元407（CTL）基于触发信号生成控制信号，藉由控制信号控制延迟调整单元403调整延迟调整采样信号的延迟。
具体地，在一些实施例中，延迟调整单元403为步进式延迟调整单元。
延迟调整单元403为步进式延迟调整单元，例如，步进式延迟调整单元连接输入端，以产生延迟调整采样信号，即通过步进式延迟调整单元接收初始采样信号，产生延迟调整采样信号。
进一步地，在一些实施例中，响应于触发信号处于第一状态，延迟调整单元在延迟调整采样信号的原有延迟值上增加一个延迟步进值，以更新延迟调整采样信号；响应于触发信号处于第二状态，延迟调整单元以当前的延迟调整采样信号作为校准的延迟采样信号，在第二输出端输出延迟采样信号。
继续以上述图5中的延迟模块2102为例进行说明，调整控制单元407基于触发信号生成控制信号，藉由控制信号控制延迟调整单元403调整延迟调整采样信号的延迟，即利用延迟调整采样信号作为时钟（clock）对采样反馈信号进行采样，其中，响应于触发信号处于第一状态，延迟调整单元在延迟调整采样信号的原有延迟值上增加一个延迟步进值，以更新延迟调整采样信号，例如当采到的值（INC_n）为0时延迟调整单元403的延时增加一步，接着继续发送脉冲信号进行下一轮采样。响应于触发信号处于第二状态，延迟调整单元403以当前的延迟调整采样信号作为校准的延迟采样信号，在第二输出端输出延迟采样信号，例如当采到的值为1时，延迟调整单元403停止校对，进而以当前的延迟调整采样信号作为校准的延迟采样信号，在第二输出端输出延迟采样信号。
在一些实施例中，第一芯片21为逻辑芯片，第二芯片22为存储芯片。
例如，本申请实施例的芯片包括第一芯片21、至少一第二芯片22以及采样电路210，即芯片包括逻辑芯片、至少一存储芯片以及采样电路210，采样电路210应用在逻辑芯片，逻辑芯片与至少一存储芯片三维集成在一起，即使用多片存储芯片和逻辑芯片通过三维异质集成技术垂直堆叠在一起，例如逻辑芯片可通过存储芯片硅衬底的TSV和RDL、HB与所有存储芯片互联，从而达到对各个堆叠存储芯片的控制、读写等访问。
在一些实施例中，第二芯片响应控制指令返回应答数据信号的延迟包括读指令传输延迟、基于读指令读取数据信号的延迟和读取的数据信号传输延迟。
采样电路210发送控制指令到所有第二芯片22，例如读写命名，以对各个第二芯片进行多维度写读访问测试，并分析读访问结果、记录访问出错的行地址，此时，第二芯片22响应控制指令返回应答数据信号的延迟包括控制指令传输延迟、基于控制指令产生应答数据信号延迟、和应答数据信号传输延迟。可以理解为，每个延迟模块2102基于对应的第二芯片22响应读指令返回应答数据信号的延迟，对初始采样信号进行延迟匹配处理，生成相应的延迟采样信号，即通过延迟模块2102使得每个初始采样信号到相应的延迟采样信号的延迟与对应存储器读DQ数据返回的真实延迟相匹配，即DEL的延迟=命令路径延迟+存储器读DQ延迟+DQ路径延迟。
请参阅图6，图6是本申请实施例的自测试电路的结构示意图，自测试电路60包括如上述的采样电路210。
请参阅图7，图7是本申请实施例的芯片的结构示意图，芯片70包括上述的采样电路210，或者上述的自测试电路60，图7的(a)是本申请实施例的一种芯片的结构示意图，芯片70包括上述实施例中的采样电路210；图7的(b)是本申请实施例的又一种芯片的结构示意图，芯片70包括上述图6实施例中的自测试电路60。
上文对各个实施例的描述倾向于强调各个实施例之间的不同之处，其相同或相似之处可以互相参考，为了简洁，本文不再赘述。
在本申请所提供的几个实施例中，应该理解到，所揭露的方法和相关设备，可以通过其它的方式实现。例如，以上所描述的相关设备实施方式仅仅是示意性的，例如，模块或单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信断开连接可以是通过一些接口，装置或单元的间接耦合或通信断开连接，可以是电性、机械或其它的形式。
另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
所属领域的技术人员易知，可在保持本申请的教示内容的同时对装置及方法作出诸多修改及变动。因此，以上公开内容应被视为仅受随附权利要求书的范围的限制。
Claims (9)
1.一种采样电路，其特征在于，应用在第一芯片上，所述第一芯片与至少一第二芯片三维集成在一起，其中，所述采样电路包括：
状态机模块，用于发送初始采样信号；
至少一延迟模块，分别连接所述状态机模块，其中，每个所述延迟模块分别被配置为接收所述初始采样信号，基于对应的所述第二芯片响应控制指令返回应答数据信号的延迟，对所述初始采样信号进行延迟匹配处理生成相应的延迟采样信号；其中，所述初始采样信号对应的所述延迟采样信号的延迟与所述第二芯片响应所述控制指令返回所述应答数据信号的延迟相等；
至少一采样模块，分别连接对应的所述延迟模块，并接收对应的所述第二芯片的应答数据信号，以利用所述延迟采样信号对所述应答数据信号进行采样。
2.根据权利要求1所述的采样电路，其特征在于，
所述第二芯片响应所述控制指令返回所述应答数据信号的延迟包括控制指令传输延迟、基于控制指令产生应答数据信号延迟、和应答数据信号传输延迟。
3.根据权利要求1所述的采样电路，其特征在于，每个所述延迟模块分别包括：
输入端，被配置为接收所述初始采样信号；
第一输出端，连接所述输入端，以输出所述初始采样信号，其中，所述第一输出端输出的所述初始采样信号被配置为传输至对应的所述第二芯片，以使所述第二芯片产生采样反馈信号反馈至所述延迟模块；
延迟调整单元，连接所述输入端，以产生延迟调整采样信号；
第二输出端，连接所述延迟调整单元，以输出所述延迟采样信号；
反馈端，用于接收所述采样反馈信号；
触发器，连接所述延迟调整单元和所述反馈端，以接收所述延迟调整采样信号和所述采样反馈信号，并利用所述延迟调整采样信号对所述采样反馈信号进行采样，生成相应的触发信号；
调整控制单元，连接所述触发器和所述延迟调整单元，所述调整控制单元基于所述触发信号生成控制信号，藉由所述控制信号控制所述延迟调整单元调整所述延迟调整采样信号的延迟。
4.根据权利要求3所述的采样电路，其特征在于，
所述延迟调整单元为步进式延迟调整单元。
5.根据权利要求4所述的采样电路，其特征在于，
响应于所述触发信号处于第一状态，所述延迟调整单元在所述延迟调整采样信号的原有延迟值上增加一个延迟步进值，以更新所述延迟调整采样信号；
响应于所述触发信号处于第二状态，所述延迟调整单元以当前的所述延迟调整采样信号作为校准的延迟采样信号，在所述第二输出端输出所述延迟采样信号。
6.根据权利要求1所述的采样电路，其特征在于，
所述第一芯片为逻辑芯片，所述第二芯片为存储芯片。
7.根据权利要求6所述的采样电路，其特征在于，所述第二芯片响应所述控制指令返回所述应答数据信号的延迟包括读指令传输延迟、基于读指令读取数据信号的延迟和读取的数据信号传输延迟。
8.一种自测试电路，其特征在于，包括如权利要求1-7中任一项所述的采样电路。
9.一种芯片，其特征在于，包括如权利要求1-7中任一项所述的采样电路，或者如权利要求8所述的自测试电路。
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|---|---|
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Citations (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2249250A1 (en) * | 1997-10-01 | 1999-04-01 | Northern Telecom Limited | System and method for compensating for delays of a signal in a component of a synchronous system |
| CN105099443A (zh) * | 2014-05-06 | 2015-11-25 | 群联电子股份有限公司 | 采样电路模块、存储器控制电路单元及数据采样方法 |
| CN205179007U (zh) * | 2015-11-16 | 2016-04-20 | 西安紫光国芯半导体有限公司 | 减小芯片输入端口所需建立保持时间的电路 |
| CN106898374A (zh) * | 2017-01-10 | 2017-06-27 | 西安紫光国芯半导体有限公司 | 一种用于dram的带vdd自补偿dll反馈电路系统 |
| CN107526697A (zh) * | 2016-06-21 | 2017-12-29 | 恩智浦美国有限公司 | 用于选择读取时钟信号的存储器控制器 |
| CN110858586A (zh) * | 2018-08-07 | 2020-03-03 | 三星电子株式会社 | 包括堆叠管芯的半导体器件和测试该半导体器件的方法 |
| CN112242169A (zh) * | 2019-07-16 | 2021-01-19 | 合肥杰发科技有限公司 | 一种调整采样相位的方法及串行闪存控制器 |
| US11081193B1 (en) * | 2020-06-16 | 2021-08-03 | Sandisk Technologies Llc | Inverter based delay chain for calibrating data signal to a clock |
| CN113535620A (zh) * | 2021-06-29 | 2021-10-22 | 电子科技大学 | 一种多通道同步高速数据采集装置 |
| CN113728385A (zh) * | 2019-05-24 | 2021-11-30 | 英特尔公司 | 针对存储器设备的芯片选择信号读取操作的训练 |
| CN113986633A (zh) * | 2021-10-25 | 2022-01-28 | 杭州长川科技股份有限公司 | Fpga测量单元及基于fpga测量单元的通道延迟补偿方法、装置 |
| CN114496050A (zh) * | 2020-10-27 | 2022-05-13 | 长鑫存储技术有限公司 | 存储器、存储器测试系统以及存储器测试方法 |
| CN114640345A (zh) * | 2022-02-17 | 2022-06-17 | 长江先进存储产业创新中心有限责任公司 | 延迟锁相环电路、存储器件及时钟同步方法 |
| CN115116530A (zh) * | 2022-05-09 | 2022-09-27 | 腾讯科技（深圳）有限公司 | 存储器的校验管脚处理方法、装置、设备和存储介质 |
| CN115116489A (zh) * | 2022-06-30 | 2022-09-27 | 腾讯科技（深圳）有限公司 | 高带宽存储器的derr管脚的训练方法和相关装置 |
| CN115547381A (zh) * | 2022-11-30 | 2022-12-30 | 合肥奎芯集成电路设计有限公司 | 数据选通信号的门控信号生成电路及其信号生成方法 |
| CN115705876A (zh) * | 2021-08-03 | 2023-02-17 | 西安紫光国芯半导体有限公司 | 一种延迟校准电路、存储器和时钟信号校准方法 |
| CN116015253A (zh) * | 2022-12-13 | 2023-04-25 | 上海极海盈芯科技有限公司 | 自校正延迟电路、微处理芯片和电机控制系统 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6678205B2 (en) * | 2001-12-26 | 2004-01-13 | Micron Technology, Inc. | Multi-mode synchronous memory device and method of operating and testing same |
| US7231538B2 (en) * | 2003-11-06 | 2007-06-12 | Mentor Graphics (Holdings) Ltd. | Synchronized communication between integrated circuit chips |
| US7009407B2 (en) * | 2004-02-19 | 2006-03-07 | Micron Technology, Inc. | Delay lock circuit having self-calibrating loop |
| CN103092708B (zh) * | 2012-12-31 | 2015-11-25 | 华为技术有限公司 | 一种单线串行接口主模块及其采样数据信息的方法 |
| TWI489482B (zh) * | 2014-04-25 | 2015-06-21 | 群聯電子股份有限公司 | 取樣電路模組、記憶體控制電路單元及資料取樣方法 |
| KR20150141018A (ko) * | 2014-06-09 | 2015-12-17 | 에스케이하이닉스 주식회사 | 관통 비아를 통해 연결되는 적층 반도체 장치 및 모니터링 방법 |
| US10311966B2 (en) * | 2016-02-22 | 2019-06-04 | International Business Machines Corporation | On-chip diagnostic circuitry monitoring multiple cycles of signal samples |
| US11736098B2 (en) * | 2021-12-03 | 2023-08-22 | Samsung Electronics Co., Ltd. | Memory package, semiconductor device, and storage device |
-
2023
- 2023-09-06 CN CN202311144485.7A patent/CN116879725B/zh active Active
Patent Citations (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2249250A1 (en) * | 1997-10-01 | 1999-04-01 | Northern Telecom Limited | System and method for compensating for delays of a signal in a component of a synchronous system |
| CN105099443A (zh) * | 2014-05-06 | 2015-11-25 | 群联电子股份有限公司 | 采样电路模块、存储器控制电路单元及数据采样方法 |
| CN205179007U (zh) * | 2015-11-16 | 2016-04-20 | 西安紫光国芯半导体有限公司 | 减小芯片输入端口所需建立保持时间的电路 |
| CN107526697A (zh) * | 2016-06-21 | 2017-12-29 | 恩智浦美国有限公司 | 用于选择读取时钟信号的存储器控制器 |
| CN106898374A (zh) * | 2017-01-10 | 2017-06-27 | 西安紫光国芯半导体有限公司 | 一种用于dram的带vdd自补偿dll反馈电路系统 |
| CN110858586A (zh) * | 2018-08-07 | 2020-03-03 | 三星电子株式会社 | 包括堆叠管芯的半导体器件和测试该半导体器件的方法 |
| CN113728385A (zh) * | 2019-05-24 | 2021-11-30 | 英特尔公司 | 针对存储器设备的芯片选择信号读取操作的训练 |
| CN112242169A (zh) * | 2019-07-16 | 2021-01-19 | 合肥杰发科技有限公司 | 一种调整采样相位的方法及串行闪存控制器 |
| US11081193B1 (en) * | 2020-06-16 | 2021-08-03 | Sandisk Technologies Llc | Inverter based delay chain for calibrating data signal to a clock |
| CN114496050A (zh) * | 2020-10-27 | 2022-05-13 | 长鑫存储技术有限公司 | 存储器、存储器测试系统以及存储器测试方法 |
| CN113535620A (zh) * | 2021-06-29 | 2021-10-22 | 电子科技大学 | 一种多通道同步高速数据采集装置 |
| CN115705876A (zh) * | 2021-08-03 | 2023-02-17 | 西安紫光国芯半导体有限公司 | 一种延迟校准电路、存储器和时钟信号校准方法 |
| CN113986633A (zh) * | 2021-10-25 | 2022-01-28 | 杭州长川科技股份有限公司 | Fpga测量单元及基于fpga测量单元的通道延迟补偿方法、装置 |
| CN114640345A (zh) * | 2022-02-17 | 2022-06-17 | 长江先进存储产业创新中心有限责任公司 | 延迟锁相环电路、存储器件及时钟同步方法 |
| CN115116530A (zh) * | 2022-05-09 | 2022-09-27 | 腾讯科技（深圳）有限公司 | 存储器的校验管脚处理方法、装置、设备和存储介质 |
| CN115116489A (zh) * | 2022-06-30 | 2022-09-27 | 腾讯科技（深圳）有限公司 | 高带宽存储器的derr管脚的训练方法和相关装置 |
| CN115547381A (zh) * | 2022-11-30 | 2022-12-30 | 合肥奎芯集成电路设计有限公司 | 数据选通信号的门控信号生成电路及其信号生成方法 |
| CN116015253A (zh) * | 2022-12-13 | 2023-04-25 | 上海极海盈芯科技有限公司 | 自校正延迟电路、微处理芯片和电机控制系统 |
Non-Patent Citations (1)
| Title |
|---|
| Analysis of BIST techniques for CMOS stuck-open faults;Sastry, S等;《Yield Modelling and Defect Tolerance in VLSI》;全文 * |
Also Published As
| Publication number | Publication date |
|---|---|
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