CN101609714A - 数字电视、控制存储器装置的存取的存储器控制器及方法 - Google Patents

数字电视、控制存储器装置的存取的存储器控制器及方法 Download PDF

Info

Publication number
CN101609714A
CN101609714A CNA2009101190479A CN200910119047A CN101609714A CN 101609714 A CN101609714 A CN 101609714A CN A2009101190479 A CNA2009101190479 A CN A2009101190479A CN 200910119047 A CN200910119047 A CN 200910119047A CN 101609714 A CN101609714 A CN 101609714A
Authority
CN
China
Prior art keywords
data
response
memory controller
reference clock
clock source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2009101190479A
Other languages
English (en)
Inventor
黄祥毅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MediaTek Inc
Original Assignee
MediaTek Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MediaTek Inc filed Critical MediaTek Inc
Publication of CN101609714A publication Critical patent/CN101609714A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
    • H04N7/0127—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level by changing the field or frame frequency of the incoming video signal, e.g. frame rate converter
    • H04N7/0132—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level by changing the field or frame frequency of the incoming video signal, e.g. frame rate converter the field or frame frequency of the incoming video signal being multiplied by a positive integer, e.g. for flicker reduction
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising
    • H04N5/05—Synchronising circuits with arrangements for extending range of synchronisation, e.g. by using switching between several time constants
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
    • H04N7/0105—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level using a storage device with different write and read speed

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Memory System (AREA)
  • Dram (AREA)

Abstract

一种数字电视、控制存储器装置的存取的存储器控制器及方法。所述存储器控制器包含储存缓冲器，根据参考时钟源缓冲自所述存储器装置所读取的数据；以及时钟调整装置，用以提供所述参考时钟源，并因应所述数据调整所述参考时钟源。本发明的数字电视及其存储器控制器可于存储器装置的数据存取期间维持适当的延迟。

Description

数字电视、控制存储器装置的存取的存储器控制器及方法
技术领域
本发明关于一种数字电视(digital television)、用以控制该数字电视的存储器装置的存取的存储器控制器及方法；更详细地说，本发明关于一种数字电视、用以于该数字电视的存储器装置的数据存取期间维持适当延迟的存储器控制器及方法。
背景技术
由于双倍数据速率(double data rate；DDR)存储器可于上升沿(rising edge)与下降沿(falling edge)存取数据，相较于传统的单倍数据速率存储器，DDR存储器具有较快速存取数据的能力，因此DDR存储器已大量地被制造厂商所使用。除了DDR存储器之外，亦需要利用到一些电性装置以控制存储器的数据存取。如图1所示，传统存储器控制系统1包含DDR同步动态随机存取存储器(DDR synchronousdynamic random access memory；DDR SDRAM)11、存储器控制器13、印刷电路板(printed circuit board；PCB)布线(trace)15、17以及引线19。DDR同步动态随机存取存储器11包含焊盘(pad)111、113。存储器控制器13亦包含焊盘1301、1303。印刷电路板布线15代表数据DQ于印刷电路板上从焊盘111至焊盘1301的路径，印刷电路板布线17则代表时钟DQS于该印刷电路板上从焊盘113至焊盘1303的路径。连接于DDR同步动态随机存取存储器11与存储器控制器13间的引线19用以从存储器控制器13传送指令至DDR同步动态随机存取存储器11，其中这些指令包含读取(READ)指令、写入(WRITE)指令、更新(REFRESH)指令及预先充电(PRECHARGE)指令等。DDR同步动态随机存取存储器11即因应这些指令而运作。
存储器控制器13更包含导线及缓冲器1305、1307、1309、延迟元件1311、闩锁器(latch)1313、延迟锁相环(delay lock loop；DLL)1315以及指令单元1317。数据DQ经由焊盘111、印刷电路板布线15、焊盘1301与导线及缓冲器1305传送，并于到达闩锁器1313前转换为数据DQX。与数据DQ相比，数据DQX具有延迟。时钟DQS则经由焊盘113、印刷电路板布线17、焊盘1303、导线及缓冲器1307、延迟元件1311与导线及缓冲器1309传送，并于到达闩锁器1313前转换为时钟DQSX。与时钟DQX相比，时钟DQSX亦具有延迟。
数据DQ、DQX以及时钟DQS、DQSX的时序图(timing diagram)则如图2所绘示。例如当指令单元1317通过引线19发送读取指令至DDR同步动态随机存取存储器11时，DDR同步动态随机存取存储器11将发送具有预定突发长度(burst length)的数据DQ以及时钟DQS，于存储器控制系统1中，预定突发长度等于4。时钟DQS用以对数据DQ取样。因时钟DQS与数据DQ为边缘对齐(edge-aligned)，因此延迟锁相环1315将指定时钟DQS延迟，例如，延迟为1/4时钟周期(clockcycle)，以建立足够的设定时间(setup time)以及保持时间(hold time)幅度。更特别的，延迟锁相环1315接收内部时钟REFCK作为参考时钟以形成该1/4时钟周期，且延迟元件1311延迟该时钟DQS，以使到达闩锁器1313的时钟DQSX的时序比数据DQX的时序延迟1/4时钟周期。
图2中的标号X表示数据DQ从DDR同步动态随机存取存储器11至闩锁器1313的传递时间，即数据DQ被发送时至产生数据DQX时的时间周期。图2中的标号Y表示时钟DQX从DDR同步动态随机存取存储器11至闩锁器1313的传递时间，即时钟DQS被发送时至产生时钟DQSX时的时间周期。换言之，图2中的标号X为焊盘111、印刷电路板布线15、焊盘1301与导线及缓冲器1305所产生的数据延迟的总和，而图2中的标号Y为焊盘113、印刷电路板布线17、焊盘1303、导线及缓冲器1307、延迟元件1311与导线及缓冲器1309所产生的时钟延迟的总和。
根据前段所述的说明，(X-Y)必须等于1/4时钟周期才能够使DDR同步动态随机存取存储器11得到足够的设定时间及保持时间。为达成该目的，以下要求应被满足。首先，取得焊盘111与焊盘113的输入/输出(input/ouput；I/O)延迟的良好平衡；第二，取得印刷电路板布线15与印刷电路板布线17延迟的良好平衡；第三，取得焊盘1301与焊盘1303延迟的良好平衡；第四，在不考虑延迟元件1311的情况下，取得存储器控制器13内各导线及缓冲器延迟的良好平衡。最后，延迟元件1311还需要提供刚好等于1/4时钟周期的延迟。
即使于模拟期间能完全符合所述要求，由于存在许多无法预测的制造及运作环境因素，在实作上，使(X-Y)刚好为1/4时钟周期的要求亦很难达成。一旦延迟出现偏差，数据存取将出现错误。因此，业界需要一种用以于存储器的数据存取期间维持适当延迟的解决方案。
发明内容
由于存在许多无法预测的制造及运作环境因素，一旦延迟出现偏差，数据存取将出现错误。因此，业界需要一种用以于存储器的数据存取期间维持适当延迟的解决方案。
一种用以控制存储器装置的存取的存储器控制器，其特征在于，包含：储存缓冲器，根据参考时钟源缓冲自所述存储器装置所读取的数据；以及时钟调整装置，用以提供所述参考时钟源，并因应所述数据调整所述参考时钟源。
一种用以控制存储器装置的存取的方法，其特征在于，包含下列步骤：提供参考时钟源；根据所述参考时钟源，缓冲自所述存储器装置所读取的数据；以及因应所述数据调整所述参考时钟源。
一种数字电视，其特征在于，包含：存储器装置，用以储存数据；以及存储器控制器，用以提供参考时钟源，根据所述参考时钟源缓冲自所述存储器装置所读取的所述数据，并因应所述缓冲后的数据判断是否调整所述参考时钟源。
本发明能够监控自所述存储器控制器的储存缓冲器所输出的数据，以动态地调整参考时钟源。因此，本发明的数字电视及其存储器控制器可于存储器装置的数据存取期间维持适当的延迟。
附图说明
图1为传统存储器控制系统的电路方块图；
图2为传统存储器控制系统的电路时序图；
图3为本发明的第一实施例的电路方块图；
图4为第一实施例的校准器的电路方块图；
图5为本发明的第二实施例的流程图；
图6为第二实施例中产生校正值的流程图。
具体实施方式
在本说明书中，用语“根据(according to)”定义为“响应于(replyingto)”或“反应于(reacting to)”。举例而言，“根据信号”意指“响应于信号”或“反应于信号”，而无需直接通过导线接收信号。
本发明的一第一实施例如图3所绘示，为数字电视3，其包含存储器装置31、存储器控制器33、PCB布线35、37、引线38及处理单元39。存储器装置31，例如DDR同步动态随机存取存储器或动态随机存取存储器(Dynamic Random Access Memory；DRAM)，用以储存数据DQ。存储器控制器33用以控制数据存取。存储器控制器33于读取指令操作期间提供参考时钟源3330、缓冲数据DQ并判断是否因应被缓冲的数据DQ而调整参考时钟源3330。印刷电路板布线35代表数据DQ于数字电视3的印刷电路板上的路径，印刷电路板布线37则代表时钟DQS于前述印刷电路板上的路径。处理单元39连接至存储器控制器33，以提供信息给存储器控制器33，藉由该信息，存储器控制器33可判断是否需要调整参考时钟源3330。
存储器装置31包含焊盘311、313。存储器控制器33亦包含焊盘3301、3303、导线及缓冲器3305、3307、3309、延迟元件3311、闩锁器3313、时钟调整装置333以及指令单元3315。焊盘311、313、3301、3303、导线及缓冲器3305、3307、3309以及延迟元件3311分别类似于图1所示的相应装置。
时钟DQS的延迟端视系统要求而有所不同，例如1/2时钟周期、1/4时钟周期或1/8时钟周期。于第一实施例中，1/4时钟周期的延迟用以更佳地说明本实施例，而非用以限定本发明的时钟DQS的延迟。
数据DQ经由焊盘311、印刷电路板布线35、焊盘3301与导线及缓冲器3305传递，并于到达闩锁器3313前转换为数据DQX。时钟DQS经由焊盘313、印刷电路板布线37、焊盘3303、导线及缓冲器3307、延迟元件3311与导线及缓冲器3309传递，并于到达闩锁器3313前转换为时钟DQSX。需注意的是，除了时间延迟外，数据DQ、DQX完全相同。一般而言，存储器装置31一旦接收到读取指令，便同时传送数据DQ与时钟DQS。闩锁器3313(为储存缓冲器)即根据参考时钟源3330接收数据DQX。亦即，闩锁器3313保持数据DQX，直到时钟DQSX到达闩锁器3313。延迟元件3311决定时钟DQSX的延迟时间，并因应参考时钟源3330而运作。参考时钟源3330用以控制延迟元件3311，以于时钟DQS提供1/4时钟周期的延迟。时钟调整装置333能够因应数据3300判断是否需要调整参考时钟源3330，而非提供固定时钟源，其中数据3300为由时钟DQSX触发闩锁器3313后，闩锁器3313所发送的数据DQX。
时钟调整装置333包含延迟锁相环单元3331、补偿单元(offsetunit)3333、校准器(calibrator)3335、多工器3337(multiplexer)以及加法器3339。延迟锁相环单元3331根据内部时钟REFCK产生核心延迟时钟(core delay clock)3334，即1/4时钟周期，内部时钟REFCK则由数字电视3所产生。处理单元39用以接收并分析数据3300，并于分析后产生信号30。具体而言，处理单元39分析数据3300，以判断延迟是否可被接受。若延迟不可被接受，则信号30将传送所需调整范围的信息。补偿单元3333，其可为寄存器，则因应信号30而产生补偿值3336。补偿值3336将被加至核心延迟时钟3334以调整延迟。更甚者，校准器3335直接接收数据3300，并因应数据3300而产生校正值3338。校正值3338亦可被加至核心延迟时钟3334以调整延迟。多工器3337则因应处理单元39所产生的选择指令32，选择补偿值3336与校正值3338其中之一。该选择基于某些条件，例如补偿单元3333与校准器3335的功能或功率耗量大小。加法器3339将核心延迟时钟3334与前述的选择(即补偿值3336与校正值3338其中之一)3340相加，以形成参考时钟源3330，参考时钟源3330随后将被提供给延迟元件3311。上述调整机制可于存储器初始化期间或者在数据3300持续输出期间运作。因应调整后的参考时钟源3330，时钟DQSX的延迟将被最佳化。需注意的是，本发明并无需同时嵌入补偿单元3333及校准器3335至存储器控制器30中。存储器控制器30中仅须存在二者其中之一即可达成时钟DQSX的延迟的调整。
校准器3335的则如图4所绘示。校准器3335包含存储器401、比较器403、控制单元405、第一寄存器407、第二寄存器409以及计算器411。存储器401储存参考数据，参考数据为闩锁器3313所输出的期望数据。当控制单元405被使能信号ENABLE使能时，其将初始值设定为最小值406。比较器403取得数据与参考数据间的差异值后，控制单元405随即根据差异值判断延迟是否可被接受。若延迟不可被接受，则控制单元405将校正值3338加一。然后，控制单元405再判断延迟是否可被接受，若延迟不可被接受，则控制单元405将校正值3338再加一，直到取得延迟可被接受的最小校正值3338为止。最小校正值3338将被储存至第二寄存器409，以更新最小值406。藉以取得校正值的最小值。
控制单元405将设定另一初始值为最大值404，并继续将校正值3338加一。控制单元405根据差异值判断延迟是否仍可接受。若仍可接受，则继续将校正值3338加一，直到延迟变得不可接受。若延迟变得不可接受，则此意味着已取得最大校正值3338，并将最大校正值3338储存至第一寄存器407，以更新最大值404。藉此取得校正值的最大值。而后，计算器411将最大值404与最小值406的平均值作为校正值3338。然后，时钟调整装置333再因应校正值3338，调整参考时钟源3330。
若存储器装置31中并未储存数据，而数字电视3要求测试延迟，则校准器3335将传送信号36至指令单元3315。因应信号36，指令单元3315将通过焊盘3301、印刷电路板布线35及焊盘311传送测试数据34至存储器装置31。随后指令单元3315通过引线38发送读取指令至存储器装置31。因应读取指令，存储器装置31将传送测试数据34至存储器控制器33。藉由测试数据34，存储器控制器33可执行前段所述的延迟调整。
本发明的第二实施例为一种用以控制存储器装置的存取的方法，该方法的流程如图5所绘示。第二实施例适可用于数字电视，例如数字电视3。存储器装置可为DDR同步动态随机存取存储器或任意类型的随机存取存储器。
该方法包含以下步骤。于步骤501中，延迟锁相环单元(例如延迟锁相环单元3331)产生核心延迟时钟。于步骤503中，因应核心延迟时钟，时钟调整装置(例如时钟调整装置333)提供参考时钟源。于步骤505中，指令单元(例如指令单元3315)发送读取指令至存储器装置。于步骤507中，存储器控制器(例如存储器控制器33)从存储器装置读取数据。于步骤509中，储存缓冲器(例如闩锁器3313)根据参考时钟源缓冲数据。于步骤511中，存储器控制器因应数据判断是否调整参考时钟源。若不进行调整，则方法返回步骤507，以读取另一数据。若进行调整，则执行步骤513，使补偿单元(例如补偿单元3333)接收数据被分析后所产生的信号。于步骤515中，补偿单元因应信号产生补偿值。然后，执行步骤517，校准器(例如校准器3335)因应数据产生校正值。于步骤519中，多工器(例如多工器3337)因应由数字电视的处理单元所产生的指令，选择补偿值与校正值其中之一。于步骤521中，根据核心延迟时钟以及补偿值与校正值的选择，决定或更新参考时钟源。具体而言，该方法将核心延迟时钟与补偿值与校正值的选择相加，以形成参考时钟源。
步骤517更包含图6所绘示的各步骤。于步骤601中，存储器(例如存储器401)储存参考数据。于步骤603中，控制单元(例如控制单元405)设定初始值为最小值。于步骤605中，校准器判断是否接收到使能信号。若未接收到使能信号，则方法返回步骤605，等待使能信号。若接收到使能信号，则执行步骤607，由比较器(例如比较器403)取得数据与参考数据的差异值。于步骤609中，控制单元(例如控制单元405)根据差异值判断延迟是否可被接受。若延迟不可被接受，则继续执行步骤611，使控制单元将校正值加一。然后，再执行步骤609，直至取得最小校正值为止。于步骤613中，储存最小校正值至第二寄存器(例如第二寄存器409)以更新最小值。于步骤615中，控制单元设定另一初始值为最大值。于步骤617中，控制单元继续将校正值加一。于步骤619中，比较器取得数据与参考数据的差异值。于步骤621中，控制单元根据差异值判断延迟是否仍可被接受。若延迟仍可被接受，则方法返回至步骤617，直到延迟不可被接受为止。若延迟不可被接受，则意味着控制单元已取得最大校正值，同时步骤623被执行以储存最大校正值至第一寄存器(例如第一寄存器407)以更新最大值。藉此，控制单元取得最小值与最大值。于步骤625中，计算器(例如计算器411)取校正值的最大值与最小值的平均值作为校正值。然后因应计算的校正值调整参考时钟源。
除图5及图6所示步骤外，第二实施例亦能执行在第一实施例中所述的所有操作或功能。本领域的普通技术人员基于上文对第一实施例的说明，便可直接了解第二实施例如何执行所述操作及功能。因此，不再对所述操作及功能予以赘述。
综上所述，本发明能够监控存储器控制器的储存缓冲器所输出的数据，以动态地调整参考时钟源。因此，可维持数据存取期间的延迟，使其不致产生误差，进而导致存储器控制器所读取出来的数据产生错误。
上述的实施例仅用来例举本发明的实施态样，以及阐释本发明的技术特征，并非用来限制本发明的范畴。任何熟悉此技术者可轻易完成的改变或均等性的安排均属于本发明所主张的范围，本发明的权利范围应以权利要求为准。

Claims (20)

1.一种用以控制存储器装置的存取的存储器控制器，其特征在于，包含：
储存缓冲器，根据参考时钟源缓冲自所述存储器装置所读取的数据；
以及
时钟调整装置，用以提供所述参考时钟源，并因应所述数据调整所述参考时钟源。
2.根据权利要求1所述的存储器控制器，其特征在于，当所述时钟调整装置发送读取指令至所述存储器装置后，所述数据被读取。
3.根据权利要求1所述的存储器控制器，其特征在于，所述时钟调整装置更包含延迟锁相环单元，用以产生核心延迟时钟，且所述参考时钟源因应所述核心延迟时钟而被提供。
4.根据权利要求3所述的存储器控制器，其特征在于，所述存储器控制器与处理单元电性连接，所述处理单元用以分析所述数据，并于所述分析完成后产生信号，其中所述时钟调整装置更包含补偿单元，用以因应所述信号产生补偿值，且所述参考时钟源因应所述补偿值而调整。
5.根据权利要求4所述的存储器控制器，其特征在于，所述补偿单元为寄存器。
6.根据权利要求3所述的存储器控制器，其特征在于，所述时钟调整装置更包含校准器，用以因应所述数据产生校正值，且所述参考时钟源因应所述校正值而调整。
7.根据权利要求6所述的存储器控制器，其特征在于，所述校准器更包含：
存储器，用以储存参考数据；以及
比较器，用以取得所述数据以及所述参考数据间的差异值；
其中，所述校正值因应所述差异值而产生。
8.根据权利要求7所述的存储器控制器，其特征在于，所述校准器更包含：
第一寄存器，用以储存最大值；
第二寄存器，用以储存最小值；以及
控制单元，于分析所述差异值后，更新所述最大值以及所述最小值。
9.根据权利要求8所述的存储器控制器，其特征在于，所述校准器更包含计算器，用以平均所述最大值与所述最小值，以产生所述校正值。
10.根据权利要求3所述的存储器控制器，其特征在于，所述存储器控制器与处理单元电性连接，所述处理单元分析所述数据，并于所述分析完成后产生信号，所述时钟调整装置更包含：
补偿单元，因应所述信号产生补偿值；
校准器，因应所述数据产生校正值；以及
多工器，因应所述处理单元产生的指令，选择所述补偿值以及所述校正值其中之一；
其中，所述参考时钟源根据所述核心延迟时钟以及所述补偿值与所述校正值的选择而产生。
11.一种用以控制存储器装置的存取的方法，其特征在于，包含下列步骤：
提供参考时钟源；
根据所述参考时钟源，缓冲自所述存储器装置所读取的数据；以及
因应所述数据调整所述参考时钟源。
12.根据权利要求11所述的方法，其特征在于，更包含以下步骤：
发送读取指令至所述存储器装置；
其中，于所述发送步骤执行之后，所述数据被读取。
13.根据权利要求11所述的方法，其特征在于，更包含以下步骤：
产生核心延迟时钟；
其中，所述提供参考时钟源的步骤因应所述核心延迟时钟而执行。
14.根据权利要求13所述的方法，其特征在于，更包含下列步骤：
分析所述数据并产生信号；
接收所述信号；以及
因应所述信号产生补偿值；
其中，所述参考时钟源因应所述补偿值而调整。
15.根据权利要求13所述的方法，其特征在于，更包含下列步骤：
因应所述数据产生校正值；
其中，所述参考时钟源因应所述校正值而调整。
16.根据权利要求15所述的方法，其特征在于，其中所述产生校正值的步骤更包含下列步骤：
储存参考数据；以及
取得所述数据以及所述参考数据间的差异值；
其中，所述校正值因应所述差异值产生。
17.根据权利要求16所述的方法，其特征在于，所述产生校正值的步骤更包含下列步骤：
分析所述差异值之后，更新最大值以及最小值；
平均所述更新后的最大值以及所述更新后的最小值；以及
输出所述平均值作为所述校正值。
18.根据权利要求13所述的方法，其特征在于，更包含下列步骤：
分析所述数据并产生信号；
接收所述信号；
因应所述信号产生补偿值；
因应所述数据产生校正值；
选择所述补偿值以及所述校正值其中之一；以及
根据所述核心延迟时钟与所述补偿值及所述校正值的选择产生所述参考时钟源。
19.一种数字电视，其特征在于，包含：
存储器装置，用以储存数据；以及
存储器控制器，用以提供参考时钟源，根据所述参考时钟源缓冲自所述存储器装置所读取的所述数据，并因应所述缓冲后的数据判断是否调整所述参考时钟源。
20.根据权利要求19所述的数字电视，其特征在于，当所述存储器控制器发送读取指令至所述存储器装置后，所述数据被读取。
CNA2009101190479A 2008-06-20 2009-03-19 数字电视、控制存储器装置的存取的存储器控制器及方法 Pending CN101609714A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/142,882 US20090319744A1 (en) 2008-06-20 2008-06-20 Digital Television, Memory Controller, and Method for Controlling Access of a Memory Device
US12/142,882 2008-06-20

Publications (1)

Publication Number Publication Date
CN101609714A true CN101609714A (zh) 2009-12-23

Family

ID=41432452

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2009101190479A Pending CN101609714A (zh) 2008-06-20 2009-03-19 数字电视、控制存储器装置的存取的存储器控制器及方法

Country Status (3)

Country Link
US (1) US20090319744A1 (zh)
CN (1) CN101609714A (zh)
TW (1) TW201001166A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106155918A (zh) * 2014-11-06 2016-11-23 现代自动车株式会社 电子控制单元的校准存储器控制方法及装置
CN110310685A (zh) * 2019-06-28 2019-10-08 西安紫光国芯半导体有限公司 一种写时钟延迟调整方法及电路
CN111208867A (zh) * 2019-12-27 2020-05-29 芯创智（北京）微电子有限公司 一种基于ddr读数据整数时钟周期的同步电路及同步方法
CN111338426A (zh) * 2020-02-18 2020-06-26 芯创智（北京）微电子有限公司 一种基于ddr读数据的分数时钟周期同步系统及方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050135167A1 (en) * 2003-10-16 2005-06-23 Nec Plasma Display Corporation Memory access circuit for adjusting delay of internal clock signal used for memory control
JP2008152315A (ja) * 2006-12-14 2008-07-03 Sanyo Electric Co Ltd 信号処理回路
US8341450B2 (en) * 2007-07-23 2012-12-25 Rambus Inc. Continuous timing calibrated memory interface

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106155918A (zh) * 2014-11-06 2016-11-23 现代自动车株式会社 电子控制单元的校准存储器控制方法及装置
CN106155918B (zh) * 2014-11-06 2020-02-11 现代自动车株式会社 电子控制单元的校准存储器控制方法及装置
CN110310685A (zh) * 2019-06-28 2019-10-08 西安紫光国芯半导体有限公司 一种写时钟延迟调整方法及电路
CN111208867A (zh) * 2019-12-27 2020-05-29 芯创智（北京）微电子有限公司 一种基于ddr读数据整数时钟周期的同步电路及同步方法
CN111208867B (zh) * 2019-12-27 2021-08-24 芯创智（北京）微电子有限公司 一种基于ddr读数据整数时钟周期的同步电路及同步方法
CN111338426A (zh) * 2020-02-18 2020-06-26 芯创智（北京）微电子有限公司 一种基于ddr读数据的分数时钟周期同步系统及方法

Also Published As

Publication number Publication date
US20090319744A1 (en) 2009-12-24
TW201001166A (en) 2010-01-01

Similar Documents

Publication Publication Date Title
US7514955B2 (en) Semiconductor memory device with ability to effectively adjust operation time for on-die termination
US20200349991A1 (en) Memory control component with inter-rank skew tolerance
US8565034B1 (en) Variation compensation circuitry for memory interface
US7657803B2 (en) Memory controller with a self-test function, and method of testing a memory controller
CN102637155B (zh) 通过训练加修正配置ddr3中数据选通信号延时的方法
USRE44632E1 (en) Semiconductor memory device and driving method thereof
KR102384880B1 (ko) 소스 동기식 인터페이스로부터 수신하는 제어 디바이스의 캘리브레이션
US7929361B2 (en) Circuit using a shared delay locked loop (DLL) and method therefor
US8209560B2 (en) Transmission system where a first device generates information for controlling transmission and latch timing for a second device
US9323538B1 (en) Systems and methods for memory interface calibration
JP5006723B2 (ja) 半導体集積回路装置とそのテスト方法
KR100736675B1 (ko) 반도체 소자 테스트 장치
CN101609714A (zh) 数字电视、控制存储器装置的存取的存储器控制器及方法
US9104533B2 (en) Voltage and timing calibration method used in memory system
US7818135B2 (en) Optimum timing of write and read clock paths
US9405506B2 (en) Method of operating system on chip and apparatuses including the same
TWI401695B (zh) 訊號調整系統與訊號調整方法
US7042206B2 (en) Integrated circuit and method for operating the integrated circuit
US11782476B2 (en) Circuits and methods for sample timing in correlated and uncorrelated signaling environments
CN118245408B (zh) 用于访问集成NAND Flash的控制电路和控制方法
US8947955B2 (en) Semiconductor memory, memory system, and operation method thereof
US20240274214A1 (en) Memory interface circuitry and built-in self-testing method
US8495327B2 (en) Memory device synchronization
US20230144225A1 (en) Power Efficient Circuits and Methods for Phase Alignment
WO2023129398A1 (en) Variable tick for dram interface calibration

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20091223