CN110310685A - 一种写时钟延迟调整方法及电路 - Google Patents

Abstract

为了解决现有GDDR6的写时钟到时钟校准方式会导致写时钟周期丢失从而造成校准结果错误的技术问题，本发明提供了一种写时钟延迟调整方法及电路。本发明采用时钟门控单元来关掉相位调整时的写时钟信号，在相位调整完成后再重新使能写时钟信号，关掉写时钟信号的周期数目在quad data rate(写时钟)模式下是2的整数倍，在double data rate(写时钟)模式下是4的整数倍，不会出现小于写时钟信号半周期的脉宽，避免了由于脉宽变窄而导致GDDR6的接收端无法识别脉宽的情况发生，并且能够保证恢复写时钟信号后，分频器相位与之前相同，edc反馈结果不会出现错误，校准结果准确可信。

Description

一种写时钟延迟调整方法及电路

技术领域

本发明属于存储控制器技术领域，涉及一种写时钟延迟调整方法及电路，用于写时钟到时钟校准。

背景技术

图1所示为现有GDDR6中写时钟到时钟(即wck2ck)校准电路原理图，包括wck分频部分以及ck采样部分。

PHY(Port Physical Layer，端口物理层)进行写时钟到时钟校准原理是通过调整输入给GDDR6的写时钟信号的延迟来对准DRAM内部写时钟信号(wck)和时钟信号(ck)的相位，具体校准方法为：DRAM内部用时钟信号(ck)采样分频后的写时钟信号，并将采样结果通过edc引脚反馈给PHY，PHY根据反馈的结果来增加或减少输入给GDDR6的写时钟信号上的延迟。当edc反馈的结果是0时，不断减少写时钟信号的延迟，直到edc反馈结果变成1，说明此时输入到GDDR6内部的时钟信号和写时钟信号相位是对齐的。当edc反馈的结果是1时，不断减少写时钟信号的延迟，直到edc反馈结果变成0，说明此时输入到GDDR6内部的时钟信号和写时钟信号相位是对齐的。

当PHY减小写时钟信号的延迟时，会导致写时钟信号高电平或者低电平的宽度减小，由于写时钟信号的频率非常高，其脉宽变窄可能导致GDDR6的接收端无法识别该脉宽，从而导致一个写时钟信号周期丢失，如图2所示。周期的丢失会导致输入到GDDR6内部的写时钟信号分频后实际的相位与理论的相位相反，进而造成edc反馈结果误变成1，PHY认为输入到GDDR6内部的时钟信号和写时钟信号相位已经对齐，校准结束，而实际上输入到GDDR6内部的时钟信号和写时钟信号的相位并未对齐。

发明内容

为了解决现有GDDR6的写时钟到时钟校准方式会导致写时钟周期丢失从而造成校准结果错误的技术问题，本发明提供了一种写时钟延迟调整方法及电路。

本发明的技术方案：

一种写时钟延迟调整方法，其特殊之处在于，

所述方法用于写时钟到时钟校准；

包括步骤：

1)关掉N个周期的写时钟信号，N＝m×n，m为正整数，n为写时钟信号被分频的分频数；

2)调整写时钟信号的相位；

3)重新使能写时钟信号。

进一步地，步骤1)中关掉N个周期的写时钟信号以及步骤3)重新使能写时钟信号均是通过时钟门控单元和计数器实现的；当需要调整写时钟信号的相位时，计算器开始计数并通过写时钟使能信号关闭时钟门控单元；当计数值等于N时，计算器通过写时钟使能信号开启时钟门控单元。

进一步地，所述关闭时钟门控单元为：计算器拉低时钟门控单元所接收的写时钟使能信号；所述开启时钟门控单元为：计算器拉高时钟门控单元所接收的写时钟使能。

进一步地，步骤2)中通过改变延迟来调整写时钟信号的相位。

进一步地，所述写时钟延迟调整方法适用于GDDR中写时钟到时钟的校准。

进一步地，所述GDDR为GDDR5或GDDR6中写时钟到时钟的校准。

本发明还提供了一种实现上述写时钟延迟调整方法的写时钟延迟调整电路，其特殊之处在于：

包括时钟门控单元、时钟计数器和相位调整单元；

时钟门控单元用于产生关掉N个周期的写时钟信号；

时钟计数器用于控制时钟门控单元的使能状态；

相位调整单元用于调整所述时钟门控单元输出的写时钟信号的相位。

进一步地，时钟门控单元的时钟输入端接门控前写时钟信号，输出端接相位调整单元的输入端；时钟计数器的输入端接所述门控前写时钟信号和数据率，输出端接时钟门控单元的使能输入端；时钟计数器的计数阈值等于N，N＝m×n，m为正整数，n为写时钟信号被分频的分频数；所述门控前写时钟信号指PHY内部还没有被关闭的写时钟信号。

进一步地，时钟门控单元包括锁存器和逻辑电路；锁存器的使能输入端EN接写时钟使能，时钟输入端CK接所述门控前写时钟信号，输出端Q接逻辑电路的其中一个输入端，逻辑电路的另一个输入端接所述门控前写时钟信号，逻辑电路的输出端输出门控后写时钟。

进一步地，所述逻辑电路为两输入与门。

本发明的有益效果：

1、本发明采用时钟门控单元来关掉相位调整时的写时钟信号，在相位调整完成后再重新使能写时钟信号，关掉写时钟信号的周期数目在quad data rate(写时钟)(GDDR6协议中的术语，四倍数据速率，此时写时钟信号的频率是时钟信号频率的两倍)模式下是2的整数倍，在double data rate(写时钟)(GDDR6协议中的术语，双倍数据速率，此时写时钟信号的频率是时钟信号频率的四倍)模式下是4的整数倍，不会出现小于写时钟信号半周期的脉宽，避免了由于脉宽变窄而导致GDDR6的接收端无法识别脉宽的情况发生，并且能够保证恢复写时钟信号后，分频器相位与之前相同，edc反馈结果不会出现错误，校准结果准确可信。

2、本发明的方法和电路也适用于GDDR5中写时钟到时钟的校准或其他涉及写时钟到时钟校准的GDDR中。

附图说明

图1为现有GDDR6中wck2ck校准电路原理图。

图2为现有的wck2ck校准时，wck延迟减小时造成的edc反馈错误时序图以及期望的正确的edc反馈时序图。

图3为本发明延迟调整方法的电路实现。

图4为本发明延迟调整电路中时钟门控单元的结构示意图，其中(a)为电路结构，(b)为quarter data ratio模式时，门控的时序图示例。

图5为对于quad data rate(写时钟)模式，本发明的延迟调整方法的时序图。

图6为对于double data rate(写时钟)模式，本发明的延迟调整方法的时序图。

附图中：

wck_t，wck_c为差分的写时钟信号；

ck_t，ck_c为差分的时钟信号；

ck为GDDR6的时钟信号；

wck为PHY输出给GDDR6的写时钟信号；

Internal ck为GDDR6的内部时钟；

edc为wck2ck校准时用来反馈ck采样分频后写时钟信号的引脚。

数据率是写时钟频率和数据速率的比值，具体指quad data rate(写时钟)和double data rate(写时钟)两种模式。

具体实施方式

以下结合附图对本发明作进一步说明。

本发明在调整PHY内部写时钟延迟单元的值之前，在先关掉写时钟信号，然后通过改变PHY内部写时钟延迟单元的值来调整写时钟信号的相位，当写时钟信号的相位调整完成后，再重新使能(即恢复)写时钟信号。由于在调整写时钟信号的相位时没有写时钟，因此不会出现小于写时钟信号半周期的脉宽，避免了由于脉宽变窄而导致GDDR6的接收端无法识别脉宽的情况发生。

图3所示为本发明方法的电路实现，包括时钟门控单元、时钟计数器以及相位调整单元；时钟门控单元的时钟输入端CK接PHY内部还未被关闭的写时钟信号，时钟门控单元的使能输入端EN接写时钟使能，写时钟使能由时钟计数器产生，时钟门控单元的输出端接相位调整单元的输入端；时钟计数器的输入端接PHY内部还未被关闭的写时钟信号和数据率(数据率决定了写时钟使能拉低的时间即写时钟被关掉的数目)，输出端接时钟门控单元的使能输入端EN；时钟计数器在PHY内部写时钟延迟单元的值改变之前开始计数，并根据数据率决定要关闭的写时钟周期个数，当需要调整延迟时，时钟计数器开始计数并通过拉低写时钟使能关闭时钟门控单元，从而将相应周期个数的写时钟信号关闭掉，即暂停输出相应周期个数的写时钟，当时钟计数器计数完成时，通过拉高写时钟使能开启时钟门控单元，即重新开启写时钟；时钟门控单元在写时钟使能信号的控制下，生成门控后写时钟并发送至相位调整单元，相位调整单元根据PHY内部写时钟延迟单元的值对门控后时钟进行相位调整，将相位调整后的写时钟信号发送给GDDR6；由于在写时钟相位调整时没有写时钟，因而不会产生窄脉宽。

本发明时钟门控单元的原理示意如图4中(a)图所示，包括锁存器和两输入与门；锁存器的使能输入端EN接写时钟使能，时钟输入端CK接PHY内部还未被关闭的写时钟信号，输出端Q接两输入与门的其中一个输入端，两输入与门的另一个输入端接PHY内部还未被关闭的写时钟信号，两输入与门的输出端输出门控后写时钟。图4中(b)图中门控后写时钟的波形里虚线表示被关闭掉的写时钟，从该图可以看出，当需要调整延迟时，时钟计数器开始计数并拉低送入时钟门控单元的写时钟使能，当计数达到关闭周期个数2时，计数完成，拉高送入时钟门控单元的写时钟使能，从而实现时钟信号写时钟的关闭和开启。

为了保证恢复写时钟信号后，GDDR6内部写时钟分频后的时钟相位和写时钟关闭之前相比不被反向，被时钟门控单元关掉的写时钟信号的周期数目必须是写时钟信号被分频数的整数倍，例如：对于quad data rate模式，写时钟信号的频率是时钟信号频率的2倍，写时钟信号在GDDR6内部被2分频，因此应该关掉2的正整数倍个写时钟，如图5所示为关闭了2个周期数目的写时钟；对于double data rate模式，写时钟信号的频率是时钟信号频率的4倍，写时钟信号在GDDR6内部被4分频，因此应该关掉4的正整数倍个写时钟，如图6所示为关闭了4个周期数目的写时钟。从图5和图6中可以看出，写时钟信号恢复后分频器的相位和没有关闭写时钟(假设没有关写时钟时窄脉冲不会丢失)分频器的相位是相同的(详见图5、6中实际edc反馈与期望的正确edc反馈中灰色线条)，从图5、6可以看出，写时钟被门控后和写时钟未被门控且窄脉冲被正确识别的情况下，edc的反馈是相同的，表示本发明的校准结果是正确的。

Claims (10)

1.一种写时钟延迟调整方法，其特征在于，

所述方法用于写时钟到时钟校准；

包括步骤：

1)关掉N个周期的写时钟信号，N＝m×n，m为正整数，n为写时钟信号被分频的分频数；

2)调整写时钟信号的相位；

3)重新使能写时钟信号。

2.根据权利要求1所述的写时钟延迟调整方法，其特征在于：

步骤1)中关掉N个周期的写时钟信号

以及

步骤3)重新使能写时钟信号

均是通过时钟门控单元和计数器实现的；

当需要调整写时钟信号的相位时，计算器开始计数并通过写时钟使能信号关闭时钟门控单元；

当计数值等于N时，计算器通过写时钟使能信号开启时钟门控单元。

3.根据权利要求2所述的写时钟延迟调整方法，其特征在于：

所述关闭时钟门控单元为：计算器拉低时钟门控单元所接收的写时钟使能信号；

所述开启时钟门控单元为：计算器拉高时钟门控单元所接收的写时钟使能。

4.根据权利要求3所述的写时钟延迟调整方法，其特征在于：

步骤2)中通过改变延迟来调整写时钟信号的相位。

5.根据权利要求1至4任一所述的写时钟延迟调整方法，其特征在于：所述写时钟延迟调整方法适用于GDDR中写时钟到时钟的校准。

6.根据权利要求5所述的写时钟延迟调整方法，其特征在于：所述GDDR为GDDR5或GDDR6中写时钟到时钟的校准。

7.实现权利要求1-6任一所述写时钟延迟调整方法的写时钟延迟调整电路，其特征在于：

包括时钟门控单元、时钟计数器和相位调整单元；

时钟门控单元用于产生关掉N个周期的写时钟信号；

时钟计数器用于控制时钟门控单元的使能状态；

相位调整单元用于调整所述时钟门控单元输出的写时钟信号的相位。

8.根据权利要求7所述的写时钟延迟调整电路，其特征在于：

时钟门控单元的时钟输入端接门控前写时钟信号，输出端接相位调整单元的输入端；

时钟计数器的输入端接所述门控前写时钟信号和数据率，输出端接时钟门控单元的使能输入端；

时钟计数器的计数阈值等于N，N＝m×n，m为正整数，n为写时钟信号被分频的分频数；

所述门控前写时钟信号指PHY内部还没有被关闭的写时钟信号。

9.根据权利要求7或8所述的写时钟延迟调整电路，其特征在于：

时钟门控单元包括锁存器和逻辑电路；

锁存器的使能输入端EN接写时钟使能，时钟输入端CK接所述门控前写时钟信号，输出端Q接逻辑电路的其中一个输入端，逻辑电路的另一个输入端接所述门控前写时钟信号，逻辑电路的输出端输出门控后写时钟。

10.根据权利要求9所述的写时钟延迟调整电路，其特征在于：

所述逻辑电路为两输入与门。