CN101465154A - 用于在存储系统中校准写入定时的方法和装置 - Google Patents

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Abstract

描述了对在执行写入操作中涉及的信号之间的定时关系进行校准的系统，其包括耦接到存储器芯片集合的存储器控制器，其中每个存储器芯片包括被配置为校准在写入操作期间在存储器芯片处从存储器控制器接收的数据选通信号和时钟信号之间的相位关系的相位检测器。存储器控制器被配置以执行一个或多个写入－读取－验证操作以便校准数据选通信号和时钟信号之间的时钟周期关系，其中写入－读取－验证操作涉及相对时钟信号将数据选通信号上的延迟改变倍数个时钟周期。在此系统的变体中，存储器芯片上的相位检测器被配置以从存储器控制器接收信号并使用标记信号对时钟信号中的特定时钟周期加窗，使用数据选通信号捕获加窗时钟信号，以便促进定时关系的校准。

Description

用于在存储系统中校准写入定时的方法和装置
相关申请的交叉引用
本申请依照35U.S.C.§119要求2007年12月21日提交的、名称为“METHOD AND APPARATUS FOR CALIBRATING WRITETIMING IN A MEMORY SYSTEM”、发明人为Thomas Giovanni等人的、美国临时专利申请号为61/016,317的美国临时专利申请的优先权。本申请通过对上述临时专利申请进行参考而将其合并。
技术领域
本发明总体上涉及在对计算机系统的存储器执行写入操作时校准信号定时的技术。
发明内容
根据本发明的一个方面，提供一种用于对在执行写入操作中所涉及的信号之间的定时关系进行校准的方法，其中所述信号在存储器控制器和存储器芯片集合中的存储器芯片之间传送，所述方法包括：使用位于所述存储器芯片上的相位检测器来对在存储器芯片处从所述存储器控制器接收的数据选通信号与时钟信号之间的相位关系进行校准；以及执行至少一个写入-读取-验证操作，以便校准所述数据选通信号与所述时钟信号之间的时钟周期关系，其中所述写入-读取-验证操作涉及相对所述时钟信号将所述数据选通信号上的延迟改变所述时钟信号的倍数个时钟周期。
根据本发明的另一个方面，提供一种用于对在执行写入操作中所涉及的信号之间的定时关系进行校准的方法，其中所述信号在存储器控制器和存储器芯片集合中的存储器芯片之间传送，所述方法包括：使用位于所述存储器芯片上的相位检测器来对在存储器芯片处从所述存储器控制器接收的数据选通信号与时钟信号之间的相位关系进行校准；以及对所述数据选通信号与所述时钟信号之间的时钟周期关系进行反复校准，相对于所述时钟信号将所述数据选通信号上的延迟改变倍数个时钟周期，将值写入所述存储器芯片中的特定位置，从所述存储器芯片中的所述特定位置读取值，以及通过验证从所述特定位置读取的值是否与写入到所述特定位置的值相匹配，确定所述数据选通信号是否与所述时钟信号校准。
根据本发明的又一方面，提供一种系统，包括：存储器控制器；耦接至所述存储器控制器的存储器芯片集合，其中所述存储器芯片集合中的每个存储器芯片都包括相位检测器，所述相位检测器被配置以对在所述存储器芯片处从所述存储器控制器接收的数据选通信号与时钟信号之间的相位关系进行校准；其中，所述存储器控制器被配置以执行至少一个写入-读取-验证操作，以便校准所述数据选通信号与所述时钟信号之间的时钟周期关系，其中所述写入-读取-验证操作涉及相对所述时钟信号将所述数据选通信号上的延迟改变倍数个时钟周期。
根据本发明的再一个方面，提供一种用于对在存储系统中执行写入操作时所涉及的信号之间的定时关系进行校准的方法，包括：在校准模式期间，在存储器芯片集合中的存储器芯片处从存储器控制器接收信号，其中所述信号包括：时钟信号，其被所述存储器芯片用作参考时钟，第一信号，其包括标识在所述时钟信号中特定时钟周期的脉冲，以及第二信号，其伴随数据信号并用来将所述数据信号选通至所述存储器芯片处的存储元件中；以及通过以下步骤来促进对所述数据选通信号与所述时钟信号之间定时关系的校准。所述第一信号对在所述时钟信号中的所述特定时钟周期加窗，以便产生加窗时钟信号，所述第二信号在所述存储器芯片上的相位检测器处捕获所述加窗时钟信号，以及将所述捕获的加窗时钟信号返回给所述存储器控制器。
根据本发明的另一方面，提供一种在存储器系统中进行操作的方法，包括：在校准模式期间，将包括时钟信号、标记信号和数据选通信号的信号从存储器控制器发送到存储器芯片集合中的存储器芯片，其中所述标记信号包括标记所述时钟信号的特定时钟周期的脉冲；以及从所述存储器芯片接收反馈信号，所述反馈信号通过使用所述标记信号来对所述时钟信号的特定时钟周期加窗而已在所述存储器芯片处产生，从而产生加窗时钟信号，并使用所述数据选通信号来捕获所述加窗时钟信号；以及基于所述反馈信号，对在执行发生在所述存储器控制器与所述存储器芯片之间的写入操作中所涉及的信号之间的定时关系进行校准。
根据本发明的又一方面，提供一种存储器控制器，其耦接至接收时钟信号的存储器芯片，所述存储器控制器包括：接口，用来在校准模式期间，将标记信号和数据选通信号输出至所述存储器芯片，其中所述标记信号标识所述时钟信号中的特定时钟周期；以及反馈输入，用来从所述存储器芯片接收反馈信号，所述反馈信号通过使用所述标记信号来对所述时钟信号的特定时钟周期加窗而已在所述存储器芯片处产生，从而产生加窗时钟信号，并使用所述数据选通信号来捕获所述加窗时钟信号以产生所述反馈信号；以及校准机制，其分析所述反馈信号以便对所述数据选通信号与所述时钟信号之间的定时关系进行校准。
根据本发明的再一个方面，提供一种半导体存储器器件，其促进对在执行写入操作期间所涉及的信号之间的定时关系进行校准，所述半导体存储器器件包括：时钟输入，用来接收时钟信号；第一输入，用来从存储器控制器接收标记信号，其中所述标记信号包括标识所述时钟信号的特定时钟周期的脉冲；第二输入，用来从所述存储器控制器接收数据选通信号；相位检测器，其使用所述标记信号来对所述时钟信号的特定时钟周期加窗，其中所述相位检测器使用所述数据选通信号来捕获所述加窗时钟周期；以及输出，其将捕获的加窗时钟周期作为反馈信号提供给存储器控制器。
根据本发明的又一个方面，提供一种在存储器控制器中进行操作的方法，所述存储器控制器与接收时钟信号的存储器芯片耦接，并且其中在写入操作期间，所述存储器控制器将数据与选通信号一起提供给所述存储器芯片，所述存储器器件使用所述选通信号来捕获所述数据，所述方法包括：在校准模式期间：对所述数据选通信号与时钟信号之间的时钟周期关系进行反复校准：相对于所述时钟信号将所述数据选通信号上的延迟改变倍数个时钟周期；将第一值写入所述存储器芯片中的特定位置，从所述存储器芯片中的所述特定位置读取第二值；以及通过验证从所述特定位置读取的值是否与写入到所述特定位置的值相匹配，来确定所述数据选通信号与所述时钟信号是否校准。
附图说明
图1示出了计算机系统的实施方式。
图2示出了相位检测器的实施方式。
图3示出了对存储定时校准处理的实施方式进行说明的流程图。
图4示出了对为校准存储定时而进行的写入-读取-验证处理的实施方式进行说明的流程图。
图5示出了对校准读取-数据-对准设置的处理示例进行说明的流程图。
图6示出了对校准读取-数据-对准设置处理的另一示例进行说明的流程图。
图7示出了对存储定时校准处理的另一示例进行说明的流程图。
图8示出了对通过-不通过区域进行说明的图。
图9示出了改进型相位检测器电路的实施方式。
图10示出了对校准处理示例进行说明的定时图。
图11示出了校准相位检测器电路连同相关联的定时图的变体。
图12示出了对写入定时校准处理的示例进行说明的流程图。
图13是说明了系统实施方式的框图。
具体实施方式
以下描述被呈现以使本领域技术人员能够做出并使用所公开的实施方式，并且该描述是在特定应用及该应用的需求的上下文中提供。对于本领域技术人员而言，对所公开实施方式做出各种改进将是很显然的，并且在此定义的总体原理可以应用到其他实施方式和应用，而没有脱离本描述的精神和范围。因此，本描述并不旨在局限于所示出的实施方式，而是与在此公开的原理和特征一致的最广范围相一致。
描述了对在执行写入操作中所涉及的信号之间的定时关系进行校准的装置实施方式。这些实施方式包括耦接至存储器芯片集合的存储器控制器。这些存储器芯片中的每一个都包括相位检测器，相位检测器被配置来使得能够对在存储器芯片处从存储器控制器接收的时钟信号与数据选通信号之间的相位关系进行校准。而且，存储器控制器被配置来执行一个或多个写入-读取-验证操作，以便校准数据选通信号和时钟信号之间的时钟周期关系，其中该写入-读取-验证操作包括：相对于时钟信号将数据选通信号上的延迟改变倍数个时钟周期。
在一些实施方式中，存储器芯片集合通过飞越(fly-by)拓扑耦接至存储器控制器，其中时钟信号以多站(multi-drop)方式沿着“fly-by路径”从存储器控制器路由至存储器芯片集合，并且其中数据信号和数据选通信号通过直接连接从存储器控制器路由到存储器芯片集合。注意：fly-by路径上的时钟信号与直接路径上的数据选通信号之间的延迟差异所导致的“fly-by延迟间隔”可能超过一个时钟周期。在一些实施方式中，存储器芯片沿着fly-by路径以延迟递增的顺序被校准。
在一些实施方式中，在对数据选通信号和时钟信号之间的相位关系进行校准时，存储器控制器被配置来在相对于时钟信号改变延迟时声明(assert)在数据选通信号上的脉冲，并查找在相位检测器输出处的转变，其中该转变指示该数据选通信号与时钟信号对准。
在一些实施方式中，在校准时钟周期关系时，存储器控制器被配置来依次执行：相对于时钟信号将数据选通信号上的延迟改变倍数个时钟周期；在存储器芯片中的特定位置写入值；从存储器芯片中该特定位置读取值；以及通过验证从该特定位置读取的值是否与向该特定位置写入的值相匹配，来确定该数据选通信号与时钟信号是否校准。
在一些实施方式中，该装置被配置来顺序地对存储器芯片集合中的所有存储器芯片进行校准。
在一些实施方式中，使用鲁棒(robust)数据模式来以全存储器速度执行校准。
在一些实施方式中，存储器控制器另外被配置来在读取操作期间调整数据选通信号与数据选通使能信号之间的定时关系。
一些实施方式提供了另一种系统，用于对在存储系统中执行写入操作中涉及的信号之间的定时关系进行校准。在校准模式期间，此系统在存储器芯片集合中的存储器芯片处接收信号，其中该信号包括来自存储器控制器的时钟信号、标记信号和数据选通信号，并且其中该标记信号包括在时钟信号中标记特定时钟周期的脉冲。接着，系统通过使用标记信号对时钟信号中的特定时钟周期加窗口(window)，从而产生加窗时钟信号，使得促进了数据选通信号和时钟信号之间的定时关系的校准。接着，系统使用数据选通信号来在存储器芯片上的相位检测器处捕获加窗时钟信号。最后，系统将捕获的加窗时钟信号返回至存储器控制器，使得该存储器控制器可以对定时关系进行校准。
在一些实施方式中，通过在fly-by路径上选择的信号路线将标记信号从存储器控制器传送到存储器，其中当存储器系统未处于校准模式时，该选择的信号路线承载别的信号。
在一些实施方式中，当存储器系统未处于校准模式时，该选择的信号路线承载写入使能信号。
在一些实施方式中，使用数据选通信号来捕获加窗时钟信号涉及：使用数据选通信号来将加窗时钟信号时钟触发(clock)到触发器(flip-flop)中。
在一些实施方式中，公开了一种半导体存储器器件，其使得对在执行写入操作时所涉及的信号之间的定时关系进行校准变得更为便利。该存储器器件包括时钟输入，用以接收时钟信号。另外，存储器器件包括第一输入，用以从存储器控制器接收标记信号。标记信号包括在时钟信号中标记特定时钟周期的脉冲。存储器器件还包括：第二输入，用以从存储器控制器接收数据选通信号；以及相位检测器，其使用标记信号来对时钟信号中的特定时钟周期加窗口，该相位检测器还使用该数据选通信号来捕获该加窗时钟周期。存储器器件包括输出，该输出将捕获的加窗时钟周期作为反馈信号提供给存储器控制器。
在一些实施方式中，存储器控制器耦接至接收时钟信号的存储器芯片，并且该存储器控制器包括校准模式，通过反复执行以下操作来对数据选通信号和时钟信号之间的时钟周期关系进行校准：相对于时钟信号将数据选通信号上的延迟改变倍数个时钟周期；在存储器芯片中的特定位置写入第一值；从存储器芯片中的该特定位置读取第二值；以及通过验证从该特定位置读取的值是否与向该特定位置写入的值相匹配，来确定该数据选通信号是否与时钟信号校准。
在一些实施方式中，系统通过使用时钟信号的上升沿来时钟触发通过触发器级联的标记信号，从而产生加窗时钟信号，其中该触发器的总体等待时间代表了DRAM写入等待时间。然后，在时钟的下降沿上记录此级联的输出以创建相位检测器使能信号。接着，系统通过将相位检测器使能信号与时钟信号进行逻辑“与”操作来产生加窗时钟信号。
计算机系统
当存储系统开始以极高的数据速率(例如，高于每秒1000兆传输(“MT/s”))操作时，“fly-by”存储器拓扑可以用来获得所需的信令性能水平。例如，参见图1所示的计算机系统100，其包括通过存储器控制器102与双列直插内存模块(“DIMM”)106通信的处理器104。此计算机系统具有fly-by布局拓扑，在其中，包括一个或者多个请求(RQ)信号以及时钟(CK)信号的控制信号从存储器控制器102路由至多个同步动态随机存取存储器(“SDRAM”或者“DRAM”)芯片110-117。在此实施方式中，DIMM 106中的控制信号和时钟信号使用fly-by路径108以多站方式与DRAM芯片110-117中的每一个耦合。请求信号可以包括地址信号，并可以通过信号路线传播，其中该信号线路在一种实施方式中相对于彼此和时钟信号线路是迹长匹配的。请求信号和时钟信号沿着fly-by路径108传播，并由每个DRAM芯片110-117按顺序接收。同时，数据选通(DQS)信号和数据(DQ)信号直接路由至DIMM 106中每一个的DRAM芯片110-117，并且因此不会产生通过fly-by路径的延迟。
在一个实施方式中，对于每个DRAM芯片，数据选通(DQS)信号和数据(DQ)信号在存储器控制器102上的专用DQ接口端口和DQ接口之间进行点对点路由。在支持多列组的系统中，直接连接可以涉及在存储器控制器102上的专用DQ接口端口与每个列组中相应DRAM芯片的每个DQ接口的连接点之间路由数据选通(DQS)信号和数据(DQ)信号。“列组”是一组DRAM芯片，它们有助于响应于针对列组中的DRAM芯片给出的存储器访问命令而发生的存储器转移。在支持多DIMM模块(每一个具有单个或多个列组)的系统中，直接连接可以涉及在存储器控制器上的每个专用DQ接口端口与每个DIMM模块中的相应DRAM芯片的每个DQ接口的连接点之间路由数据选通(DQS)信号和数据(DQ)信号。(注意，贯穿此说明书，“DRAM芯片”都可称作“DRAM”。)
在一种实施方式中，数据选通信号(DQS)可以与数据信号(DQ)一起被路由，并且数据选通信号(DQS)可以在集成电路(即，存储器控制器或者DRAM)的接收器处使用以便接收数据。例如，在写入操作中，当存储器控制器正在向DRAM发射数据时，控制器将DQS信号与数据一起发送，并且DQS信号在DRAM处被使用来接收该数据。在读取操作中，当DRAM正向存储器控制器发射数据时，DRAM会将DQS信号与正被发射的数据一起发送至控制器。然后，在控制器接收DQS信号时，该DQS信号用来选通伴随该DQS信号的数据。可以通过用于读取和写入操作的单条双向信号线路发射DQS信号，或者可以分别为读取/写入操作提供分开的单向信号线路。
在特征在于存储系统以fly-by布局拓扑进行配置的实施方式中，对于从fly-by信号路径接收RQ和CK信号的每个DRAM而言，RQ/CK传播延迟递增。这样会引起在每个连续DRAM处接收的RQ/CK和DQ/DQS信号之间的偏差(skew)递增。为了在写入事务期间弥补这种影响，存储器控制器102相对于发射RQ/CK时为每个连续的DRAM引入了递增的DQ/DQS发射延迟。类似地，在读取事务期间，存储器控制器102为每个连续的DRAM引入了递增的DQS读取使能接收抽样延迟。由存储器控制器102引入的这些写入延迟和读取延迟分别称为“写入平整化(levelization)”延迟和“读取平整化”延迟。
而且，在读取事务期间，可以为从fly-by信号路径接收RQ和CK信号的每个连续DRAM提高最优读取-数据-对准设置，fly-by信号路径末端处的DRAM需要最大的读取-数据-对准设置。一旦确定了此最大读取-数据-对准设置，则可以将其用来计算针对所有DQ/DQS组的设置，以便在存储器控制器102处对准在每个DQ块处接收的读取数据。
在一种实施方式中，根据DDR3标准(JEDEC固态技术协会公布的JESD79-3)设计的DRAM芯片可以提供有内建电路以便促进定时调整。例如，图2示出了DRAM芯片200内的相位检测器，其促进在fly-by路径上的时钟信号和直接路径上的数据选通信号之间的相位调整。在此相位检测电路中，运算放大器209将由CK信号201和CK#信号202组成的差分时钟信号转换成非差分时钟信号212。类似地，运算放大器210将由DQS信号203和DQS#信号204组成的差分选通信号转换成非差分数据选通信号241。然后，非差分数据选通信号214被用来将非差分时钟信号212时钟触发到触发器206中。触发器206的输出通过反馈路径211、然后通过多路复用器207和驱动器208馈送到数据线DQ 205上。注意，多路复用器207基于校平(leveling)模式信号213的值将触发器206的输出有选择地馈送到数据线DQ 205上。这样便允许存储器控制器102确定时钟信号212和数据选通信号214是否相位对准，继而，这样又使得存储器控制器102(图1)能够通过在相对于时钟信号212改变延迟时在数据选通信号214上声明脉冲以及查找在相位检测器的输出处在数据线DQ205上出现的转变，从而对数据选通信号214和时钟信号212之间的相位关系进行校准。
在上面参照图2描述的实施方式中，可能存在这样的情况：由于在调整处理期间未验证写入/读取数据一致性，所以上述相位检测器电路所提供的结果定时调整可能并不正确。特别地，如果时钟信号和数据选通信号之间的fly-by延迟间隔超过一个时钟周期，则上述定时调整处理将会适当调整该相位关系，但是该定时调整可能偏离倍数个时钟周期。
为了说明这样的情况，以下示出在定时调整处理期间对写入/读取数据一致性进行验证的实施方式。在这样做时，可以向感兴趣的DRAM写入鲁棒数据模式或者从其中读取该鲁棒数据模式，并且同时将数据模式传送给拓扑中的其他DRAM，使得可以在定时调整处理期间解决实际切换噪音效应。
DRAM校准处理
图3示出了对存储器定时校准处理的实施方式进行说明的流程图。在此实施方式中，对于此校准处理存在几个假设：(1)假设请求(RQ)信号和时钟(CK)信号之间的定时关系已经被设置以补偿RQ和CK之间的估计平均偏差；(2)假设针对每个DQ/DQS组的数据信号(DQ)和数据选通信号(DQS)之间的定时关系已经被设置以补偿DQ和DQS之间的估计平均偏差；(3)还假设将以RQ/CK延迟递增的连续顺序处理DRAM；以及(4)另外假设任意两个DQ/DQS组之间的偏差远小于一个CK周期。
参照图3，通过执行读取校准(读取-校平)处理(操作302)来开始处理，在该处理中，每个DRAM(属于与图1中示出的fly-by RQ和直接DQ拓扑耦接的DRAM集合)上的寄存器或者其他存储器向控制器提供预定义的数据模式。在fly-by RQ总线上与控制器距离最近(从而具有最短的RQ/CK飞行时延)的DRAM在fly-by RQ总线上与控制器距离最远(从而具有最长的RQ/CK飞行时延)的DRAM之前发射预定义的数据模式。然后，例如，控制器可以通过调整其读取数据选通使能延迟以便与所接收的读取数据选通对准，来为控制器中的每个接收DQ模块确定接收定时偏移，其中该接收的读取数据选通的到达时间是由在相应的DRAM处所接收的读取命令的传播延迟导致。
如果系统未通过操作302中的校准处理，则系统发出错误信号(操作304)。否则，系统执行写入校准(写入-校平)处理(操作306)。(注意，实施方式中的此写入-校平处理可以利用如图2中所示的位于每个DRAM中的相位检测电路。)在一种实施方式中，写入校准处理涉及提供DQS选通信号，每个DRAM(属于图1中所示与fly-by RQ和直接RQ拓扑耦接的DRAM集合)使用该DQS选通信号来对时钟信号CK进行采样，并且通过直接DQ线路将结果输出至控制器。在写入校准处理中，控制器可以随后为控制器上的每个发射DQ块确定发射定时偏移，例如，以便校平由在每个DRAM处连续接收的相应写入命令的传播延迟导致的写入数据偏差。
在写入校准处理后(操作306)，时钟信号和数据选通信号应该相位对准，但是这些信号的定时可能仍然偏离倍数个时钟周期。为了补救这个问题，在一种实施方式中，系统执行扩展的写入-读取-验证写入校准优化(操作308)。(以下参照图4对此处理进行更详细的描述。)该系统可以附加地执行扩展的写入-读取-验证读取校准优化(操作310)。
图4示出了对为校准写入定时而进行的写入读取验证处理示例进行说明的流程图。在此处理开始时，系统将数据选通信号相对于时钟信号的延迟设置为在写入校准处理中获得的值(操作420)。这样即假设写入校准处理用最小的延迟设置来开始其DQS延迟搜索。接着，系统将一个值写入DRAM中的特定位置(操作422)，然后从相同位置读取一个值(操作424)。然后，系统确定写入存储位置的值是否与从该存储位置读取的值相匹配(操作426)。如果不匹配，则系统将延迟增大一个时钟周期(操作428)并返回操作422。另一方面，如果值匹配，则写入操作成功，这指示系统被校准并因此结束校准处理。
读取-数据-对准校准
在一种实施方式中，系统另外不得不被校准以补偿从不同DRAM器件读取的数据的不对准。来自配置在使用fly-by拓扑的系统中的连续DRAM器件中的读取数据以延迟递增的顺序到达存储器控制器。在一种实施方式中，读取对准处理涉及将控制器处的顺序DQ接收器块中的读取数据进行排队。
在来自不同的DRAM器件的读取数据以延迟递增的顺序到达存储器控制器后，在所读取数据与控制器时钟内部对准之前，该数据由控制器上临时存储读取数据的电路接收并进一步处理。在读取数据从例如存储器控制器中的先进先出(“FIFO”)缓冲器中出来并随后被提供给存储器控制器内核时，“读取-对准”(也称为“读取-数据-对准”)涉及将读取数据与相同时钟信号进行同步。此时钟信号与读取数据选通使能信号不同，其中该读取数据选通使能信号对于每个数据片都不同，并且使数据能够被写入FIFO。可以使用缓冲电路和/或触发器电路元件来替换FIFO或者与FIFO结合使用。
更具体地，图5示出了对用于校准读取-数据-对准设置的处理实施方式进行说明的流程图。系统通过将所有的DRAM设置为最小的可能读取-数据-对准设置而开始(操作502)。接着，系统使用之前在图3中描述的技术来校准单个DRAM(操作504)，然后确定该DRAM是否通过了校准处理(操作506)。如果DRAM没有通过校准处理，则系统增大当前读取-数据-对准设置(操作508)，然后返回操作504。否则，如果DRAM通过了校准处理，则系统确定是否存在另一个DRAM要被校准(操作510)。如果存在另一个DRAM要被校准，则系统返回操作504以便校准下一个DRAM。否则，系统确定所有DRAM的最大读取-数据-对准设置(操作512)，并将所有DRAM的读取-数据-对准设置设置为这个最大设置(操作514)。
接着，系统确定是否存在另一DRAM列组要被校准(操作516)。如果存在另一DRAM列组要被校准，则系统返回操作502以便校准下一DRAM列组。否则，如果不存在其他DRAM列组要被校准，则处理完成。
在图6所示的备选实施方式中，将读取-对准设置初始化为最大的可能设置然后递减。更具体地，在此备选实施方式中，系统通过将所有的DRAM设置为最大的可能读取-数据-对准设置而开始(操作602)。接着，系统使用之前在图3中描述的技术来校准单个DRAM(操作604)，并确定是否存在另一DRAM要被校准(操作606)。如果存在另一DRAM要被校准，则系统返回操作604以便校准下一个DRAM。否则，系统为每个DRAM确定读取-使能-延迟设置，然后确定所有DRAM中的最大读取-数据-对准设置(操作610)。然后，系统将所有DRAM的读取-数据-对准设置设置为这个最大的设置(操作612)。
接着，系统确定是否存在另一DRAM列组要被校准(操作614)。如果存在另一DRAM列组要被校准，则系统返回操作602以便校准下一DRAM列组。否则，如果不存在其他DRAM列组要被校准，则处理完成。
针对单个DRAM的2D写入-读取-验证校准技术
图7示出了对使用二维(“2D”)写入-读取-验证校准技术的存储器定时校准处理的备选实施方式进行说明的流程图。这种2D搜索技术使用了二次通过(two-pass)方法。第一次通过(first pass)为发射和接收相位设置(分别为写入平整化延迟和读取平整化延迟)使用粗步长(操作702)。从2D搜索区域的起点开始，系统首先递增地步进发射相位。对于每个发射相位，系统通过递增地步进接收相位来试图找到“粗通过”区域。系统继续步进通过发射相位直到找到足够大的粗通过区域为止。当找到了足够大的粗区域，则终止第一次通过，并将最新的发射相位作为该技术的第二次通过的起点。
如果系统未找到粗通过区域并因此不能通过第一阶段，则系统发出错误信号(操作705)。
否则，如果系统成功地找到了粗通过区域，则系统执行针对DQS读取-使能-延迟中心的精细步长搜索(操作706)，然后执行针对DQ/DQS写入-延迟中心的精细步长搜索(操作708)。更具体地，以在第一次通过发射相位期间产生的起点开始，第二次通过使用用于接收相位设置的精细步长来在第一通过发射相位周围查找整个通过区域。随后，第二次通过找到此区域的中心，并将中心接收相位用作最优接收相位设置。从中心接收相位开始，第二次通过随后使用用于发射相位设置的精细步长来在中心接收相位设置周围找到整个通过区域。随后，系统找到此区域的中心，并将中心发射相位用作发射相位设置。
注意，上述2D校准技术例如可以与DDR2 SDRAM芯片或者其他类型的存储器器件一起使用。因此，可以通过将2D技术替代到操作504中来使用图5的流程图。另外，可以通过将2D技术替代到操作604来使用图6的流程图。
图8示出了对通过-不通过区域进行说明的图。注意，上述2D搜索将为读取-使能延迟和写入-使能延迟的所有可能组合标识2D通过区域802。
相位检测器电路1
图9示出了相位检测器电路的实施方式，该相位检测器电路例如可以促进对大于一个时钟周期的DRAM fly-by延迟间隔的写入定时校准。在此相位检测器电路中，例如，在写入使能(“WE#”)信号线900上接收标记脉冲，并且这个标记脉冲通过两个D型触发器901和902被馈送，其中这两个触发器在时钟信号201交错的上升沿和下降沿上被时钟触发。这样便产生了对于期望的时隙具有窗口的相位检测器使能信号(PDEN)906。然后，PDEN信号906与时钟信号904进行“与”操作，以便产生加窗时钟信号908。在一种实施方式中，WE#沿着fly-by路径与CK一起路由和传播。
然后，使用数据选通信号(DQS)203来将加窗时钟信号908时钟触发到触发器905中。触发器905的输出通过反馈路径907、然后通过多路复用器918被馈送到数据线DQ 205上。注意，多路复用器918基于校平模式信号910的值有选择地将触发器905的输出反馈到数据线DQ 205上。
这种反馈信号使存储器控制器能够确定时钟信号201和DQS203是否对准，接着，使存储器控制器能够通过在相对于时钟信号201改变延迟时在DQS 203上声明脉冲并查找在数据线DQ 205上出现的相位检测器输出处的转变，来校准DQS 203和时钟信号201之间的定时关系。
注意，fly-by路径上的任何命令或者控制线路都可以用来传送此标记脉冲。因此，并不必须使用特定的命令线路WE#，因为别的命令或者控制线都可以用来为此目的而替代WE#命令线路(例如，诸如RAS#、CAS#的命令线路，或者诸如芯片选择(CS#)或者时钟使能(CKE#)的控制线路可以用来替换在各种实施方式中的WE#)。在此实施方式中，使用WE#命令线路，因为其与正常操作(即，非校准模式操作)中的存储器写入功能相关联。
在产生了加窗时钟信号908后，DQS信号203用来将加窗时钟信号908时钟触发到触发器905中。以与图2所示电路类似的方式，触发器905的输出通过反馈路径907并经过多路复用器918然后馈送到数据线路DQ 205上。在此处理期间，多路复用器918基于校平模式信号910的值来有选择地将触发器905的输出馈送到数据线路DQ 205上。因此，在操作的校平模式期间，存储器控制器能够确定加窗时钟信号908是否与数据选通信号DQS 203相位对准。这样使存储器控制器能够通过在相对于加窗时钟信号908改变延迟时在DQS信号203上声明脉冲并查找在数据线DQ 205上出现的相位检测器输出处的转变，来校准DQS信号203与加窗时钟信号908之间的定时关系。
但是，在DRAM fly-by延迟间隔超过一个时钟周期的情况下，如果DQS信号203和时钟信号201是相位对准的并且另外在正确的时钟周期上对准，则图9中所示电路将仅产生0到1的转变。这与图2所示的在DQS信号203和时钟信号201相位对准但是未在正确的时钟周期上对准时产生0到1的转变的电路不同。
校准处理
图10示出了对使用图9所示电路的校准处理示例进行说明的定时图。图10的顶部示出了存储器控制器处的信号定时，以及图10的底部示出了存储器芯片(DRAM)处的信号定时。在图10中，控制器将时钟信号(CK 201)和数据选通信号(DQS 203)发送给DRAM。
如图10所示，控制器声明DQS脉冲。在此实施方式中，去往包含DRAM的DIMM的CK信号和所有DQS信号在电路板上以等长的轨迹进行路由。在电路板上的飞行时间之后，CK和DQS传播至DIMM中的每个DRAM。在此处理期间，DQS信号以相同的长度路由至DIMM中的每个DRAM。但是，CK沿着fly-by路径顺序地路由至每个DRAM。这导致沿着fly-by路径的每个DRAM处的CK和DQS之间的偏差连续递增。由于存储器时钟速度继续提高，这些DRAM fly-by延迟间隔开始超过一个时钟周期。这样引起了大于一个时钟周期的CK与DQS偏差。在一种实施方式中，至少一个命令信号(例如，WE#)沿着fly-by路径与CK一起路由和传播。
如在图10中的DRAM处附在DQS脉冲上的箭头所示，校准处理消除了DQS脉冲相对于CK的延迟，以便找到标准相位检测器输出处的0到1转变。0到1转变的检测是正确的CK与DQS相位对准的指示器。
注意，在声明DQS脉冲之前的一个时钟周期，存储器控制器声明WE#信号900。在存储器控制器和DRAM之间的信号传播之后，在CK信号201和DQS信号203之间存在多于一个时钟周期的偏差。如图9中示出的电路所示，WE#信号900被分段并被反转以便对期望的CK时隙加窗。然后，作为结果的加窗信号PDEN被用来避免检测到错误转变，如图10的下部所示。
相位检测电路II
图11示出了可以在DRAM中使用的相位检测器电路的实施方式以及相关联的定时图。此实施方式与图9中所示的实施方式类似，除了WE#信号900通过DRAM上用于WE#信号900的分段电路而被分段(而不是通过触发器901)。
更具体地，WE#信号900通过用于附加等待时间(AL)的、并且其延迟被编程为AL的第一可选长度移位器1102，以及通过用于CAS写入等待时间(CWL)的、并且具有延迟编程为CWL-1的第二可选择长度移位寄存器1104而被分段，其中“1”代表通过触发器902的延迟。附加等待时间是在DRAM处列命令(例如，读取或者写入命令)的接收与表示该命令何时在内部开始的该命令的内部应用或张贴(posting)之间的可编程延迟。写入等待时间是写入命令的内部应用或者张贴与DRAM何时对与写入命令相关联的数据进行采样的时间之间的可编程延迟。通过使用此分段电路，存储器控制器可以使用与在正常操作期间带来的延迟相同的写入延迟来执行写入校准处理。
校准处理
图12示出了对写入定时校准处理的实施方式进行说明的流程图。在此处理期间，从存储器控制器将时钟信号、标记信号和数据选通信号发送到存储器芯片(操作1202)。接着，标记信号用来对时钟信号中的特定时钟周期“加窗”(操作1204)。这样便产生了加窗的时钟信号。
接着，数据选通信号上的脉冲用来在存储器元件中捕获加窗时钟信号(操作1206)。然后，此捕获的加窗时钟信号作为反馈信号返回到存储器控制器(操作1208)。
然后，存储器控制器使用反馈信号来校准时钟信号和数据选通信号之间的定时关系(操作1210)。例如，此校准处理可以涉及在相对于时钟信号改变延迟时，在数据选通信号上声明脉冲，并查找相位检测器输出处的转变，其中该转变指示数据选通信号和时钟信号对准。
注意，图1-图12可以包括更少的组件或者操作，或者附加的组件或操作。而且，两个或更多组件或操作可以合并入单个组件或操作中，和/或一个或者多个组件或操作的位置可以改变。
另外，图1-图12中所示的组件和/或功能性可以使用模拟电路和/或数字电路来实现。而且，图1-图12中的组件和/或功能性可以使用硬件和/或软件来实现。
这里描述的器件和电路可以使用本领域中可用的计算机辅助设计工具来实现，并可由包含这种电路的软件描述的计算机可读文件来具体化。这些软件描述可以是：行为、寄存器转移、逻辑组件、晶体管和布图几何级描述。而且，软件描述可以存储在存储介质上或者可以通过载波通信。
可以在其中实现这种描述的数据格式包括但不限于：支持象C的行为语言格式、支持象Verilog和VHDL的寄存器级(RTL)语言的格式、支持几何描述语言(诸如GDSII、GDSIII、GDSIV、CIF和MEBES)的格式，以及其他适合的格式和语言。而且，这些文件在计算机可读介质上的数据传送可以通过互联网上的各种介质来电子地执行，或者例如通过电子邮件。注意，物理文件可以在机器可读介质上实现，诸如：4mm磁带、8mm磁带、3-1/2英寸软盘介质、CD、DVD等。
图13示出了对存储这种计算机可读文件的系统1300的实施方式进行说明的框图。此系统可以包括至少一个数据处理器或者中央处理单元(CPU)1310、存储器1324和用于将这些组件彼此耦接的一条或多条信号线路或者通信总线1322。存储器1324可以包括随机访问存储器和/或非易失性存储器，诸如：ROM、RAM、EPROM、EEPROM、闪存、一个或多个智能卡、一个或多个磁盘存储设备和/或一个或多个光存储设备。
存储器1324可以存储电路编译器1326和电路描述1328。电路描述1328可以包括上述电路或者电路子集的描述。特别地，电路描述1328可以包括以下的电路描述：一个或多个存储器控制器1330、一个或多个存储器器件1332、一个或多个相位检测器1334、一个或多个触发器1336、一个或多个放大器1338、一个或多个多路复用器1340、一个或多个驱动器1342、一个或多个逻辑电路1334、一个或多个驱动器电路1346和/或一个或多个可选择长度移位器1348。
注意，系统1300可以包括更少的组件或者附加组件。而且，两个或更多组件可以合并入单个组件中，和/或一个或者多个组件的位置可以改变。
仅仅为了说明和描述的目的已经给出了实施方式的前述描述。它们并不是穷举性的，也不是用来将本描述限制为所公开的形式。因此，对于本领域技术人员而言多种改进和变化是显而易见的。另外，上述公开并不意在限制本描述。本描述的范围由所附权利要求来定义。

Claims (37)

1.一种用于对在执行写入操作中所涉及的信号之间的定时关系进行校准的方法，其中所述信号在存储器控制器和存储器芯片集合中的存储器芯片之间传送，所述方法包括：
使用位于所述存储器芯片上的相位检测器来对在存储器芯片处从所述存储器控制器接收的数据选通信号与时钟信号之间的相位关系进行校准；以及
执行至少一个写入-读取-验证操作，以便校准所述数据选通信号与所述时钟信号之间的时钟周期关系，其中所述写入-读取-验证操作涉及相对所述时钟信号将所述数据选通信号上的延迟改变所述时钟信号的倍数个时钟周期。
2.根据权利要求1的方法，其中对所述数据选通信号与所述时钟信号之间的相位关系进行校准包括：
在相对于所述时钟信号改变延迟时，在所述数据选通信号上声明脉冲；以及
查找所述相位检测器输出处的转变，其中所述转变指示所述数据选通信号与所述时钟信号对准。
3.根据权利要求1的方法，其中对所述时钟周期关系进行校准依次涉及：
相对于所述时钟信号将所述数据选通信号上的延迟改变倍数个时钟周期；
将值写入所述存储器芯片中的特定位置；
从所述存储器芯片中的所述特定位置读取数值；以及
通过验证从所述特定位置读取的值是否与写入到所述特定位置的值相匹配，来确定所述数据选通信号是否与所述时钟信号校准。
4.根据权利要求1的方法，其中针对所述存储器芯片集合中的所有存储器芯片重复所述方法。
5.根据权利要求4的方法，其中沿着所述每个存储器芯片所耦接到的控制路径，以延迟递增的顺序对所述存储器芯片集合中的存储器芯片的定时关系进行校准。
6.根据权利要求1的方法，其中所述方法进一步包括：在读取操作期间，调整所述数据选通信号与数据选通使能信号之间的定时关系。
7.一种用于对在执行写入操作中所涉及的信号之间的定时关系进行校准的方法，其中所述信号在存储器控制器和存储器芯片集合中的存储器芯片之间传送，所述方法包括：
使用位于所述存储器芯片上的相位检测器来对在存储器芯片处从所述存储器控制器接收的数据选通信号与时钟信号之间的相位关系进行校准；以及
对所述数据选通信号与所述时钟信号之间的时钟周期关系进行反复校准，
相对于所述时钟信号将所述数据选通信号上的延迟改变倍数个时钟周期，
将值写入所述存储器芯片中的特定位置，
从所述存储器芯片中的所述特定位置读取值，以及
通过验证从所述特定位置读取的值是否与写入到所述特定位置的值相匹配，来确定所述数据选通信号是否与所述时钟信号校准。
8.一种系统，包括：
存储器控制器；
耦接至所述存储器控制器的存储器芯片集合，其中所述存储器芯片集合中的每个存储器芯片都包括相位检测器，所述相位检测器被配置以对在所述存储器芯片处从所述存储器控制器接收的数据选通信号与时钟信号之间的相位关系进行校准；以及
其中，所述存储器控制器被配置以执行至少一个写入-读取-验证操作，以便校准所述数据选通信号与所述时钟信号之间的时钟周期关系，其中所述写入-读取-验证操作涉及相对所述时钟信号将所述数据选通信号上的延迟改变倍数个时钟周期。
9.根据权利要求8的系统，其中所述存储器芯片集合耦接至所述存储器控制器，使得所述时钟信号从所述存储器控制器以多站方式路由到所述存储器芯片集合，并且其中所述数据选通信号从所述存储器控制器通过直接连接路由到所述存储器芯片集合，并且其中所述时钟信号与所述数据选通信号之间的延迟的差值可以超过一个时钟周期。
10.根据权利要求8的系统，其中在对数据选通信号和时钟信号之间的相位关系进行校准时，存储器控制器被配置以在相对于时钟信号改变延迟时，在数据选通信号上声明脉冲，以及寻找相位检测器输出处的转变，其中所述转变指示所述数据选通信号与时钟信号对准。
11.根据权利要求8的系统，其中在校准时钟周期关系时，存储器控制器被配置来依次执行：
相对于所述时钟信号将所述数据选通信号上的延迟改变倍数个时钟周期；
将值写入所述存储器芯片中的特定位置；
从所述存储器芯片中的该特定位置读取数值；以及
通过验证从所述特定位置读取的值是否与写入到所述特定位置的值相匹配，来确定所述数据选通信号是否与所述时钟信号校准。
12.根据权利要求8的系统，其中所述装置被配置为对所述存储器芯片集合中的所有存储器芯片进行依次校准。
13.根据权利要求8的系统，其中沿着多站路径以延迟递增的顺序对所述存储器芯片集合中的存储器芯片的定时关系进行校准，所述多站路径向存储器芯片集合中的存储器芯片提供地址和控制信息。
14.根据权利要求8的系统，所述存储器控制器被配置以在读取操作期间调整所述数据选通信号与数据选通使能信号之间的定时关系。
15.一种用于对在存储系统中执行写入操作时所涉及的信号之间的定时关系进行校准的方法，包括：
在校准模式期间，在存储器芯片集合中的存储器芯片处从存储器控制器接收信号，其中所述信号包括，
时钟信号，其被所述存储器芯片用作参考时钟，
第一信号，其包括标识在所述时钟信号中特定时钟周期的脉冲，以及
第二信号，其伴随数据信号并用来将所述数据信号选通至所述存储器芯片处的存储元件中；以及
通过以下步骤来促进对所述数据选通信号与所述时钟信号之间定时关系的校准，
所述第一信号对在所述时钟信号中的所述特定时钟周期加窗，以便产生加窗时钟信号，
所述第二信号在所述存储器芯片上的相位检测器处捕获所述加窗时钟信号，以及
将所述捕获的加窗时钟信号返回给所述存储器控制器。
16.一种在存储器系统中进行操作的方法，包括：
在校准模式期间，将包括时钟信号、标记信号和数据选通信号的信号从存储器控制器发送到存储器芯片集合中的存储器芯片，其中所述标记信号包括标记所述时钟信号的特定时钟周期的脉冲；以及
从所述存储器芯片接收反馈信号，所述反馈信号通过使用所述标记信号来对所述时钟信号的特定时钟周期加窗而已在所述存储器芯片处产生，从而产生加窗时钟信号，并使用所述数据选通信号来捕获所述加窗时钟信号；以及
基于所述反馈信号，对在执行发生在所述存储器控制器与所述存储器芯片之间的写入操作中所涉及的信号之间的定时关系进行校准。
17.根据权利要求16的方法，其中基于所述反馈信号对在执行写入操作中所涉及的信号之间的定时关系进行校准包括：校准所述数据选通信号与所述时钟信号之间的定时关系。
18.根据权利要求16的方法，
其中通过第一路径将所述数据选通信号与相关联的数据信号发送至所述存储器芯片；以及
其中通过第二路径将所述时钟信号与所述标记信号发送至所述存储器控制器；以及
其中所述第一路径和所述第二路径之间的延迟差异可以超过所述时钟信号的一个时钟周期。
19.根据权利要求16的方法，
其中通过直接路径将所述数据选通信号与相关联的数据信号发送至所述存储器芯片；以及
其中通过多站路径将所述时钟信号和所述标记信号发送至所述存储器控制器，其中所述多站路径以多站方式通过所述存储器芯片集合；以及
其中所述时钟信号与所述数据选通信号之间的延迟差异可以超过所述时钟信号的一个时钟周期。
20.根据权利要求16的方法，其中对所述数据选通信号和所述时钟信号之间的定时关系进行校准涉及：在相对于所述时钟信号改变延迟时，在所述数据选通信号上声明脉冲，以及寻找所述反馈信号中的转变，其中所述转变指示所述数据选通信号与所述时钟信号对准。
21.根据权利要求16的方法，其中所述标记信号在所述多站路径上通过所选择的信号线路传送到所述存储器，其中当所述存储器系统未处于所述校准模式中时，所述所选择的信号线路承载别的信号。
22.根据权利要求21的方法，其中当存储器系统未处于所述校准模式中时，所述所选择的信号路线承载写入使能信号。
23.根据权利要求16的方法，其中针对所述存储器芯片集合中所有的存储器芯片重复所述方法。
24.根据权利要求16的方法，进一步包括在读取操作期间，调整所述数据选通信号与所述时钟信号之间的定时关系。
25.一种存储器控制器，其耦接至接收时钟信号的存储器芯片，所述存储器控制器包括：
接口，用来在校准模式期间，将标记信号和数据选通信号输出至所述存储器芯片，其中所述标记信号标识所述时钟信号中的特定时钟周期；以及
反馈输入，用来从所述存储器芯片接收反馈信号，所述反馈信号通过使用所述标记信号来对所述时钟信号的特定时钟周期加窗而已在所述存储器芯片处产生，从而产生加窗时钟信号，并使用所述数据选通信号来捕获所述加窗时钟信号以产生所述反馈信号；以及
校准机制，其分析所述反馈信号以便对所述数据选通信号与所述时钟信号之间的定时关系进行校准。
26.根据权利要求25的存储器控制器，
其中通过第一路径将所述数据选通信号与相关联的数据信号发送至所述存储器芯片；以及
其中通过第二路径将所述时钟信号与所述标记信号发送至所述存储器控制器；以及
其中所述第一路径和所述第二路径之间的延迟差异可以超过一个时钟周期。
27.根据权利要求25的存储器控制器，
其中通过直接路径将所述数据选通信号与相关联的数据信号发送至所述存储器芯片；以及
其中通过多站路径将所述时钟信号和所述标记信号发送至所述存储器控制器，其中所述多站路径以多站方式通过所述存储器芯片集合；以及
其中所述时钟信号与所述数据选通信号之间的延迟差异可以超过一个时钟周期。
28.根据权利要求25的存储器控制器，其中所述校准机制在相对于所述时钟信号改变延迟时，在所述数据选通信号上声明脉冲并在所述反馈信号中查找转变，其中所述转变指示所述数据选通信号与所述时钟信号对准。
29.根据权利要求27的存储器控制器，其中所述标记信号在所述多站路径上通过所选择的信号线路传送到所述存储器，其中当所述存储系统未处于所述校准模式中时，所述所选择的信号线路承载别的信号。
30.根据权利要求29的存储器控制器，其中当所述存储器系统未处于校准模式中时，所述所选择的信号路线承载写入使能信号。
31.根据权利要求25的存储器控制器，其中所述校准机制附加地对在读取操作期间所述数据选通信号与所述数据选通使能信号之间的定时关系进行校准。
32.一种半导体存储器器件，其促进对在执行写入操作期间所涉及的信号之间的定时关系进行校准，所述半导体存储器器件包括：
时钟输入，用来接收时钟信号；
第一输入，用来从存储器控制器接收标记信号，其中所述标记信号包括标识所述时钟信号的特定时钟周期的脉冲；
第二输入，用来从所述存储器控制器接收数据选通信号；
相位检测器，其使用所述标记信号来对所述时钟信号的特定时钟周期加窗，其中所述相位检测器使用所述数据选通信号来捕获所述加窗时钟周期；以及
输出，其将捕获的加窗时钟周期作为反馈信号提供给存储器控制器。
33.根据权利要求32的半导体存储器器件，其中所述相位检测器电路包括：
加窗电路，其使用所述标记信号来对所述时钟信号中的特定时钟周期加窗；以及
存储器元件，其使用所述数据选通信号来捕获所述加窗时钟周期。
34.根据权利要求33的半导体存储器器件，其中所述存储器元件是触发器电路，其使用所述数据选通信号来捕获所述加窗时钟周期。
35.根据权利要求33的半导体存储器器件，其中所述加窗电路包括：
一系列触发器，以对所述标记信号进行时钟触发并产生相位检测器使能信号，所述一系列触发器包括：
触发器级联，其具有代表所述半导体存储器器件的写入等待时间的等待时间，其中所述触发器级联使用所述时钟信号的第一沿转变来对所述标记信号进行时钟触发；以及
附加触发器，其捕获所述触发器级联在所述时钟信号的第二沿转变上的输出，以便创建相位检测器使能信号；以及
逻辑门，用来接收所述相位检测器使能信号和所述时钟信号，所述逻辑门用于基于所述逻辑门的预定逻辑功能来产生所述加窗时钟周期。
36.根据权利要求32的半导体存储器器件，
其中通过第一路径从所述存储器控制器接收所述数据选通信号以及相关联的数据信号；以及
其中通过第二路径从所述存储器控制器接收所述时钟信号与所述标记信号；以及
其中从所述第一路径接收的信号和与从所述第二路径的接收信号相关联的信号之间的延迟差异可以超过所述时钟信号的一个时钟周期。
37.一种在存储器控制器中进行操作的方法，所述存储器控制器与接收时钟信号的存储器芯片耦接，并且其中在写入操作期间，所述存储器控制器将数据与选通信号一起提供给所述存储器芯片，所述存储器器件使用所述选通信号来捕获所述数据，所述方法包括：在校准模式期间：
对所述数据选通信号与时钟信号之间的时钟周期关系进行反复校准：
相对于所述时钟信号将所述数据选通信号上的延迟改变倍数个时钟周期；
将第一值写入所述存储器芯片中的特定位置，
从所述存储器芯片中的所述特定位置读取第二值；以及
通过验证从所述特定位置读取的值是否与写入到所述特定位置的值相匹配，来确定所述数据选通信号与所述时钟信号是否校准。
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