CN111916122B - 存储器系统及其操作方法 - Google Patents

存储器系统及其操作方法 Download PDF

Info

Publication number
CN111916122B
CN111916122B CN201911203320.6A CN201911203320A CN111916122B CN 111916122 B CN111916122 B CN 111916122B CN 201911203320 A CN201911203320 A CN 201911203320A CN 111916122 B CN111916122 B CN 111916122B
Authority
CN
China
Prior art keywords
strobe signal
data
data strobe
delay
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201911203320.6A
Other languages
English (en)
Other versions
CN111916122A (zh
Inventor
鲁炫榛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN111916122A publication Critical patent/CN111916122A/zh
Application granted granted Critical
Publication of CN111916122B publication Critical patent/CN111916122B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F18/00—Pattern recognition
    • G06F18/20—Analysing
    • G06F18/21—Design or setup of recognition systems or techniques; Extraction of features in feature space; Blind source separation
    • G06F18/214—Generating training patterns; Bootstrap methods, e.g. bagging or boosting
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C29/56012—Timing aspects, clock generation, synchronisation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Data Mining & Analysis (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Artificial Intelligence (AREA)
  • Bioinformatics & Cheminformatics (AREA)
  • Bioinformatics & Computational Biology (AREA)
  • Computer Vision & Pattern Recognition (AREA)
  • Evolutionary Biology (AREA)
  • Evolutionary Computation (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Abstract

本发明涉及一种存储器系统，包括存储器和控制器，该控制器向存储器提供数据选通信号和与内部数据选通信号同步的数据，其中控制器包括：信号生成器，生成数据选通信号；反相器，基于反相信号来选择性地输出非反相数据选通信号和反相数据选通信号之间的一个信号，该非反相数据选通信号具有与数据选通信号的相位的相同相位，并且非反相数据选通信号具有与数据选通信号的相位的反相相位；延迟器，基于延迟信号来延迟反相数据选通信号或非反相数据选通信号并且输出内部数据选通信号，以及训练器，对同步的数据执行验证操作并且基于验证操作结果来生成反相信号和延迟信号。

Description

存储器系统及其操作方法
相关申请的交叉引用
本申请要求于2019年5月9日向韩国知识产权局提交的申请号为10-2019-0054224的韩国专利申请的优先权，其全部公开内容通过引用并入本文。
技术领域
本发明的各个实施例总体涉及一种数据处理系统，更具体地，涉及一种执行训练操作的存储器系统以及该存储器系统的操作方法。
背景技术
计算机环境范例已经转变为使计算系统可随时随地使用的普适计算。因此，诸如移动电话、数码相机和笔记本计算机的便携式电子装置的使用迅速增长。这些便携式电子装置通常使用具有一个或多个存储器装置的存储器系统来存储数据。存储器系统可以用作便携式电子装置的主数据存储系统或辅助数据存储系统。
通常，与硬盘装置相比，至少部分地由于存储器系统不具有移动部件，因此存储器系统具有优异的稳定性、耐用性、高信息访问速度和低功耗的优点。具有这些优点的存储器系统的示例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡以及固态驱动器(SSD)。
发明内容
本发明的各个实施例涉及一种能够执行训练操作以使数据选通信号的采样点与内部数据选通信号的时间周期的中央同步的存储器系统。
根据本发明的实施例，一种存储器系统包括：存储器；控制器，该控制器向该存储器提供：数据选通信号(DQS)；以及与内部数据选通信号同步的数据，其中该控制器包括：信号生成器，生成数据选通信号；反相器，接收数据选通信号，并且基于反相信号来选择性地输出非反相数据选通信号和反相数据选通信号之间的一个信号，非反相数据选通信号具有与数据选通信号的相位的相同相位，并且反相数据选通信号具有与数据选通信号的相位的反相相位；延迟器，基于延迟信号来延迟反相数据选通信号或非反相数据选通信号并输出内部数据选通信号，以及训练器，对同步的数据执行验证操作以产生验证操作结果，并且基于验证操作结果来生成反相信号和延迟信号，其中当验证操作成功执行时，训练器生成反相信号以使得反相器输出反相数据选通信号，并且通过增加延迟信号的值来生成延迟信号直到验证操作失败，以及当验证操作失败时，训练器生成反相信号以使得反相器输出非反相数据选通信号。
根据本发明的另一实施例，一种操作存储器系统的方法，包括：向存储器提供数据选通信号(DQS)以及与内部数据选通信号同步的数据；生成数据选通信号；基于反相信号，选择性地输出非反相数据选通信号和反相数据选通信号之间的一个信号，非反相数据选通信号具有与数据选通信号的相位的相同相位，并且反相数据选通信号具有与数据选通信号的相位的反相相位；基于延迟信号来延迟反相数据选通信号或非反相数据选通信号，并且输出内部数据选通信号；当验证操作成功执行时，生成反相信号以用于输出反相数据选通信号；通过增加延迟信号的值来生成延迟信号，直到验证操作失败；当验证操作失败时，生成反相信号以用于输出非反相数据选通信号。
根据本发明的另一实施例，一种电路包括：信号生成器，生成数据选通信号(DQS)；反相器，选择性地将数据选通信号反相，以输出非反相数据选通信号和反相数据选通信号之中的所选择的数据选通信号；延迟器，基于延迟信号来延迟所选择的数据选通信号，以将所延迟的数据选通信号作为内部数据选通信号输出；同步器，使数据与内部数据选通信号同步，以通过数据焊盘输出内部数据；训练器，在内部数据和从数据焊盘接收的输入数据之间执行验证操作，并且基于验证操作来生成反相信号和延迟信号，以使内部数据和内部数据选通信号之间的相位差具有设置的相位差，其中当成功执行验证操作时，训练器生成反相信号以使反相器输出反相数据选通信号，并且生成具有与验证操作的失败相对应的延迟值的延迟信号，以及其中当验证操作失败时，训练器生成反相信号，以使反相器输出非反相数据选通信号。
通过以下详细描述并结合附图，将更好地理解本发明的特征和优点。
附图说明
图1是示出根据本发明的实施例的存储器系统的框图。
图2A至2C是示出当延迟信号具有初始值时的数据选通信号和与内部数据选通信号同步的数据的时序图。
图3是根据本发明的实施例的训练操作的流程图。
图4A和图4B是示出根据本发明的实施例的当执行训练操作时数据选通信号的采样点和与内部数据选通信号同步的数据的时序图。
图5是示出根据本发明的实施例的当执行训练操作时的数据选通信号的采样点和与内部数据选通信号同步的数据的时序图。
图6是示出根据本发明的实施例的存储器系统的框图。
图7是根据本发明的实施例的训练操作的流程图。
图8是示出根据本发明的实施例的反相器的示图。
图9是示出根据本发明的实施例的数据移位器的示图。
图10是示出根据本发明的实施例的同步器的示图。
具体实施方式
下面参照附图更详细地描述本发明的各种实施例。然而，本发明可以以不同的形式实施，并且不应被解释为限于本文中阐述的实施例。相反，提供这些实施例以使得本公开将是彻底和完整的，并且向本领域普通技术人员充分传达本发明的范围。遍及本公开，在本发明的各个附图和实施例中，相同的附图标记指代相同的部件。
应当理解的是，附图是所描述装置的简化示意图，并且可能不包括公知的细节，以避免使本发明的特征模糊不清。
还应当注意的是，不脱离本发明的范围的情况下，一个实施例中的特征可以与另一实施例中的一个或多个特征一起使用。
在下文中，将参照附图更详细地描述本发明的实施例。
图1是示出根据本发明的实施例的存储器系统110的框图。
参照图1，存储器系统110可以包括控制器130和存储器装置150，其中存储器装置也可被称为存储器。
控制器130可以控制存储器装置150的读取和写入操作。控制器130可以向存储器装置150提供数据DATA以及数据选通信号DQS。控制器130还可以基于数据选通信号DQS生成内部数据选通信号DQS_INT。例如，在图1所示的实施例中，控制器130可以通过延迟数据选通信号DQS的相位来生成内部数据选通信号DQS_INT。数据DATA可以与内部数据选通信号DQS_INT同步。控制器130可以控制存储器装置150以基于数据选通信号DQS来写入数据DATA。控制器130可以控制存储器装置150以基于数据选通信号DQS来读取数据DATA。
存储器装置150可以包括动态随机存取存储器(DRAM)。存储器装置150可以包括多个存储器单元。在控制器130的控制下，存储器装置150可以将数据DATA写入存储器单元，并且从存储器单元读取数据DATA。存储器装置150可以向控制器130提供从存储器单元读取的数据DATA以及数据选通信号DQS。
控制器130可以包括DQS生成器102、延迟器104、训练器106、数据移位器108和同步器110。其中，DQS生成器也可被称为信号生成器。
DQS生成器102可以实现为用于生成数据选通信号DQS的电路，并且经由DQS焊盘向存储器装置150提供数据选通信号。如上所述，存储器装置150可以使用数据选通信号DQS来读取从控制器130提供的数据。而且，DQS生成器102可以将数据选通信号DQS提供给延迟器104和数据移位器108。
延迟器104可以是能够通过延迟数据选通信号DQS的相位而输出内部数据选通信号DQS_INT的电路。内部数据选通信号DQS_INT可以具有与数据选通信号DQS相同的周期，但是根据延迟程度，内部数据选通信号DQS_INT可以具有与数据选通信号DQS不同的相位。延迟器104可以实现为由彼此串联联接的多个缓冲器形成的电路。可以基于串联联接的缓冲器的数量来确定数据选通信号DQS的延迟程度，并且内部数据选通信号DQS_INT的相位可以不同。延迟器104可以基于从训练器106提供的延迟信号SIG_DELAY来延迟数据选通信号DQS的相位。延迟器104可以向同步器110提供内部数据选通信号DQS_INT。
数据移位器108可以能够延迟写入数据DATA_WRITE的相位。训练器106可以生成写入数据DATA_WRITE以用于训练操作。数据移位器108可以将写入数据DATA_WRITE与数据选通信号DQS的上升沿同步，以产生同步数据DATA_REF。数据移位器108可以基于从训练器106提供的移位信号SIG_SHIFT来延迟同步数据DATA_REF。当内部数据选通信号DQS_INT延迟半个周期时，数据移位器108可以通过将同步数据DATA_REF与数据选通信号DQS的下降沿同步，来将同步数据DATA_REF延迟半个周期以产生半周期延迟数据DATA_SHIFT1。当内部数据选通信号DQS_INT延迟一个周期时，数据移位器108可以通过将半周期延迟数据DATA_SHIFT1与数据选通信号DQS的上升沿同步，来将数据DATA_REF延迟一个周期以产生一周期延迟数据DATA_SHIFT2。数据移位器108可以在同步数据DATA_REF、半周期延迟数据DATA_SHIFT1和一周期延迟数据DATA_SHIFT2之中选择一个，并且可以向同步器110提供所选择的数据作为延迟数据(DATA_SHIFT)。
同步器110可以能够将延迟数据DATA_SHIFT与内部数据选通信号DQS_INT同步。同步器110可以实现为触发器。同步器110可以将延迟数据DATA_SHIFT与内部数据选通信号DQS_INT的上升沿同步。同步器110可以经由DQ焊盘向存储器装置150提供与内部数据选通信号DQS_INT同步的内部数据DATA_INT。
训练器106可以是能够执行训练操作以使内部数据选通信号DQS_INT与数据选通信号DQS具有半周期的相位差的电路。具体地，训练器106可以执行训练操作，以将数据选通信号DQS的采样点定位在与内部数据选通信号DQS_INT同步的数据DATA_INT的周期的中央处。训练器106可以执行验证操作。训练器106可以通过将写入数据DATA_WRITE与读取数据DATA_READ进行比较来验证存储器装置150的读取数据。例如，当写入数据DATA_WRITE和读取数据DATA_READ相同时，数据选通信号DQS的采样点可以位于内部数据DATA_INT的周期上，并且训练器106可以成功地执行验证操作。相反，当写入数据DATA_WRITE和读取数据DATA_READ不同时，数据选通信号DQS的采样点可能不在数据DATA_INT的周期上，并且训练器106的验证操作可能失败。
训练器106可以控制延迟器104以输出内部数据选通信号DQS_INT。训练器106可以基于验证操作的结果来控制延迟器104以输出内部数据选通信号DQS_INT。训练器106可以向延迟器104提供延迟信号SIG_DELAY以确定内部数据选通信号DQS_INT的相位。如后面参照图3所描述的，训练器106可以存储第一延迟计数A和第二延迟计数B。第一延迟计数A是当数据选通信号DQS的采样点位于内部数据DATA_INT的周期的终点时的延迟信号SIG_DELAY的值。第二延迟计数B是当数据选通信号DQS的采样点位于内部数据DATA_INT的周期的起点时的延迟信号SIG_DELAY的值。训练器106可以将第一延迟计数和第二延迟计数的平均值指定为延迟信号SIG_DELAY的值。训练器106可以通过控制延迟器104根据延迟信号SIG_DELAY输出内部数据选通信号DQS_INT，来执行训练操作。
训练器106可以生成数据DATA_WRITE，并且向数据移位器108提供所生成的数据DATA_WRITE。训练器106可以基于移位信号SIG_SHIFT来控制数据移位器108，以延迟与数据选通信号DQS同步的数据DATA_WRITE的相位。当数据选通信号DQS与内部数据选通信号DQS_INT之间的相位差小于半个周期时，训练器106可以通过设置移位信号SIG_SHIFT值来控制数据移位器108，以输出与数据选通信号DQS的下降沿同步的数据DATA_SHIFT。当数据选通信号DQS与内部数据选通信号DQS_INT之间的相位差大于或等于半个周期并且小于一个周期时，训练器106可以通过设置移位信号SIG_SHIFT来控制数据移位器108，以将与数据选通信号DQS的下降沿同步的数据延迟半个周期并且输出半周期延迟数据DATA_SHIFT1。
图2A至2C是示出当延迟信号具有初始值时的数据选通信号和与内部数据选通信号同步的数据的时序图。
存储器装置150可以在从控制器130提供的数据选通信号DQS的采样点处，读取具有与内部数据选通信号DQS_INT同步的内部数据DATA_INT的值的内部数据DATA_INT。采样点可以是上升沿。当数据选通信号DQS的采样点位于内部数据DATA_INT的周期的中央处时，可以将数据读取错误率最小化。如后面参照图3所描述的，训练器106可以重复地执行内部数据选通信号的延迟操作以及写入和/或读取验证操作，以获得用于将数据选通信号DQS的采样点定位在内部数据DATA_INT的起点和终点处的延迟信号SIG_DELAY的值。
如图2A所示，可以以下方式来设置紧接在制造之后的延迟信号SIG_DELAY的初始值：将数据选通信号DQS的采样点定位在内部数据DATA_INT的周期的终点处，使得通过执行较少次数的内部DQS延迟操作和验证操作就可以完成训练操作。然而，如图2B所示，即使延迟信号SIG_DELAY具有上面设置的初始值，由于外部因素的影响，数据选通信号DQS的采样点也可能不位于数据DATA_INT的周期上，或者如图2C所示，数据选通信号DQS的采样点也可能位于内部数据DATA_INT的周期的终点附近。
图3是根据本发明的实施例的训练操作的流程图。
参照图3，在步骤S302中，训练器106可以执行验证操作。如图2B所示，当数据选通信号DQS的采样点不位于数据DATA_INT的周期上时，写入数据DATA_WRITE可能与读取数据DATA_READ不同，并且训练器106的验证操作可能失败。如图2C所示，当数据选通信号DQS的采样点位于内部数据DATA_INT的周期上时，写入数据DATA_WRITE和读取数据DATA_READ可以相同，并且训练器106可以成功地执行验证操作。
步骤S300可以包括步骤S304至S316。
在步骤S304中，当验证操作失败时(步骤S302中为“否”)，训练器106可以向延迟器104提供延迟信号SIG_DELAY，使得延迟器104可以延迟内部数据选通信号DQS_INT的相位。换句话说，训练器106可以增加延迟计数DELAY COUNT，该延迟计数DELAY COUNT为延迟信号SIG_DELAY的值，并且向延迟器104提供延迟信号SIG_DELAY。延迟器104可以输出基于延迟信号SIG_DELAY而被延迟的内部数据选通信号DQS_INT。
在步骤S306中，训练器106可以再次执行验证操作。当基于在步骤S304中改变的延迟信号SIG_DELAY执行的验证操作仍然失败时(步骤S306中为“否”)，训练器106可以重复执行步骤S304的操作，直到验证操作被成功执行。换句话说，训练器106可以重复步骤S304的操作，直到数据选通信号DQS的采样点位于内部数据DATA_INT的周期的终点处。
在步骤S308中，当基于在步骤S304中改变的延迟信号SIG_DELAY执行的验证操作成功时(步骤S306中为“是”)，训练器106可以将延迟计数DELAY_COUNT存储为第一延迟计数A。
在步骤S310中，训练器106可通过向延迟器104提供延迟信号SIG_DELAY来延迟内部数据选通信号DQS_INT的相位。换句话说，训练器106可以增加延迟计数DELAY COUNT，该延迟计数DELAY COUNT为延迟信号SIG_DELAY的值，并且向延迟器104提供延迟信号SIG_DELAY。延迟器104可以输出基于延迟信号SIG_DELAY而被延迟的内部数据选通信号DQS_INT。
在步骤S312中，训练器106可以再次执行验证操作。当基于在步骤S310中改变的延迟信号SIG_DELAY执行的验证操作成功执行时(步骤S312中为“否”)，训练器106可以重复步骤S310的操作。训练器106可以重复步骤S310的操作，直到验证操作失败。换句话说，训练器106可以重复执行步骤S310的操作，直到数据选通信号DQS的采样点位于内部数据DATA_INT的周期的起点处。
在步骤S314中，当基于在步骤S310中改变的延迟信号SIG_DELAY执行的验证操作失败时(步骤S312中为“是”)，训练器106可以将延迟计数DELAY_COUNT设置为第二延迟计数B.
在步骤S316中，训练器106可以将在步骤S308和S314中存储的第一延迟计数A和第二延迟计数B的平均值设置为延迟信号SIG_DELAY的值。训练器106可以通过控制延迟器104基于延迟信号SIG_DELAY输出内部数据选通信号DQS_INT，来执行将数据选通信号DQS的采样点定位在内部数据DATA_INT的周期的中央处的训练操作。
步骤S350可以包括步骤S318至S332。
在步骤S318中，当成功执行验证操作时(步骤S302中为“是”)，训练器106可以向延迟器104提供延迟信号SIG_DELAY，使得延迟器104可以延迟内部数据选通信号DQS_INT的相位。换句话说，训练器106可以增加延迟计数DELAY COUNT，该延迟计数DELAY COUNT为延迟信号SIG_DELAY的值，并且向延迟器104提供延迟信号SIG DELAY。延迟器104可以输出基于延迟信号SIG_DELAY而被延迟的内部数据选通信号DQS_INT。
在步骤S320中，训练器106可以再次执行验证操作。当基于在步骤S318中改变的延迟信号SIG_DELAY执行的验证操作仍然成功时(步骤S320中为“是”)，训练器106可以重复地执行步骤S318的操作。训练器106可以延迟内部数据选通信号DQS_INT，直到验证操作失败。换句话说，训练器106可以重复地执行步骤S318的操作，直到数据选通信号DQS的采样点位于数据DATA_INT的周期的起点处。
在步骤S322中，当基于在步骤S318中改变的延迟信号SIG_DELAY执行的验证操作失败时(在步骤S320中为“否”)，训练器106可以将延迟计数DELAY_COUNT设置为第一延迟计数。
在步骤S324中，训练器106可以将在验证操作中使用的数据选通信号DQS的采样点更改为被延迟一个周期的后续上升沿REF_EDGE_SUB。训练器106可以将所改变的数据选通信号DQS的采样点定位在内部数据DATA_INT的周期的终点处。
在步骤S326中，训练器106可通过向延迟器104提供延迟信号SIG_DELAY来延迟内部数据选通信号DQS_INT的相位。换句话说，训练器106可以增加延迟计数DELAY COUNT，该延迟计数DELAY COUNT为延迟信号SIG_DELAY的值，并且向延迟器104提供延迟信号SIGDELAY。延迟器104可以输出基于延迟信号SIG_DELAY而被延迟的内部数据选通信号DQS_INT。
在步骤S328中，训练器106可以再次执行验证操作。当基于在步骤S326中改变的延迟信号SIG_DELAY执行的验证操作被成功执行时(步骤S328中为“否”)，训练器106可以重复地执行步骤S326的操作。训练器106可以延迟内部数据选通信号DQS_INT，直到验证操作失败。换句话说，训练器106可以重复执行步骤S326的操作，直到在步骤S324中改变的数据选通信号DQS的采样点位于内部数据DATA_INT的周期的起点处。
在步骤S330中，当基于在步骤S326中改变的延迟信号SIG_DELAY执行的验证操作失败时(步骤S328中为“是”)，训练器106可以将延迟计数DELAY_COUNT设置为第二延迟计数B.
在步骤S332中，训练器106可以将在步骤S322和S330中存储的第一延迟计数A和第二延迟计数B的平均值指定为延迟信号SIG_DELAY的值。训练器106可以通过控制延迟器104基于延迟信号SIG_DELAY输出内部数据选通信号DQS_INT，来执行将数据选通信号DQS的采样点定位在内部数据DATA_INT的周期的中央处的训练操作。
图4A和图4B是示出根据本发明的实施例的当执行训练操作时的数据选通信号DQS的采样点和与内部数据选通信号DQS_INT同步的数据DATA_INT的时序图。
如图4A所示，如上参照图2B所描述的，即使当延迟信号SIG_DELAY具有初始值时，由于外部因素的影响，数据选通信号DQS的采样点也可能不位于数据402的周期上。当数据选通信号DQS的采样点不位于数据402的周期上时，写入数据DATA_WRITE和读取数据DATA_READ可能不同。如前面在步骤S302中所描述的，训练器106的验证操作可能失败。
当验证操作失败时，如上面步骤S300所描述的，训练器106可以执行将数据选通信号DQS的采样点定位在与内部数据选通信号DQS_INT同步的内部数据DATA_INT的周期的中央处的训练操作。训练器106可以通过重复地执行步骤S304和S306的操作，将数据选通信号DQS的采样点定位在数据404的周期的终点处，如参照图4A所示。当数据选通信号DQS的采样点位于数据404的周期的终点处时，训练器106可以将延迟计数DELAY_COUNT设置为第一延迟计数A。
训练器106可以通过重复地执行步骤S310和S312的操作，将数据选通信号DQS的采样点定位在数据406的周期的起点处，如图4A所示。当数据选通信号DQS的采样点位于数据406的周期的起点处时，训练器106可以将延迟计数DELAY_COUNT存储为第二延迟计数B。
训练器106可以将第一延迟计数A和第二延迟计数B的平均值指定为延迟信号SIG_DELAY的值。如图4A所示，训练器106可以基于所改变的延迟信号SIG_DELAY来将数据选通信号DQS的采样点定位在数据408的周期的中央处。
参照图4B，如上面参照图2C所描述的，即使当延迟信号SIG_DELAY具有初始值时，由于外部因素的影响，数据选通信号DQS的采样点可能位于数据410的周期上。当数据选通信号DQS的采样点位于数据410的周期上时，写入数据DATA_WRITE和读取数据DATA_READ可以相同，并且如以上在步骤S302中所描述的，训练器106可以成功地执行验证操作。
当成功执行验证操作时，如以上在步骤S350中所描述的，训练器106可以执行将数据选通信号DQS的采样点定位在与内部数据选通信号DQS_INT同步的内部数据DATA_INT的周期的中央处的训练操作。训练器106可以通过重复地执行步骤S318和S320的操作来将数据选通信号DQS的采样点定位在数据412的周期的起点处，如参照图4B所示。当数据选通信号DQS的采样点位于数据412的周期的起点处时，训练器106可以将延迟计数DELAY_COUNT存储为第一延迟计数A。
如在步骤S324中所描述的，训练器106可以将在验证操作中使用的数据选通信号DQS的采样点更改为被延迟一个周期的后续上升沿REF_EDGE_SUB。训练器106可以将所改变的数据选通信号DQS的采样点，即后续上升沿REF_EDGE_SUB定位在数据412的周期的终点处。训练器106可以通过重复地执行步骤S326和S328的操作，来将数据选通信号DQS的采样点，即后续上升沿REF_EDGE_SUB定位在数据414的周期的起点处，如图4B所示。当数据选通信号DQS的采样点，即后续上升沿REF_EDGE_SUB位于数据414的周期的起点处时，训练器106可以将延迟计数DELAY_COUNT存储为第二延迟计数B。
训练器106可以将第一延迟计数A和第二延迟计数B的平均值指定为延迟信号SIG_DELAY的值。如图4B所示，训练器106可以基于所改变的延迟信号SIG_DELAY，将数据选通信号DQS的采样点，即后续上升沿REF_EDGE_SUB定位在数据416的周期的中央处。
根据图4B的实施例，当延迟信号SIG_DELAY具有初始值并且成功执行了验证操作时(步骤S302中为“是”)，数据选通信号DQS的采样点可能位于数据DATA_INT的周期的终点附近。因此，需要重复地执行内部数据选通信号DQS_INT的延迟操作和验证操作(即，写入/读取验证操作)多次，以将数据选通信号DQS的采样点定位在数据DATA_INT的周期的起点处。因此，当延迟信号SIG_DELAY具有初始值并且在训练操作期间成功地执行了写入/读取验证操作时，可能花费很长时间才能完成训练操作，这是有问题的。
根据图4B的实施例，当延迟信号SIG_DELAY具有初始值并且成功执行了验证操作时(步骤S302中为“是”)，训练器106可以将内部数据选通信号DQS_INT反相。当将内部数据选通信号DQS_INT反相时，内部数据选通信号DQS_INT可以被延迟半个周期。因此，训练器106可以通过将内部数据选通信号DQS_INT反相，来将数据选通信号DQS的采样点定位在与内部数据选通信号DQS_INT同步的数据DATA_INT的周期的起点附近，然后重复地执行内部数据选通信号DQS_INT的延迟操作和验证操作。因此，可以减少将数据选通信号DQS的采样点定位在内部数据DATA_INT的周期的起点处所需要的内部数据选通信号DQS_INT的延迟操作和写入/读取验证操作的次数。根据减少次数的延迟操作和写入/读取验证操作，训练器106可以更快地完成训练操作。
因此，根据如上所述的本发明的实施例，通过将内部数据选通信号DQS_INT反相、增加延迟信号SIG_DELAY直到验证操作失败、然后将内部数据选通信号DQS_INT向前拉动半个周期，可以将数据选通信号DQS的采样点定位在周期的中央处。因此，可以不执行改变数据选通信号DQS的采样点的操作，并且由于在将数据选通信号DQS的采样点定位在数据DATA_INT的周期的终点处之后，不需要重复地执行内部数据选通信号DQS_INT的延迟操作和写入/读取验证操作，直到将数据选通信号DQS的采样点定位在数据DATA_INT的周期的起点处，所以可以快速地执行训练操作。
图5是示出根据本发明的实施例的当执行训练操作时的数据选通信号DQS的采样点和与内部数据选通信号DQS_INT同步的数据DATA_INT的时序图。
参照图5，如上面参照图4B所描述的，即使当延迟信号SIG_DELAY具有初始值时，由于外部因素的影响，数据选通信号DQS的采样点也可能位于数据502的周期上。当数据选通信号DQS的采样点位于数据502的周期上时，写入数据DATA_WRITE和读取数据DATA_READ可以相同，并且如上面在步骤S302中所描述的，训练器106可以成功地执行验证操作(即，写入/读取验证操作)。
参照图6和图8，当成功地执行了写入/读取验证操作时，训练器606可以将内部数据选通信号DQS_INT反相。具体地，训练器606可以向反相器602提供反相信号SIG_IVT。反相器602可以将数据选通信号DQS反相并且向延迟器604提供反相数据选通信号DQS_IVT。反相数据选通信号DQS_IVT的相位可以比输入到反相器602的数据选通信号DQS的相位延迟半个周期。延迟器604可以通过延迟反相数据选通信号DQS_IVT并且输出内部数据选通信号DQS_INT来输出被延迟半个周期的内部数据选通信号DQS_INT。
参照图5和图6，与根据反相信号SIG_IVT延迟的内部数据选通信号DQS_INT同步的数据504的周期的起点可以位于初始状态下的数据502的周期的中央处。换句话说，直到将数据选通信号DQS的采样点定位在初始状态下的数据502的周期的中央处之前需要增加的延迟信号SIG_DELAY的增加量可以与直到将数据选通信号DQS的采样点定位在反相数据504的周期的起点之前需要增加的延迟信号SIG_DELAY的增加量相同。因此，在将内部数据选通信号DQS_INT反相之后，训练器606可以延迟内部数据选通信号DQS_INT直到写入/读验证操作失败，训练器606可以向反相器602提供反相信号SIG_IVT，并且可以控制反相器602不将所输入的数据选通信号DQS反相而是按原样输出所输入的数据选通信号DQS。如图5所示，当数据506的周期的起点位于数据选通信号DQS的采样点并且不将数据选通信号DQS反相时，数据选通信号DQS的采样点可以位于数据508的周期的中央处。
图6是示出根据本发明的实施例的存储器系统110的框图。
参照图6，存储器系统110可以包括控制器130和存储器装置150。控制器130可以包括DQS生成器600、反相器602、延迟器604、训练器606、数据移位器608和同步器610。
DQS生成器600可以生成数据选通信号DQS，并且经由DQS焊盘向存储器装置150提供数据选通信号DQS。而且，DQS生成器600可以向反相器602和数据移位器608提供数据选通信号DQS。
在训练器606的控制下，反相器602可以将数据选通信号DQS反相。反相数据选通信号DQS_IVT的相位可以比反相之前的数据选通信号DQS延迟了半个周期。基于从训练器606提供的反相信号SIG_IVT，反相器602可以按原样地输出从DQS生成器600提供的数据选通信号DQS，或者可以输出通过基于反相信号SIG_IVT来将数据选通信号DQS进行反相而获得的信号DQS_IVT。
延迟器604可以通过延迟数据选通信号DQS来输出内部数据选通信号DQS_INT。内部数据选通信号DQS_INT可以具有与数据选通信号DQS相同的周期，但是根据延迟程度，内部数据选通信号DQS_INT和数据选通信号DQS可以具有不同的相位。当反相器602基于反相信号SIG_IVT而输出反相数据选通信号DQS_IVT时，延迟器604可以通过延迟反相数据选通信号DQS_IVT而输出内部数据选通信号DQS_INT。当反相器602输出反相数据选通信号DQS_IVT时，延迟器604可以因此输出经反相的内部数据选通信号DQS_INT。该内部数据选通信号DQS_INT的相位可以比反相之前的内部数据选通信号DQS_INT延迟了半个周期。
数据移位器608可以延迟写入数据DATA_WRITE的相位。写入数据DATA_WRITE可以由用于训练操作的训练器606生成。数据移位器608可以使写入数据DATA_WRITE与数据选通信号DQS的上升沿同步。数据移位器608可以基于从训练器606提供的移位信号SIG_SHIFT来延迟同步数据DATA_REF(见图9)。当内部数据选通信号DQS_INT被延迟半个周期时，数据移位器608可以通过将数据DATA_REF与数据选通信号DQS的下降沿同步来将同步数据DATA_REF延迟半个周期。当内部数据选通信号DQS_INT被延迟一个周期时，数据移位器608可以通过将半周期延迟数据DATA_SHIFT1与数据选通信号DQS的上升沿同步来将数据DATA_REF延迟一个周期。数据移位器608可以在数据DATA_REF、半周期延迟数据DATA_SHIFT1和一周期延迟数据DATA_SHIFT2之中选择一个，并且可以将所选择的数据提供给同步单元610。数据DATA_REF可以与数据选通信号DQS同步。可以通过将数据DATA_REF延迟半个周期来获得半周期延迟数据DATA_SHIFT1。可以通过将数据DATA_REF延迟一个周期来获得一周期延迟数据DATA_SHIFT2。
同步器610可以将数据DATA_SHIFT与内部数据选通信号DQS_INT同步。同步器610可以实现为触发器，并且可以将数据DATA_SHIFT与内部数据选通信号DQS_INT的上升沿同步。同步器610可以经由DQ焊盘而向存储器装置150提供与内部数据选通信号DQS_INT同步的内部数据DATA_INT。
训练器606可以执行训练操作以将内部数据选通信号DQS_INT同步为与数据选通信号DQS具有半个周期的相位差。具体地，训练器606可以执行训练操作以将数据选通信号DQS的采样点定位在内部数据DATA_INT的周期的中央处。训练器606可以执行验证操作，该验证操作是通过将写入数据DATA_WRITE与读取数据DATA_READ进行比较来验证存储器装置150的读取数据的操作。
训练器606可以基于验证操作的结果来控制延迟器604以输出内部数据选通信号DQS_INT。当成功执行验证操作时，训练器606可以生成反相信号SIG_IVT并且将内部数据DATA_INT的周期的起点反相。训练器606可以向反相器602提供反相信号SIG_IVT，并且控制反相器602以向延迟器604提供反相数据选通信号DQS_IVT。延迟器604可通过延迟反相数据选通信号DQS_IVT并且输出内部数据选通信号DQS_INT，来输出经反相的内部数据选通信号DQS_INT。
训练器606可以在将内部数据选通信号DQS_INT反相之后，控制延迟器604以延迟内部数据选通信号DQS_INT，直到验证操作失败。训练器606可以在验证操作失败时存储延迟信号SIG_DELAY的值，并且控制反相器602不再将数据选通信号DQS反相，而是按原样输出数据选通信号DQS。训练器606可以通过控制延迟器604基于延迟信号SIG_DELAY输出内部数据选通信号DQS_INT来快速地执行训练操作。
训练器606可以生成写入数据DATA_WRITE，并且将所生成的数据DATA_WRITE提供给数据移位器608。训练器606可以控制数据移位器608以基于移位信号SIG_SHIFT来延迟与数据选通信号DQS同步的写入数据DATA_WRITE的相位。当数据选通信号DQS和内部数据选通信号DQS_INT之间的相位差小于半个周期时，训练器606可以通过设置移位信号SIG_SHIFT值来控制数据移位器608，以输出与数据数据选通信号DQS的上升沿同步的数据。当数据选通信号DQS与内部数据选通信号DQS_INT之间的相位差大于或等于半个周期且小于一个周期时，训练器606可以通过设置移位信号SIG_SHIFT的值来控制数据移位器608，以将与数据选通信号DQS的上升沿同步的数据延迟半个周期并且输出半周期延迟数据DATA_SHIFT1。
图7是示出根据本发明的实施例的训练操作的流程图。
参照图7，在步骤S702中，训练器606可以执行验证操作(即，写入/读取验证操作)。当数据选通信号DQS的采样点不位于内部数据DATA_INT的周期上时，写入数据DATA和读取数据DATA可能不同，并且训练器606的验证操作可能失败。当数据选通信号DQS的采样点位于内部数据DATA_INT的周期上时，写入数据DATA和读取数据DATA可能相同，并且训练器606可以成功地执行验证操作。当验证操作失败时(步骤S702中为“否”)，训练器606可以执行上面参照图3所述的步骤S300的操作。
在步骤S704中，当成功执行了验证操作时(步骤S702中为“是”)，训练器606可以将内部数据选通信号DQS_INT反相。训练器606可以向反相器602提供反相信号SIG_IVT，并且控制反相器602向延迟器604提供反相数据选通信号DQS_IVT。由于延迟器604延迟反相数据选通信号DQS_IVT来输出内部数据选通信号DQS_INT，因此延迟器604可以在训练器606的控制下输出内部数据选通信号DQS_INT。
在步骤S706中，训练器606可通过向延迟器604提供延迟信号SIG_DELAY来延迟内部数据选通信号DQS_INT的相位。训练器606可以增加延迟计数DELAY COUNT，该延迟计数DELAY COUNT为延迟信号SIG_DELAY的值，并且向延迟器604提供延迟信号SIG_DELAY。延迟器604可以输出基于延迟信号SIG_DELAY而被延迟的内部数据选通信号DQS_INT。
在步骤S708中，训练器606可以再次执行验证操作。当基于在步骤S706中改变的延迟信号SIG_DELAY执行的验证操作成功执行时(步骤S708中为“否”)，训练器606可以重复地执行步骤S706的操作，直到验证操作失败。换句话说，训练器606可以延迟内部数据选通信号DQS_INT，直到数据选通信号DQS的采样点位于内部数据DATA_INT的周期的起点处。
在步骤S710中，当验证操作失败时(步骤S708中为“是”)，训练器606可以存储延迟信号SIG_DELAY的值，并且控制反相器602不再基于反相信号SIG_IVT来将数据选通信号DQS反相，而是按原样输出所输入的数据选通信号DQS。训练器606可以通过控制延迟器604基于延迟信号SIG_DELAY来输出内部数据选通信号DQS_INT，来快速执行将数据选通信号DQS的采样点定位在数据DATA_INT的周期的中央处的训练操作。
图8是示出根据本发明的实施例的反相器602的示图。
参照图8，反相器602可以包括反相元件802和多路复用器804。
反相元件802可以将数据选通信号DQS反相并且输出反相数据选通信号DQS_IVT。反相数据选通信号DQS_IVT的相位可以比数据选通信号DQS延迟半个周期。
多路复用器804可以输出基于反相信号SIG_IVT而获得的反相数据选通信号DQS_IVT和相位未被反相的数据选通信号DQS之中的一个信号。训练器606可以生成反相信号SIG_IVT。反相信号SIG_IVT可以实现为代码。在初始状态下，训练器606可以生成反相信号SIG_IVT以输出未被反相的数据选通信号DQS。当成功执行了写入/读取验证操作时，可以生成反相信号SIG_IVT以输出反相数据选通信号DQS_IVT。当根据内部数据选通信号DQS_INT的延迟操作而使验证操作失败时，训练器606可以生成反相信号SIG_IVT，以输出未被反相的数据选通信号DQS。
图9是示出根据本发明的实施例的数据移位器608的示图。
参照图9，数据移位器608可包括第一至第三触发器902至906和多路复用器908。
第一触发器902可将由训练器606生成的写入数据DATA_WRITE与数据选通信号DQS的上升沿同步。第一触发器902可以接收数据DATA_REF并且输出数据DATA_REF。可以将数据DATA_REF同步为具有紧接在上升沿之前的、从该上升沿到随后上升沿的写入数据DATA_WRITE的值。
第二触发器904可以使数据DATA_REF与数据选通信号DQS的下降沿同步。第二触发器904可以从第一触发器902接收数据DATA_REF，通过将输出的数据DATA_REF与数据选通信号DQS的下降沿同步，来将输出DATA_REF延迟半个周期，并且输出半周期延迟数据DATA_SHIFT1。
第三触发器906可以使数据DATA_REF与数据选通信号DQS的上升沿同步。第三触发器906可以从第一触发器902接收数据DATA_REF，通过将输出DATA_REF与数据选通信号DQS的上升沿同步，来将数据DATA_REF延迟一个周期，并且输出一周期延迟数据DATA_SHIFT2。
基于从训练器606提供的移位信号SIG_SHIFT，多路复用器908可以在输出DATA_REF、输出DATA_SHIFT1和输出DATA_SHIFT2之中输出一个信号DATA_SHIFT。
图10是示出根据本发明的实施例的同步器的示图。
参照图10，同步器610可以包括触发器1002。
触发器1002可以从数据移位器608接收数据DATA_SHIFT，并使数据DATA_SHIFT与内部数据选通信号DQS_INT同步。触发器1002可以将数据DATA_SHIFT与内部数据选通信号DQS_INT的上升沿同步。触发器1002可以输出与内部数据选通信号DQS_INT同步的数据DATA_INT。
根据实施例，通过训练操作使数据选通信号的采样点与内部数据选通信号的时间周期的中央同步，可以提高数据传输效率。
尽管已经针对特定实施例描述了本发明，但是对于本领域的普通技术人员显而易见的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (19)

1.一种存储器系统，包括：
存储器；以及
控制器，所述控制器向所述存储器提供：
数据选通信号，即DQS；以及
与内部数据选通信号同步的数据，
其中所述控制器包括：
信号生成器，生成所述数据选通信号，
反相器，接收所述数据选通信号，并且基于反相信号来选择性地输出非反相数据选通信号和反相数据选通信号之间的一个信号，所述非反相数据选通信号具有与所述数据选通信号的相位的相同相位，并且所述反相数据选通信号具有与所述数据选通信号的相位的反相相位，
延迟器，基于延迟信号来延迟所述反相数据选通信号或所述非反相数据选通信号并且输出所述内部数据选通信号，以及
训练器，对同步的数据执行验证操作以产生验证操作结果，并且基于所述验证操作结果来生成所述反相信号和所述延迟信号，
其中当所述验证操作成功执行时，所述训练器生成所述反相信号，使得所述反相器输出所述反相数据选通信号，并且通过增加所述延迟信号的值来生成所述延迟信号直到所述验证操作失败，以及当所述验证操作失败时，所述训练器生成所述反相信号，使得所述反相器输出所述非反相数据选通信号。
2.根据权利要求1所述的存储器系统，其中所述训练器生成用于所述验证操作的写入数据。
3.根据权利要求2所述的存储器系统，其中所述控制器进一步包括：
数据移位器，使所述写入数据与所述数据选通信号同步并且基于移位信号来延迟所述写入数据。
4.根据权利要求3所述的存储器系统，其中所述控制器进一步包括：
同步器，将所同步的写入数据与所述内部数据选通信号重新同步。
5.根据权利要求2所述的存储器系统，其中当所述写入数据与读取数据相同时，所述训练器通过所述验证操作。
6.根据权利要求4所述的存储器系统，其中所述同步器包括：
触发器，将所同步的写入数据重新同步到所述内部数据选通信号的上升沿。
7.根据权利要求1所述的存储器系统，其中所述反相器包括：
反相元件，将所述数据选通信号反相；以及
多路复用器，响应于所述反相信号而输出所述反相数据选通信号或所述非反相数据选通信号。
8.根据权利要求1所述的存储器系统，其中当所述验证操作失败时，所述训练器使所述延迟信号的值递增直到所述验证操作成功执行，以产生所述延迟信号的递增值，并且将在所述延迟信号的递增值之中的、当成功执行所述验证操作时的所述延迟信号的值存储为第一延迟计数。
9.根据权利要求8所述的存储器系统，其中在存储所述第一延迟计数之后，所述训练器进一步递增所述延迟信号的递增值直到所述验证操作失败，并且将在所述延迟信号的进一步递增值之中的、当所述验证操作失败时的所述延迟信号的值存储为第二延迟计数，并且将所述第一延迟计数和所述第二延迟计数的平均值设置为所述延迟信号的值。
10.一种操作存储器系统的方法，包括：
向存储器提供数据选通信号，即DQS和与内部数据选通信号同步的数据；
生成所述数据选通信号；
基于反相信号，选择性地输出非反相数据选通信号和反相数据选通信号之间的一个信号，所述非反相数据选通信号具有与所述数据选通信号的相位的相同相位，并且所述反相数据选通信号具有与所述数据选通信号的相位的反相相位；
基于延迟信号来延迟所述反相数据选通信号或所述非反相数据选通信号并且输出所述内部数据选通信号；
当验证操作成功执行时，生成所述反相信号以输出所述反相数据选通信号；
通过增加所述延迟信号的值来生成所述延迟信号，直到所述验证操作失败；以及
当所述验证操作失败时，生成所述反相信号以输出所述非反相数据选通信号。
11.根据权利要求10所述的方法，进一步包括：
生成用于所述验证操作的写入数据。
12.根据权利要求11所述的方法，进一步包括：
将所述写入数据与所述数据选通信号同步，并且基于移位信号来延迟所述写入数据。
13.根据权利要求12所述的方法，进一步包括：
将所同步的写入数据与所述内部数据选通信号重新同步。
14.根据权利要求11所述的方法，进一步包括：
当所述写入数据与读取数据相同时，确定所述验证操作通过。
15.根据权利要求13所述的方法，其中将所同步的写入数据与所述内部数据选通信号重新同步包括：
将所同步的写入数据与所述内部数据选通信号的上升沿重新同步。
16.根据权利要求10所述的方法，其中选择性地输出所述一个信号包括：
将所述数据选通信号反相；以及
输出所述反相数据选通信号和所述非反相数据选通信号之间的一个信号。
17.根据权利要求10所述的方法，进一步包括：
当所述验证操作失败时，递增所述延迟信号的值，直到所述验证操作成功执行；以及
将所述延迟信号的递增值之中的、当成功执行所述验证操作时的所述延迟信号的值存储为第一延迟计数。
18.根据权利要求17所述的方法，进一步包括：
在存储所述第一延迟计数后，进一步递增所述延迟信号的递增值，直到所述验证操作失败；
将所述延迟信号的进一步递增值之中的、当所述验证操作失败时的所述延迟信号的值存储为第二延迟计数；以及
将所述第一延迟计数和所述第二延迟计数的平均值设置为所述延迟信号的值。
19.一种用于存储器的电路，包括：
信号生成器，生成数据选通信号，即DQS；
反相器，选择性地将所述数据选通信号反相，以输出非反相数据选通信号和反相数据选通信号之中的所选择的数据选通信号；
延迟器，基于延迟信号来延迟所选择的数据选通信号，以将所延迟的数据选通信号作为内部数据选通信号输出；
同步器，使数据与所述内部数据选通信号同步，以通过数据焊盘输出内部数据；
训练器，在所述内部数据和从所述数据焊盘接收的输入数据之间执行验证操作，并且基于所述验证操作来生成反相信号和所述延迟信号，使得所述内部数据和所述内部数据选通信号之间的相位差具有设置的相位差，
其中当所述验证操作成功执行时，所述训练器生成所述反相信号，使得所述反相器输出所述反相数据选通信号并且生成具有与所述验证操作的失败相对应的延迟值的延迟信号，以及
其中当所述验证操作失败时，所述训练器生成所述反相信号，使得所述反相器输出所述非反相数据选通信号。
CN201911203320.6A 2019-05-09 2019-11-29 存储器系统及其操作方法 Active CN111916122B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020190054224A KR102694497B1 (ko) 2019-05-09 2019-05-09 메모리 시스템 및 그것의 동작방법
KR10-2019-0054224 2019-05-09

Publications (2)

Publication Number Publication Date
CN111916122A CN111916122A (zh) 2020-11-10
CN111916122B true CN111916122B (zh) 2023-11-07

Family

ID=73046536

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911203320.6A Active CN111916122B (zh) 2019-05-09 2019-11-29 存储器系统及其操作方法

Country Status (3)

Country Link
US (1) US10867648B2 (zh)
KR (1) KR102694497B1 (zh)
CN (1) CN111916122B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12087392B2 (en) 2021-03-16 2024-09-10 Electronics And Telecommunications Research Institute Memory interface device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050115563A (ko) * 2004-06-04 2005-12-08 주식회사 대우일렉트로닉스 Ｄｄｒ메모리의 데이터 스트로브 신호 제어 장치
KR20070027810A (ko) * 2005-08-29 2007-03-12 주식회사 하이닉스반도체 반도체 장치
JP2009129522A (ja) * 2007-11-27 2009-06-11 Alpine Electronics Inc メモリ制御回路
CN101465154A (zh) * 2007-12-21 2009-06-24 拉姆伯斯公司 用于在存储系统中校准写入定时的方法和装置
CN108206043A (zh) * 2016-12-16 2018-06-26 爱思开海力士有限公司 数据存储装置及其操作方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040041985A (ko) 2002-11-12 2004-05-20 삼성전자주식회사 지연 동기 루프
US7036053B2 (en) 2002-12-19 2006-04-25 Intel Corporation Two dimensional data eye centering for source synchronous data transfers
KR101009335B1 (ko) * 2008-12-29 2011-01-19 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
KR101179462B1 (ko) * 2010-11-30 2012-09-07 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그를 포함하는 반도체 메모리 시스템
KR102472123B1 (ko) * 2016-03-16 2022-11-30 에스케이하이닉스 주식회사 반도체 시스템 및 그의 동작 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050115563A (ko) * 2004-06-04 2005-12-08 주식회사 대우일렉트로닉스 Ｄｄｒ메모리의 데이터 스트로브 신호 제어 장치
KR20070027810A (ko) * 2005-08-29 2007-03-12 주식회사 하이닉스반도체 반도체 장치
JP2009129522A (ja) * 2007-11-27 2009-06-11 Alpine Electronics Inc メモリ制御回路
CN101465154A (zh) * 2007-12-21 2009-06-24 拉姆伯斯公司 用于在存储系统中校准写入定时的方法和装置
CN108206043A (zh) * 2016-12-16 2018-06-26 爱思开海力士有限公司 数据存储装置及其操作方法

Also Published As

Publication number Publication date
KR102694497B1 (ko) 2024-08-13
KR20200129588A (ko) 2020-11-18
CN111916122A (zh) 2020-11-10
US10867648B2 (en) 2020-12-15
US20200357447A1 (en) 2020-11-12

Similar Documents

Publication Publication Date Title
TWI308341B (en) Semiconductor device for domain crossing
US7859939B2 (en) Semiconductor memory device
US10545888B2 (en) Data inversion circuit
US8130890B2 (en) Semiconductor memory device having data clock training circuit
US8520464B2 (en) Interface circuit and semiconductor device incorporating same
US10347347B1 (en) Link training mechanism by controlling delay in data path
JP5331902B2 (ja) 信号復元回路、レイテンシ調整回路、メモリコントローラ、プロセッサ、コンピュータ、信号復元方法及びレイテンシ調整方法
JP2010015667A (ja) データ伝達回路及びそれを備える半導体メモリ装置
CN109256172B (zh) 包括检测时钟样式生成器的存储器设备
JPH0784863A (ja) 情報処理装置およびそれに適した半導体記憶装置
CN111916122B (zh) 存储器系统及其操作方法
US10573360B1 (en) Method and apparatus for adaptable phase training of high frequency clock signaling for data capture
US8976619B2 (en) Semiconductor apparatus
US7660170B2 (en) Methods of operating non-volatile memory devices to generate data strobe signals during data reading and related devices
KR100817270B1 (ko) 인터페이스 장치 및 데이터 동기화 방법
US10140058B2 (en) Memory controller and memory module
JP2003122625A (ja) インターフェース回路
US8429438B2 (en) Method and apparatus for transferring data between asynchronous clock domains
US20240144991A1 (en) Memory device adjusting skew of multi-phase clock signals, memory controller controlling the memory device, and operating method of the memory device
US20230326504A1 (en) Semiconductor devices capable of performing write training without read training, and memory system including the same
TW201926353A (zh) 校正記憶體模組之讀/寫資料的時序的方法及其系統
KR20180004605A (ko) 고속 데이터 전송을 위한 메모리 장치
CN116895308A (zh) 执行写训练而无需读训练的半导体装置和存储器系统
CN117198370A (zh) 一种终结阻抗参数的产生方法和测试系统
CN118351900A (zh) 正交误差校正电路和具有其的存储器装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant