KR101179462B1 - 반도체 메모리 장치 및 그를 포함하는 반도체 메모리 시스템 - Google Patents

반도체 메모리 장치 및 그를 포함하는 반도체 메모리 시스템 Download PDF

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Abstract

라이트 레벨링 동작을 수행하는 반도체 메모리 장치 및 그를 포함하는 반도체 메모리 시스템에 관한 것으로, 더미 라이트 커맨드, 클럭 신호, 데이터 스트로브 신호를 반도체 메모리에 제공하고, 반도체 메모리로부터 피드백된 위상상태신호에 응답하여 데이터 스트로브 신호의 위상을 조절하기 위한 메모리 제어기; 및 더미 라이트 커맨드에 응답하여 데이터 스트로브 신호의 예정된 구간 동안 클럭 신호 및 데이터 스트로브 신호 각각의 내부화된 신호의 위상을 비교하고 그 비교결과를 위상상태신호로서 출력하기 위한 반도체 메모리를 포함하는 반도체 메모리 장치 및 그를 포함하는 반도체 메모리 시스템이 제공된다.

Description

반도체 메모리 장치 및 그를 포함하는 반도체 메모리 시스템{A SEMICONDUCTOR MEMORY DEVICE AND A SEMICONDUCTOR MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 반도체 메모리 장치 및 그를 포함하는 반도체 메모리 시스템에 관한 것이다.
'DDR4' 반도체 메모리 장치의 성능을 규정하는 스펙에는 데이터 스트로브 신호와 클럭 신호 간의 도메인 크로싱 마진(tDQSS)이 정해져 있다. 이에 따라, 'DDR4' 반도체 메모리 장치는 라이트(write) 동작시 데이터 스트로브 신호와 클럭 신호 간의 스큐(skew)를 캘리브래이션(calibration) 하기 위한 라이트 레벨링(Write Leveling) 기술을 채택하고 있다.
일반적으로, 라이트 레벨링 동작은 모드 레지스터 셋(Mode Register Set:MRS)에 의해서 라이트 레벨링 모드(Write Leveling mode)로 진입하며, 데이터 스트로브 신호의 라이징 에지(rising edge)에서 클럭 신호의 논리 레벨 상태를 출력함으로써 수행되어 진다. 즉, 반도체 메모리 장치는 라이트 레벨링 모드로 진입하면 입력된 데이터 스트로브 신호와 클럭 신호의 위상을 비교하고 그 비교결과를 외부 컨트롤러로 피드백하며, 외부 컨트롤러는 반도체 메모리 장치로부터 피드백된 비교결과에 기초하여 데이터 스트로브 신호의 위상을 조절하게 되는 것이다.
그러나, 종래의 라이트 레벨링 동작은 다음과 같은 문제점이 있다.
반도체 메모리 장치는 데이터 스트로브 신호 및 클럭 신호의 위상을 비교할 때 패드 기준으로 실시하고 있다. 즉, 패드 기준의 데이터 스트로브 신호 및 패드 기준의 클럭 신호를 이용하여 위상이 비교되고 있는 것이다. 그렇기 때문에, 패드 기준에서만 데이터 스트로브 신호와 클럭 신호 간의 도메인 크로싱 마진(tDQSS)이 보장되게 된다. 따라서, 종래에 따른 라이트 레벨링 동작은 실제 라이트 동작 환경이 반영되어 있지 않아, 실제로 라이트 동작이 일어나는 회로 내부에서의 데이터 스트로브 신호 및 클럭 신호 간의 도메인 크로싱 마진(tDQSS)이 안정적으로 확보하는데 한계가 있다. 더욱이, 고주파수 환경일수록 데이터 스트로브 신호 및 클럭 신호 간의 도메인 크로싱 마진(tDQSS)을 확보하기 위한 문제는 더욱 이슈화될 것이다.
그리고, 종래의 반도체 메모리 장치는 데이터 스트로브 신호의 토글링 구간을 대상으로 데이터 스트로브 신호 및 클럭 신호의 위상을 비교하고 있다. 즉, 데이터 스트로브 신호의 토글링 구간에서 발생하는 모든 라이징 에지마다 클럭 신호의 위상 상태를 샘플링하고 있는 것이다. 라이트 레벨링 동작은 여러 번의 횟수를 거쳐 데이터 스트로브 신호의 위상을 조절하게 되는데, 매 횟수마다 상기와 같이 위상을 비교한다면, 그에 따른 시간 및 전류가 불필요하게 낭비되며, 라이트 레벨링 동작의 효율성이 제한되는 문제점이 있다.
본 발명은 실제 라이트 동작 환경에서 데이터 스트로브 신호 및 클럭 신호 간의 도메인 크로싱 마진(tDQSS)을 안정적으로 확보하기 위한 반도체 메모리 장치 및 그를 포함하는 반도체 메모리 시스템을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 라이트 레벨링 동작시 소모되는 전류 및 시간을 최소화하면서도 라이트 레벨링 동작의 효율성을 제고하는 것이다.
본 발명의 일 측면에 따르면, 본 발명은 외부클럭 신호에 대응하는 내부클럭 신호를 생성하기 위한 내부클럭 신호 생성부; 데이터 스트로브 신호에 대응하는 내부 데이터 스트로브 신호를 생성하기 위한 내부 데이터 스트로브 신호 생성부; 더미 라이트 커맨드에 응답하여 인에이블된 라이트 경로에 사용되는 상기 내부클럭 신호 및 상기 내부 데이터 스트로브 신호의 위상을 비교하기 위한 위상 비교부; 및 상기 위상 비교부의 출력신호를 외부로 출력하기 위한 출력부를 포함한다.
본 발명의 다른 측면에 따르면, 본 발명은 외부클럭 신호에 대응하는 내부클럭 신호를 생성하기 위한 내부클럭 신호 생성부; 외부 데이터 스트로브 신호에 대응하는 내부 데이터 스트로브 신호를 생성하기 위한 내부 데이터 스트로브 신호 생성부; 더미 라이트 커맨드에 응답하여 내부클럭 신호의 예정된 구간 동안 활성화되는 위상비교펄스를 생성하기 위한 위상비교펄스 생성부; 라이트 레벨링 신호 및 위상비교펄스에 응답하여 내부클럭 신호 및 내부 데이터 스트로브 신호를 선택적으로 전달하기 위한 전달부; 전달부로부터 출력된 내부클럭 신호 및 내부 데이터 스트로브 신호의 위상을 비교하기 위한 위상 비교부; 및 위상 비교부의 출력신호를 외부로 출력하기 위한 출력부를 포함한다.
본 발명의 또 다른 측면에 따르면, 본 발명은 더미 라이트 커맨드, 클럭 신호, 데이터 스트로브 신호를 반도체 메모리에 제공하고, 반도체 메모리로부터 피드백된 위상상태신호에 응답하여 데이터 스트로브 신호의 위상을 조절하기 위한 메모리 제어기; 및 더미 라이트 커맨드에 응답하여 외부클럭 신호 및 외부 데이터 스트로브 신호의 내부화된 신호를 각각 생성하고 외부 더미 라이트 커맨드에 응답하여 내부화된 클럭 신호의 예정된 구간 동안 내부화된 데이터 스트로브 신호와 내부화된 클럭 신호의 위상을 비교하여 위상상태신호를 출력하기 위한 반도체 메모리를 포함한다. 여기서, 메모리 제어기는 코오스 라이트 레벨링(Coarse Write Leveling) 단계에서 데이터 스트로브 신호를 싱글 펄스 형태로 반도체 메모리에 제공하고, 파인 라이트 레벨링(Fine Write Leveling) 단계에서 데이터 스트로브 신호를 멀티플 펄스 형태로 반도체 메모리에 제공한다.
본 발명은 라이트 동작 환경에서 실제 도메인 크로싱(domain crossing)이 발생하는 동작점에서의 내부 데이터 스트로브 신호 및 내부클럭 신호의 위상 차이를 반영함으로써, 내부 데이터 스트로브 신호 및 내부클럭 신호 간의 도메인 크로싱 마진(tDQSS)을 안정적으로 확보할 수 있는 효과가 있다. 특히, 고주파수 환경일수록 그 효과는 더욱 탁월해 진다.
그리고, 본 발명은 라이트 레벨링 동작시 코오스 라이트 레벨링(Coarse Write Leveling) 단계 및 파인 라이트 레벨링(Fine Write Leveling) 단계를 수행함으로써, 라이트 레벨링 동작에 필요한 시간을 최소화할 수 있고, 특히 코오스 라이트 레벨링 단계에서 싱글 펄스 형태의 데이터 스트로브 신호를 사용함에 따라 전류 소모를 최소화할 수 있는 효과도 있다.
또한, 본 발명은 동작 성능에 주도적인 영향을 미치는 타이밍에서의 내부 데이터 스트로브 신호 및 내부클럭 신호의 위상을 비교함으로써, 라이트 레벨링 동작의 효율성을 제고할 수 있는 효과도 기대할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 시스템의 블록 구성도.
도 2는 도 1에 도시된 반도체 메모리의 블록 구성도.
도 3은 도 2에 도시된 위상비교펄스 생성부의 내부 구성도.
도 4는 도 2에 도시된 전달부의 내부 구성도.
도 5는 도 1에 도시된 반도체 메모리가 실제 라이트 경로를 포함한 회로 구성의 일예를 보인 블록 구성도.
도 6은 본 발명의 실시예에 따른 반도체 메모리 시스템의 동작 중에서 코오스 라이트 레벨링(Coarse Write Leveling) 단계를 설명하기 위한 타이밍도.
도 7은 본 발명의 실시예에 따른 반도체 메모리 시스템의 동작 중에서 파인 라이트 레벨링(Fine Write Leveling) 단계를 설명하기 위한 타이밍도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1에는 본 발명의 실시예에 따른 반도체 메모리 시스템의 블록 구성도가 도시되어 있다.
도 1을 참조하면, 반도체 메모리 시스템(100)은 외부 더미 라이트 커맨드(WT_EXT), 외부클럭 신호(CLK_EXT), 외부 데이터 스트로브 신호(DQS_EXT)를 반도체 메모리(300)에 제공하고 반도체 메모리(300)로부터 피드백된 위상상태신호(PD_STA)에 응답하여 외부 데이터 스트로브 신호(DQS_EXT)의 위상을 조절하기 위한 메모리 제어기(200)와, 외부클럭 신호(CLK_EXT) 및 외부 데이터 스트로브 신호(DQS_EXT) 각각의 내부화된 신호를 생성하고 외부 더미 라이트 커맨드(WT_EXT)에 응답하여 내부화된 클럭 신호의 예정된 구간 동안 내부화된 데이터 스트로브 신호와 내부화된 클럭 신호의 위상을 비교하며 그 비교결과를 위상상태신호(PD_STA)로서 출력하기 위한 반도체 메모리(300)를 포함한다.
여기서, 메모리 제어기(200)는 라이트 레벨링 동작을 수행시 시간 단축을 위해 코오스 라이트 레벨링(Coarse Write Leveling) 단계와 파인 라이트 레벨링(Fine Write Leveling) 단계를 실시한다. 먼저, 코오스 라이트 레벨링 단계에서는 메모리 제어기(200)가 외부 데이터 스트로브 신호(DQS_EXT)를 싱글 펄스 형태로 반도체 메모리(300)에 제공하고 반도체 메모리(300)로부터 피드백된 위상상태신호(PD_STA)에 응답하여 외부 데이터 스트로브 신호(DQS_EXT)의 위상을 저해상도(low resolution)로 조절하는 과정을 반복 수행함으로써, 1차적으로 원하는 외부 데이터 스트로브 신호(DQS_EXT)의 위상을 트레이닝한다. 이때, 반도체 메모리(300)는 싱글 펄스 형태의 외부 데이터 스트로브 신호(DQS_EXT)를 인가받기 때문에, 토글링되는 신호에 비해 불필요한 전류 소모가 방지된다. 그 다음, 파인 라이트 레벨링 단계에서는 메모리 제어기(200)가 외부 데이터 스트로브 신호(DQS_EXT)를 멀티플 펄스 형태로 반도체 메모리(300)에 제공하며 반도체 메모리(300)로부터 피드백된 위상상태신호(PD_STA)에 응답하여 외부 데이터 스트로브 신호(DQS_EXT)의 위상을 고해상도(high resolution)로 조절하는 과정을 반복 수행함으로써, 2차적으로 외부 데이터 스트로브 신호(DQS_EXT)의 위상을 트레이닝한다. 이때, 멀티플 펄스 형태라함은 실제 라이트 동작시 메모리 제어기(200)로부터 인가되는 외부 데이터 스트로브 신호의 토글링 구조와 동일한 형태를 말한다. 그리고, 반도체 메모리(300)는 멀티 펄스 형태의 외부 데이터 스트로브 신호(DQS_EXT)가 인가됨에 따라 실제 라이트 동작과 동일한 환경에서 위상 비교 동작을 수행하게 되어, 채널의 특성에 기인하여 발생하는 신호 간의 간섭(Inter-Symbol Interference : ISI) 등이 반영된 위상상태신호(PD_STA)를 메모리 제어기(200)에 제공할 수 있다.
한편, 도 2에는 도 1에 도시된 반도체 메모리(300)가 블록 구성도로 도시되어 있고, 도 3에는 도 2에 도시된 위상비교펄스 생성부(340)의 내부 구성도가 도시되어 있으며, 도 4에는 도 2에 도시된 전달부(360)의 내부 구성도가 도시되어 있다.
도 2를 참조하면, 반도체 메모리(300)는 외부 더미 라이트 커맨드(WT_EXT)에 대응하는 내부 더미 라이트 커맨드(WT_INT)를 생성하기 위한 내부 더미 라이트 커맨드 생성부(310)와, 외부클럭 신호(CLK_EXT)에 대응하는 내부클럭 신호(CLK_INT)를 생성하기 위한 내부클럭 신호 생성부(320)와, 외부 데이터 스트로브 신호(DQS_EXT)에 대응하는 내부 데이터 스트로브 신호(DQS_INT)를 생성하기 위한 내부 데이터 스트로브 신호 생성부(330)와, 내부 더미 라이트 커맨드(WT_INT)에 응답하여 내부클럭 신호(CLK_INT)의 예정된 구간 동안 활성화되는 위상비교펄스(LEVWINDOW)를 생성하기 위한 위상비교펄스 생성부(340)와, 라이트 레벨링 신호(DQSLEV)를 제공하기 위한 모드 레지스터 셋(Mode Register Set : MRS)(350)과, 라이트 레벨링 신호(DQSLEV) 및 위상비교펄스(LEVWINDOW)에 응답하여 내부클럭 신호(CLK_INT) 및 내부 데이터 스트로브 신호(DQS_INT)를 선택적으로 전달하기 위한 전달부(360)와, 전달부(360)로부터 출력된 내부클럭 신호(CLK_INT') 및 내부 데이터 스트로브 신호(DQS_INT')의 위상을 비교하기 위한 위상 비교부(370)와, 위상 비교부(370)의 출력신호(PD)를 위상상태신호(PD_STA)로서 출력하기 위한 출력부(380)를 포함한다.
여기서, 위상비교펄스 생성부(340)는 도 3에 도시된 바와 같이, 내부 더미 라이트 커맨드(WT_INT)를 내부클럭 신호(CLK_INT)에 동기되어 예정된 구간만큼 지연시키기 위한 지연부(342)와, 지연부(342)에 의해 지연된 더미 라이트 커맨드의 펄스 폭을 조절하기 위한 펄스 폭 조절부(344)를 포함한다. 지연부(342)는 다수의 D 플립플롭(DFF0 내지 DFFN)이 직렬로 연결된 D 플립플롭 체인으로 구현 가능하다. 펄스 폭 조절부(344)는 딜레이(344_1), 부정논리 곱 게이트(NAND1), 인버터(INV1)로 구성된 펄스 발생기 형태로 구현될 수 있으며, 지연된 더미 라이트 커맨드의 펄스 폭을 내부클럭 신호(CLK_INT)의 '1 주기(1tCK)'보다 작게 조절하여 위상비교펄스(LEVWINDOW)로써 출력한다. 이는 전달부(360)로부터 출력된 내부클럭 신호(CLK_INT')가 싱글 펄스 형태로 출력되어야 하는데, 위상비교펄스(LEVWINDOW)의 펄스 폭이 내부클럭 신호(CLK_INT)의 '1 주기(1tCK)'보다 큰 경우 전달부(360)로부터 출력된 내부클럭 신호(CLK_INT')에 글리치(glitch)가 발생할 수 있기 때문이다. 한편, 위상비교펄스(LEVWINDOW)는 내부클럭 신호(CLK_INT)와 내부 데이터 스트로브 신호(DQS_INT) 사이의 스큐(skew)가 '0'이라 가정했을 때 내부 데이터 스트로브 신호(DQS_INT)의 특정 라이징 에지에 대응하는 내부클럭 신호(CLK_INT)의 라이징 에지를 감싸도록 위치하게 된다. 이는 반도체 메모리(300)의 동작 성능에 주도적인 영향을 미치는 특정 타이밍에서의 내부 데이터 스트로브 신호(DQS_INT) 및 내부클럭 신호(CLK_INT)의 위상을 비교하기 위함이며, 이에 따라 라이트 레벨링 동작의 효율성을 제고할 수 있다.
또한, 전달부(360)는 도 4에 도시된 바와 같이, 라이트 레벨링 신호(DQSLEV) 및 위상비교펄스(LEVWINDOW)에 응답하여 내부클럭 신호(CLK_INT)를 위상 비교부(370)에 전달하기 위한 제1 신호 전달부(362)와, 라이트 레벨링 신호(DQSLEV) 및 예정된 전원전압(VDD)에 응답하여 내부 데이터 스트로브 신호(DQS_INT)를 위상 비교부(370)로 전달하기 위한 제2 신호 전달부(364)를 포함한다. 제1 신호 전달부(362)는 라이트 레벨링 신호(DQSLEV)에 응답하여 내부클럭 신호(CLK_INT)를 입력받기 위한 제1 신호 입력부(362_1)와, 제1 신호 입력부(362_1)를 통해 입력된 내부클럭 신호를 튜닝하기 위한 제1 신호 튜닝부(362_2)와, 제1 신호 튜닝부(362_2)로부터 튜닝된 내부클럭 신호를 위상비교펄스(LEVWINDOW)의 활성화 구간 동안만 출력하기 위한 제1 신호 출력부(362_3)를 포함한다. 제1 신호 입력부(362_1)는 내부클럭 신호(CLK_INT) 및 라이트 레벨링 신호(DQSLEV)를 부정논리 곱 연산하기 위한 부정논리 곱 게이트(NAND2)와, 부정논리 곱 게이트(NAND2)의 출력신호를 반전시켜 출력하기 위한 인버터(INV2)로 구성된다. 제1 신호 출력부(362_3)는 제1 신호 튜닝부(362_2)로부터 튜닝된 내부클럭 신호 및 위상비교펄스(LEVWINDOW)를 부정논리 곱 연산하기 위한 부정논리 곱 게이트(NAND3)와, 부정논리 곱 게이트(NAND3)의 출력신호를 반전시켜 출력하기 위한 인버터(INV3)로 구성된다. 제2 신호 전달부(364)는 라이트 레벨링 신호(DQSLEV)에 응답하여 내부 데이터 스트로브 신호(DQS_INT)를 입력받기 위한 제2 신호 입력부(364_1)와, 제2 신호 입력부(364_1)를 통해 입력된 내부 데이터 스트로브 신호를 튜닝하기 위한 제2 신호 튜닝부(364_2)와, 제2 신호 튜닝부(364_2)로부터 튜닝된 내부 데이터 스트로브 신호를 바이패스하기 위한 제2 신호 출력부(364_3)를 포함한다. 제2 신호 입력부(364_1)는 내부 데이터 스트로브 신호(DQS_INT) 및 라이트 레벨링 신호(DQSLEV)를 부정논리 곱 연산하기 위한 부정논리 곱 게이트(NAND4)와, 부정논리 곱 게이트(NAND4)의 출력신호를 반전시켜 출력하기 위한 인버터(INV4)로 구성된다. 제2 신호 출력부(364_3)는 제2 신호 튜닝부(364_2)로부터 튜닝된 내부 데이터 스트로브 신호 및 전원전압(VDD)을 부정논리 곱 연산하기 위한 부정논리 곱 게이트(NAND5)와, 부정논리 곱 게이트(NAND5)의 출력신호를 반전시켜 출력하기 위한 인버터(INV5)로 구성된다. 여기서, 제1 및 제2 신호 튜닝부(362_2, 364_2)는 반드시 필요한 구성요소는 아니므로, 생략되어도 무방하다.
한편, 도 5에는 도 1에 도시된 반도체 메모리(300)가 실제 라이트 경로를 포함한 회로 구성의 일예가 블록 구성도로 도시되어 있다.
여기서, 도 5에 도시된 구성요소 중에서 도 2와 동일한 구성요소는 동일한 도면부호를 사용하기로 한다.
그리고, 도 5를 설명함에 있어서는 앞서 상세하게 설명되지 않은 내부 더미 라이트 커맨드 생성부(310), 내부클럭 신호 생성부(320) 및 내부 데이터 스트로브 신호 생성부(330)를 먼저 설명하고, 그 다음으로 라이트 경로(390')를 설명하기로 한다. 아울러, 앞에서 상세하게 설명된 위상비교펄스 생성부(340) 및 전달부(360) 등의 설명은 생략하도록 한다.
도 5를 참조하면, 내부 더미 라이트 커맨드 생성부(310)는 커맨드 디코더를 포함하며, 이와 같은 커맨드 디코더(310)는 커맨드 패드(CMD_PAD)를 통해 입력된 외부 더미 라이트 커맨드(WT_EXT)를 디코딩하여 내부 더미 라이트 커맨드(WT_INT)를 출력한다. 도면에는 잘 도시되지 않았지만, 외부 더미 라이트 커맨드(WT_EXT)는, 멀티 비트 신호로, 예컨대 칩 선택 신호(/SC), 컬럼 어드레스 스트로브 신호(/CAS), 로우 어드레스 스트로브 신호(/RAS), 라이트 인에이블 신호(/WE) 등을 포함한다.
내부클럭 신호 생성부(320)는 클럭 패드(CLK_PAD)를 통해 입력된 외부클럭 신호(CLK_EXT)를 버퍼링하기 위한 제1 입력 버퍼부(322)와, 제1 입력 버퍼부(322)로부터 출력되는 버퍼링된 클럭 신호를 지연시켜 내부클럭 신호(CLK_INT)로써 출력하기 위한 제1 내부 지연부(324)를 포함한다. 제1 내부 지연부(324)는 신호 라인의 로딩에 따라 감쇄되는 신호 품질을 원신호로 유지시키는 역할을 하는 통상의 리피터를 포함할 수 있고, 내부클럭 신호(CLK_INT)가 생성되는 과정에서 발생하는 자체 지연요소 등을 포함할 수 있다.
내부 데이터 스트로브 신호 생성부(330)는 데이터 스트로브 패드(DQS_PAD)를 통해 입력된 외부 데이터 스트로브 신호(DQS_EXT)를 버퍼링하기 위한 제2 입력 버퍼부(332)와, 제2 입력 버퍼부(332)로부터 출력되는 버퍼링된 데이터 스트로브 신호를 지연시켜 내부 데이터 스트로브 신호(DQS_INT)로써 출력하기 위한 제2 내부 지연부(334)를 포함한다. 제2 내부 지연부(334)는 신호 라인의 로딩에 따라 감쇄되는 신호 품질을 원신호로 유지시키는 역할을 하는 통상의 리피터를 포함할 수 있고, 내부 데이터 스트로브 신호(DQS_INT)가 생성되는 과정에서 발생하는 자체 지연요소 등을 포함할 수 있다.
라이트 경로(390')에는 데이터 패드(DQ)를 통해 입력된 데이터(도면에 미도시)를 버퍼링하기 위한 제3 입력 버퍼부(392')와, 제3 입력 버퍼부(392')로부터 출력되는 버퍼링된 데이터를 버퍼링된 데이터 스트로브 신호에 응답하여 래치하기 위한 래치부(394')와, 래치부(394')에 래치된 데이터를 내부 데이터 스트로브 신호(DQS_INT)에 응답하여 정렬하기 위한 정렬부(396)와, 정렬부(396)로부터 출력되는 정렬된 데이터를 내부클럭 신호(CLK_INT)에 응답하여 코어 영역(CORE)으로 제공하기 위한 라이트 드라이버(398)가 포함된다. 이와 같이 구성되는 라이트 경로(390')는 도면에 자세하게 도시되지 않았지만, 내부 더미 라이트 커맨드(WT_INT)에 의해 파생된 신호에 따라 인에이블된다. 따라서, 내부클럭 신호(CLK_INT) 및 내부 데이터 스트로브 신호(DQS_INT)에는 라이트 경로(390')가 인에이블됨에 따른 신호 간섭 등이 반영될 수 있으므로, 실제 라이트 동작시와 동일한 환경이 구축될 수 있게 된다.
한편, 위상 비교부(370)는 라이트 경로(390')에서 사용되는 내부 데이터 스트로브 신호(DQS_INT) 및 내부클럭 신호(CLK_INT)의 위상을 비교한다. 즉, 위상 비교부(370)는 정렬부(396')에 인가되는 내부 데이터 스트로브 신호(DQS_INT)와 라이트 드라이버(398')에 인가되는 내부클럭 신호(CLK_INT)의 위상을 비교하고 있는 것이다. 이는, 앞서 설명한 바와 같이, 정렬부(396')와 라이트 드라이버(398')는 서로 다른 도메인(domain)에서 동작하고 있으며, 이와 같이 내부 데이터 스트로브 신호(DQS_INT) 도메인에서 내부클럭 신호(CLK_INT) 도메인으로 넘어가는 도메인 크로싱(domain crossing)이 발생하는 시점의 내부 데이터 스트로브 신호(DQS_INT)와 내부클럭 신호(CLK_INT)의 위상 차이를 샘플링하고 그 샘플링 결과를 반영함으로써, 내부 데이터 스트로브 신호(DQS_INT)와 내부클럭 신호(CLK_INT) 간의 도메인 크로싱 마진(tDQSS)을 안정적으로 확보할 수 있게 된다.
이하, 상기와 같은 구성을 가지는 본 발명에 따른 반도체 메모리 시스템(100)의 동작을 도 6 및 도7을 참조하여 상세하게 설명한다.
도 6에는 코오스 라이트 레벨링(Coarse Write Leveling) 단계를 설명하기 위한 타이밍도가 도시되어 있고, 도7에는 파인 라이트 레벨링(Fine Write Leveling) 단계를 설명하기 위한 타이밍도가 도시되어 있다.
본 발명의 실시예에서는 '8bit' 버스트(burst) 동작이 수행되는 것을 예로 들어 설명하고, 이에 따라 데이터 스트로브 신호(DQS_#)는 클럭 신호(CLK_#)의 1 주기에 대응하는 '1tCK'의 프리앰블(preamble) 구간을 가지며 클럭 신호(CLK_#)의 4 주기에 대응하는 '4tCK'의 데이터 출력 구간을 가지는 것으로 예를 들어 설명한다.
먼저, 코오스 라이트 레벨링 ( Coarse Write Leveling ) 단계를 설명한다.
도 6을 설명하면, 메모리 제어기(200)는 외부클럭 신호(CLK_EXT)를 지속적으로 반도체 메모리(300)에 인가하고, 반도체 메모리(300)의 내부클럭 신호 생성부(310)는 인가된 외부클럭 신호(CLK_EXT)에 대응하는 내부클럭 신호(CLK_INT)를 생성한다. 이때의 내부클럭 신호(CLK_INT)는 라이트 경로(390')에 사용되며, 더욱 자세하게는 라이트 드라이버(398')를 인에이블시키는데 사용되는 내부클럭 신호이다.
이러한 상태에서, 메모리 제어기(200)는 예정된 타이밍에 외부 더미 라이트 커맨드(WT_EXT)를 반도체 메모리(300)로 제공하면, 내부 더미 라이트 커맨드 생성부(310)는 제공된 외부 더미 라이트 커맨드(WT_EXT)에 대응하는 내부 더미 라이트 커맨드(WT_INT)를 생성한다.
그리고, 위상비교펄스 생성부(340)는 내부클럭 신호(CLK_INT)에 응답하여 내부 더미 라이트 커맨드(WT_INT)를 예정된 구간만큼 지연시켜 위상비교펄스(LEVWINDOW)를 생성하다. 다시 말해, 위상비교펄스 생성부(340)는 내부클럭 신호(CLK_INT)와 내부 데이터 스트로브 신호(DQS_INT) 사이의 스큐(skew)가 '0'일 때 내부 데이터 스트로브 신호(DQS_INT)의 마지막 라이징 에지에 대응하는 내부클럭 신호(CLK_INT)의 라이징 에지 - 외부클럭 신호(CLK_EXT)를 기준으로 'T8'의 라이징 에지에 대응함 - 를 감쌀 수 있는 위치만큼 내부 더미 라이트 커맨드(WT_INT)를 지연시켜 출력하는 것이다. 아울러, 위상비교펄스 생성부(340)는 위상비교펄스(LEVWINDOW)의 펄스 폭을 내부클럭 신호(CLK_INT)의 1 주기보다 작게 조절하게 되는데, 이는 위상비교펄스(LEVWINDOW)의 활성화 구간 동안만 전달되는 내부클럭 신호(CLK_INT')에 글리치가 발생하지 않도록 하기 위함이다. 이와 동시에, 내부 더미 라이트 커맨드(WT_INT)에 의해 파생된 신호에 응답하여 라이트 경로(390')가 인에이블되며, 이에 따라, 라이트 경로(390')에서 사용되는 내부클럭 신호(CLK_INT) 및 내부 데이터 스트로브 신호(DQS_INT)에는 실제 라이트 동작시와 동일한 환경, 예컨대 신호 간섭 등이 반영된다.
한편, 메모리 제어기(200)는 외부 더미 라이트 커맨드(WT_EXT)를 제공한 후 예정된 시간이 경과되면, 외부 데이터 스트로브 신호(DQS_EXT)를 싱글 펄스 형태로 생성하여 반도체 메모리(300)에 제공한다. 즉, 메모리 제어기(200)는 실제 라이트 동작과 동일하게 외부 더미 라이트 커맨드(WT_EXT)를 제공한 후 예정된 레이턴시 이후에 발생하는 외부 데이터 스트로브 신호(DQS_EXT)의 프리앰블(preamble) 구간을 기준으로 '8bit' 버스트의 마지막 라이징 에지 및 마지막 폴링 에지에 대응하는 펄스만을 생성하여 외부 데이터 스트로브 신호(DQS_EXT)로서 반도체 메모리(300)에 제공하는 것이다.
그러면, 반도체 메모리(300)의 내부 데이터 스트로브 신호 생성부(330)는 외부 데이터 스트로브 신호(DQS_EXT)에 대응하는 내부 데이터 스트로브 신호(DQS_INT)를 생성한다. 이때의 내부 데이터 스트로브 신호(DQS_INT)는 라이트 경로(390')에 사용되며, 더욱 자세하게는 정렬부(396')에 인가되는 내부 데이터 스트로브 신호이다.
이어서, 전달부(360)는 내부클럭 신호(CLK_INT)를 위상비교펄스(LEVWINDOW)의 활성화 구간 동안만 위상 비교부(370)로 전달하고 동시에 내부 데이터 스트로브 신호(DQS_INT)를 위상 비교부(370)로 전달한다.
그러면, 위상 비교부(370)는 내부클럭 신호(CLK_INT')와 내부 데이터 스트로브 신호(DQS_INT')의 위상을 비교하고, 그 비교 결과에 대응하는 위상비교신호(PD)를 출력한다. 위상 비교 동작은 내부클럭 신호(CLK_INT')의 위상을 기준으로 내부 데이터 스트로브 신호(DQS_INT')의 위상 상태를 판단하게 된다. 예컨대, 내부클럭 신호(CLK_INT')의 위상보다 내부 데이터 스트로브 신호(DQS_INT')의 위상이 빠르면(EARLY) 논리 로우 레벨의 위상비교신호(PD)를 출력하고, 내부클럭 신호(CLK_INT')의 위상보다 내부 데이터 스트로브 신호(DQS_INT')의 위상이 느리면(LATE) 논리 하이 레벨의 위상비교신호(PD)를 출력한다.
위상비교신호(PD)가 출력되면, 출력부(380)는 위상비교신호(PD)에 대응하는 위상상태신호(PD_STA)를 데이터 패드(DQ)를 통해 메모리 제어기(200)에 제공한다.
이에 따라, 메모리 제어기(200)는 위상상태신호(PD_STA)에 응답하여 외부 데이터 스트로브 신호(DQS_EXT)의 위상을 저해상도(low resolution)로 조절한다.
이후 메모리 제어기(200) 및 반도체 메모리(300)는 상기와 같은 일련의 동작을 예정된 횟수만큼 반복 수행한다. 그리고, 메모리 제어기(200)는 예정된 횟수만큼 반복 수행된 라이트 레벨링 동작에 기초하여 외부 데이터 스트로브 신호(DQS_EXT)의 위상을 트레이닝하게 된다. 즉, 도 6에 표시된 '①', '②', '③', '④'는 위상이 저해상도로 일정하게 조절되는 과정을 보여주며, '⑤'는 '①', '②', '③', '④' 중 최적으로 조절된 위상이 선택되는 과정을 보여준다. 다시 말해, 메모리 제어기(200)는 '①', '②', '③', '④'의 순서로 위상을 조절하여 반도체 메모리(300)에 제공하게 되고, 반도체 메모리(300)는 '①', '②', '③', '④'에 대응하는 위상상태신호(PD_STA)를 메모리 제어기(200)에 제공한다. 예컨대, 반도체 메모리(300)는 내부 데이터 스트로브 신호(DQS_INT)의 위상이 내부클럭 신호(CLK_INT)의 위상보다 빠른 '①', '②'에 대응하여 논리 로우 레벨의 위상상태신호(PD_STA)를 제공하고, 내부 데이터 스트로브 신호(DQS_INT)의 위상이 내부클럭 신호(CLK_INT)의 위상보다 느린 '③', '④'에 대응하여 논리 하이 레벨의 위상상태신호(PD_STA)를 제공한다. 이에 따라, 메모리 제어기(200)는 위상상태신호(PD_STA)의 논리 레벨 상태가 논리 로우 레벨에서 논리 하이 레벨로 천이되는 시점의 위상을 가지는 내부 데이터 스트로브 신호(③)를 1차적으로 트레이닝된 데이터 스트로브 신호(⑤)로서 결정하게 된다.
다음, 파인 라이트 레벨링 ( Fine Write Leveling ) 단계를 설명한다.
파인 라이트 레벨링 단계의 전체적인 동작 과정은 코오스 라이트 레벨링 단계와 유사하므로, 도 7에 표시된 '①', '②', '③', '④'에 대해서만 설명하기로 한다. 단, 파인 라이트 레벨링 단계에서의 내부 데이터 스트로브 신호(DQS_INT)는 실제 라이트 동작시 제공되는 데이터 스트로브 신호와 동일한 토글링 구조를 가짐에 따라 신호 간의 간섭(ISI) 등을 포함하는 실제 라이트 동작 환경을 반영할 수 있게 된다.
도 7을 참조하면, 메모리 제어기(200)는 코오스 라이트 레벨링 단계에서 1차적으로 트레이닝된 데이터 스트로브 신호(①)의 위상을 기준으로 대략 내부클럭 신호(CLK_INT)의 1 주기(1tCK) 이내에서 외부 데이터 스트로브 신호(DQS_EXT)의 위상을 조절한다. 이때, 메모리 제어기(200)는 외부 데이터 스트로브 신호(DQS_EXT)의 위상을 코오스 라이트 레벨링 단계보다 고해상도(high resolution)로 조절한다. 이를 더욱 자세하게 설명하면, 메모리 제어기(200)는 '①', '②', '③'의 순서로 위상을 조절하여 반도체 메모리(300)에게 제공하고, 반도체 메모리(300)는 '①', '②', '③'에 대응하는 위상상태신호(PD_STA)를 메모리 제어기(200)에 제공한다. 예컨대, 반도체 메모리(300)는 내부 데이터 스트로브 신호(DQS_INT)의 위상이 내부클럭 신호(CLK_INT)의 위상보다 빠른 '①'에 대응하여 논리 로우 레벨의 위상상태신호(PD_STA)를 제공하고, 내부 데이터 스트로브 신호(DQS_INT)의 위상이 내부클럭 신호(CLK_INT)의 위상보다 느린 '②', '③'에 대응하여 논리 하이 레벨의 위상상태신호(PD_STA)를 제공한다. 이에 따라, 메모리 제어기(200)는 위상상태신호(PD_STA)의 논리 레벨 상태가 논리 로우 레벨에서 논리 하이 레벨로 천이된 시점의 위상을 가지는 내부 데이터 스트로브 신호(②)를 2차적으로 트레이닝된 데이터 스트로브 신호(④)로서 결정하게 된다. 이때, 2차적으로 트레이닝된 데이터 스트로브 신호(④)가 최종 트레이닝된 데이터 스트로브 신호가 되며, 메모리 제어기(200)는 최종 트레이닝된 데이터 스트로브 신호의 위상을 픽스한다.
이후 메모리 제어기(200)는 실제 라이트 동작시 픽스된 위상에 기초하여 외부 데이터 스트로브 신호(DQS_EXT)를 반도체 메모리(300)에 제공하게 된다.
이와 같은 본 발명의 실시예에 따르면, 도메인 크로싱이 발생하는 동작점의 내부 데이터 스트로브 신호 및 내부클럭 신호의 위상 차이를 반영함으로써, 내부 데이터 스트로브 신호 및 내부클럭 신호 간의 도메인 크로싱 마진(tDQSS)을 확보할 수 있는 이점이 있다. 또한, 본 발명은 동작 성능에 주도적인 영향을 미치는 타이밍에서의 내부 데이터 스트로브 신호(DQS_INT) 및 내부클럭 신호(CLK_INT)의 위상을 비교함으로써, 라이트 레벨링 동작의 효율성을 제고 - 고주파수 환경에서 더 탁월함 - 할 수 있는 이점도 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 반도체 메모리 시스템 200 : 메모리 제어기
300 : 반도체 메모리
310 : 내부 더미 라이트 커맨드 생성부 320 : 내부클럭 신호 생성부
322 : 제1 입력 버퍼부 324 : 제1 내부 지연부
330 : 내부 데이터 스트로브 신호 생성부 332 : 제2 입력 버퍼부
334 : 제2 내부 지연부 340 : 위상비교펄스 생성부
342 : 지연부 344 : 펄스 폭 조절부
350 : 모드 레지스터 셋(MRS) 360 : 전달부
362 : 제1 신호 전달부 362_1 : 제1 신호 입력부
362_2 : 제1 신호 튜닝부 362_3 : 제1 신호 출력부
364 : 제2 신호 전달부 364_1 : 제2 신호 입력부
364_2 : 제2 신호 튜닝부 364_3 : 제2 신호 출력부
370 : 위상 비교부 380 : 출력부
390' : 라이트 경로 392' : 제3 입력 버퍼부
394' : 래치부 396' : 정렬부
398' : 라이트 드라이버 CORE : 코어 영역

Claims (23)

  1. 외부클럭 신호에 대응하는 내부클럭 신호를 생성하기 위한 내부클럭 신호 생성부;
    데이터 스트로브 신호에 대응하는 내부 데이터 스트로브 신호를 생성하기 위한 내부 데이터 스트로브 신호 생성부;
    더미 라이트 커맨드에 응답하여 인에이블된 라이트 경로에 사용되는 상기 내부클럭 신호 및 상기 내부 데이터 스트로브 신호의 위상을 비교하기 위한 위상 비교부; 및
    상기 위상 비교부의 출력신호를 외부로 출력하기 위한 출력부
    를 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 라이트 경로는,
    데이터 패드를 통해 입력된 데이터를 버퍼링하기 위한 입력 버퍼부;
    상기 입력 버퍼부로부터 출력되는 버퍼링된 데이터를 상기 내부 데이터 스트로브 신호에 응답하여 정렬하기 위한 정렬부; 및
    상기 정렬부로부터 출력되는 정렬된 데이터를 내부클럭 신호에 응답하여 내부 회로로 제공하기 위한 라이트 드라이버를 포함하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 라이트 경로는 상기 내부 더미 라이트 커맨드에 의해 파생된 신호에 따라 인에이블되는 반도체 메모리 장치.
  4. 제1항에 있어서,
    외부 커맨드를 디코딩하여 상기 더미 라이트 커맨드를 생성하기 위한 커맨드 디코더를 더 포함하는 반도체 메모리 장치.
  5. 외부클럭 신호에 대응하는 내부클럭 신호를 생성하기 위한 내부클럭 신호 생성부;
    외부 데이터 스트로브 신호에 대응하는 내부 데이터 스트로브 신호를 생성하기 위한 내부 데이터 스트로브 신호 생성부;
    더미 라이트 커맨드에 응답하여 상기 내부클럭 신호의 예정된 구간 동안 활성화되는 위상비교펄스를 생성하기 위한 위상비교펄스 생성부;
    라이트 레벨링 신호 및 상기 위상비교펄스에 응답하여 상기 내부클럭 신호 및 상기 내부 데이터 스트로브 신호를 선택적으로 전달하기 위한 전달부;
    상기 전달부로부터 출력된 상기 내부클럭 신호 및 상기 내부 데이터 스트로브 신호의 위상을 비교하기 위한 위상 비교부; 및
    상기 위상 비교부의 출력신호를 외부로 출력하기 위한 출력부
    를 구비하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 내부클럭 신호의 예정된 구간은 트레이닝된 데이터 스트로브 신호 - 상기 내부클럭 신호의 위상과 동일해진 상기 내부 데이터 스트로브 신호임 - 의 토글링 구간에 대응하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 토글링 구간은 상기 트레이닝된 데이터 스트로브 신호의 프리엠블(Preamble) 구간이 제외된 구간인 반도체 메모리 장치.
  8. 제6항에 있어서,
    상기 위상비교펄스 생성부는,
    상기 더미 라이트 커맨드를 상기 내부클럭 신호에 동기되어 예정된 구간만큼 지연시키기 위한 지연부; 및
    상기 지연부에 의해 지연된 더미 라이트 커맨드의 펄스 폭을 조절하기 위한 펄스 폭 조절부를 포함하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 지연부는 D 플립플롭 체인을 포함하는 반도체 메모리 장치.
  10. 제8항에 있어서,
    상기 펄스 폭 조절부는 상기 지연된 더미 라이트 커맨드의 펄스 폭을 상기 내부클럭 신호의 1 주기보다 작게 조절하는 반도체 메모리 장치.
  11. 제5항에 있어서,
    상기 전달부는,
    상기 라이트 레벨링 신호 및 상기 위상비교펄스에 응답하여 상기 내부클럭 신호를 상기 위상 비교부로 전달하기 위한 제1 신호 전달부; 및
    상기 라이트 레벨링 신호 및 예정된 전원전압에 응답하여 상기 내부 데이터 스트로브 신호를 상기 위상 비교부로 전달하기 위한 제2 신호 전달부를 포함하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 제1 신호 전달부는,
    상기 라이트 레벨링 신호에 응답하여 상기 내부클럭 신호를 입력받기 위한 제1 신호 입력부; 및
    상기 제1 신호 입력부로부터 출력되는 내부클럭 신호를 상기 위상비교펄스 신호의 활성화 구간 동안만 출력하기 위한 제1 신호 출력부를 포함하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 제1 신호 전달부는 상기 제1 신호 입력부 및 상기 제1 신호 출력부 사이에 제1 신호 튜닝부를 더 포함하는 반도체 메모리 장치.
  14. 제11항에 있어서,
    상기 제2 신호 전달부는,
    상기 라이트 레벨링 신호에 응답하여 상기 내부 데이터 스트로브 신호를 입력받기 위한 제2 신호 입력부; 및
    상기 제2 신호 입력부로부터 출력되는 내부 데이터 스트로브 신호를 상기 예정된 전원전압에 따라 바이패스하기 위한 제2 신호 출력부를 포함하는 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 제2 신호 전달부는 상기 제2 신호 입력부 및 상기 제2 신호 출력부 사이에 제2 신호 튜닝부를 더 포함하는 반도체 메모리 장치.
  16. 더미 라이트 커맨드, 클럭 신호, 데이터 스트로브 신호를 반도체 메모리에 제공하고, 상기 반도체 메모리로부터 피드백된 위상상태신호에 응답하여 상기 데이터 스트로브 신호의 위상을 조절하기 위한 메모리 제어기; 및
    상기 더미 라이트 커맨드에 응답하여 상기 클럭 신호 및 상기 데이터 스트로브 신호의 내부화된 신호를 각각 생성하고 상기 더미 라이트 커맨드에 응답하여 내부화된 클럭 신호의 예정된 구간 동안 내부화된 데이터 스트로브 신호와 내부화된 클럭 신호의 위상을 비교하여 상기 위상상태신호(PD_STA)를 출력하기 위한 상기 반도체 메모리
    를 포함하는 반도체 메모리 시스템.

  17. 제16항에 있어서,
    상기 메모리 제어기는 코오스 라이트 레벨링(Coarse Write Leveling) 단계에서 상기 데이터 스트로브 신호를 싱글 펄스 형태로 상기 반도체 메모리에 제공하고, 파인 라이트 레벨링(Fine Write Leveling) 단계에서 상기 데이터 스트로브 신호를 멀티플 펄스 형태로 상기 반도체 메모리에 제공하는 반도체 메모리 시스템.
  18. 제17항에 있어서,
    상기 메모리 제어기는 상기 코오스 라이트 레벨링 단계에서 상기 데이터 스트로브 신호를 저해상도(low resolution)로 조절하는 반도체 메모리 시스템.
  19. 제17항에 있어서,
    상기 메모리 제어기는 상기 파인 라이트 레벨링 단계에서 상기 데이터 스트로브 신호를 고해상도(high resolution)로 조절하는 반도체 메모리 시스템.
  20. 제18항 또는 제19항에 있어서,
    상기 메모리 제어기는 상기 코오스 라이트 레벨링 단계에서 1차적으로 트레이닝된 데이터 스트로브 신호를 기준으로 상기 파인 라이트 레벨링 단계에서 2차적으로 트레이닝된 데이터 스트로브 신호를 결정하는 반도체 메모리 시스템.
  21. 제20항에 있어서,
    상기 메모리 제어기는 상기 1차적으로 트레이닝된 데이터 스트로브 신호를 기준으로 상기 내부화된 클럭 신호의 '1 주기(1tCK)'에 대응하는 구간 이내에서 상기 파인 라이트 레벨링 단계를 수행하는 반도체 메모리 시스템.
  22. 제16항에 있어서,
    상기 클럭 신호의 예정된 구간은 트레이닝된 데이터 스트로브 신호 - 상기 내부화된 클럭 신호의 위상과 동일해진 상기 내부화된 데이터 스트로브 신호임 - 의 토글링 구간인 반도체 메모리 시스템.
  23. 제22항에 있어서,
    상기 토글링 구간은 상기 트레이닝된 데이터 스트로브 신호의 프리엠블(preamble) 구간이 제외된 구간인 반도체 메모리 시스템.
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