KR20180069565A - 반도체 장치, 반도체 시스템 및 트레이닝 방법 - Google Patents

반도체 장치, 반도체 시스템 및 트레이닝 방법 Download PDF

Info

Publication number
KR20180069565A
KR20180069565A KR1020160171865A KR20160171865A KR20180069565A KR 20180069565 A KR20180069565 A KR 20180069565A KR 1020160171865 A KR1020160171865 A KR 1020160171865A KR 20160171865 A KR20160171865 A KR 20160171865A KR 20180069565 A KR20180069565 A KR 20180069565A
Authority
KR
South Korea
Prior art keywords
signal
circuit
result
command
data strobe
Prior art date
Application number
KR1020160171865A
Other languages
English (en)
Inventor
이동욱
김동균
박민수
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020160171865A priority Critical patent/KR20180069565A/ko
Priority to US15/815,939 priority patent/US10586577B2/en
Priority to TW106140828A priority patent/TWI745493B/zh
Priority to TW110120003A priority patent/TWI769844B/zh
Priority to CN201711227145.5A priority patent/CN108231110B/zh
Publication of KR20180069565A publication Critical patent/KR20180069565A/ko
Priority to US16/780,622 priority patent/US10964365B2/en

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C8/00Arrangements for selecting an address in a digital store
    • G11C8/18Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093Input synchronization
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222Clock generating, synchronizing or distributing circuits within memory device

Abstract

클럭, 데이터 스트로브 신호, 커맨드에 응답하여 파인 결과 신호를 생성하는 파인 트레이닝 회로; 및 상기 클럭, 데이터 스트로브 신호, 및 커맨드에 응답하여 코스 결과 신호를 생성하고, 오프셋 제어 신호에 응답하여 라이트 인에이블 신호의 오프셋을 설정하는 코스 트레이닝 회로를 포함한다.

Description

반도체 장치, 반도체 시스템 및 트레이닝 방법{Semiconductor Apparatus, Semiconductor System and Training Method}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 장치, 반도체 시스템 및 트레이닝 방법에 관한 것이다.
반도체 장치는 외부(예를 들어, 컨트롤러)에서 신호를 입력 받고, 입력 받은 신호에 응답하여 동작한다. 반도체 장치의 동작 속도가 높아지면서, 반도체 메모리 장치 클럭에 동기되어 신호를 입력 받고, 클럭에 동기되어 동작하도록 반도체 장치는 설계된다.
반도체 장치가 클럭에 동기되어 정상적으로 동작하도록, 반도체 장치를 트레이닝시켜, 트레이닝 결과를 반도체 장치에 적용하기도 한다.
본 발명은 최적의 트레이닝 동작을 수행할 수 있는 반도체 장치, 반도체 시스템 및 트레이닝 방법을 제공하기 위한 것이다.
본 발명의 실시예에 따른 반도체 장치는 클럭, 데이터 스트로브 신호, 커맨드에 응답하여 파인 결과 신호를 생성하는 파인 트레이닝 회로; 및 상기 클럭, 데이터 스트로브 신호, 및 커맨드에 응답하여 코스 결과 신호를 생성하고, 오프셋 제어 신호에 응답하여 라이트 인에이블 신호의 오프셋을 설정하는 코스 트레이닝 회로를 포함한다.
본 발명의 실시예에 따른 반도체 시스템은 클럭, 커맨드, 데이터 스트로브 신호, 및 오프셋 제어 신호를 출력하고, 파인 결과 신호 및 코스 결과 신호를 입력 받는 컨트롤러; 및 상기 클럭, 상기 커맨드, 상기 데이터 스트로브 신호에 응답하여 상기 파인 결과 신호 및 상기 코스 결과 신호를 생성 및 출력하고, 상기 오프셋 제어 신호에 응답하여 라이트 인에이블 신호의 출력 타이밍을 결정하는 반도체 장치를 포함한다.
본 발명의 실시예에 따른 트레이닝 방법은 데이터 스트로브 신호와 라이트 커맨드의 위상을 비교하는 위상 비교 단계; 상기 위상 비교 단계의 결과에 따라 상기 데이터 스트로브 신호의 출력 타이밍을 가변시켜 다시 상기 위상 비교 단계를 수행하는 동일 여부 판단 단계; 상기 동일 여부 판단 단계에서 위상 비교 결과가 동일하면 상기 라이트 커맨드에 응답하여 라이트 인에이블 신호를 생성하는 신호 생성 단계; 상기 라이트 인에이블 신호의 인에이블 구간동안 상기 데이터 스트로브 신호를 카운팅하는 카운팅 단계; 상기 카운팅 단계의 결과를 컨트롤러에 출력하는 출력 단계; 및 상기 카운팅 단계의 결과에 따라 생성된 오프셋 제어 신호를 상기 컨트롤러로부터 입력 받아 상기 라이트 인에이블 신호의 오프셋을 설정하는 설정 단계를 포함한다.
본 발명에 따른 반도체 장치, 반도체 시스템 및 트레이닝 방법은 최적의 트레이닝 동작을 수행할 수 있는 장점이 있다.
도 1은 본 발명의 실시예에 따른 반도체 시스템의 구성도,
도 2는 도 1의 파인 트레이닝 회로의 구성도,
도 3은 도 2의 코스 트레이닝 회로의 구성도,
도 4는 본 발명의 실시예에 따른 반도체 장치의 트레이닝 방법을 도시한 순서도
도 5는 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하기 위한 타이밍도이다.
본 발명의 실시예에 따른 반도체 시스템은 도 1에 도시된 바와 같이, 컨트롤러(100), 및 반도체 장치(200)를 포함할 수 있다.
상기 컨트롤러(100)는 클럭(CLK), 데이터 스트로브 신호(DQS), 커맨드(CMD) 및 오프셋 제어 신호(OS_ctrl)를 제공하고, 파인 결과 신호(F_r) 및 코스 결과 신호(C_r)를 제공 받을 수 있다. 예를 들어, 상기 컨트롤러(100)는 상기 클럭(CLK), 상기 데이터 스트로브 신호(DQS), 및 상기 커맨드(CMD)에 의해 파인 트레이닝 동작을 수행한 반도체 장치로부터 제공된 상기 파인 결과 신호(F_r)에 응답하여 상기 데이터 스트로브 신호(DQS)의 출력 타이밍을 조절할 수 있다. 또한, 상기 컨트롤러(100)는 상기 클럭(CLK), 상기 데이터 스트로브 신호(DQS), 및 상기 커맨드(CMD)에 의해 코스 트레이닝 동작을 수행한 반도체 장치로부터 제공된 상기 코스 결과 신호(C_r)에 응답하여 상기 오프셋 제어 신호(OS_ctrl)를 생성할 수 있다.
상기 반도체 장치(200)는 상기 클럭(CLK), 상기 데이터 스트로브 신호(DQS), 상기 커맨드(CMD) 및 상기 오프셋 제어 신호(OS_ctrl)에 응답하여 설정된 동작을 수행하고, 그 결과를 상기 파인 결과 신호(F_r) 및 상기 코스 결과 신호(C_r)로서 상기 컨트롤러(100)에 제공할 수 있다. 예를 들어, 상기 반도체 장치(200)는 상기 클럭(CLK), 상기 데이터 스트로브 신호(DQS) 및 상기 커맨드(CMD)에 응답하여 상기 파인 트레이닝 동작을 수행하고, 상기 파인 트레이닝 결과를 상기 파인 결과 신호(F_r)로서 상기 컨트롤러(100)에 제공할 수 있다. 상기 반도체 장치(200)는 상기 클럭(CLK), 상기 데이터 스트로브 신호(DQS) 및 상기 커맨드(CMD)에 응답하여 상기 코스 트레이닝 동작을 수행하고, 상기 코스 트레이닝 결과를 상기 코스 결과 신호(C_r)로서 상기 컨트롤러(100)에 제공할 수 있다. 또한, 상기 반도체 장치(200)는 상기 오프셋 제어 신호(OS_ctrl)에 응답하여 상기 커맨드(CMD)에 의해 내부적으로 생성된 신호(예를 들어, 라이트 인에이블 신호, WE_s, 도 3에 도시)의 출력 타이밍 즉, 오프셋을 설정할 수 있다.
상기 반도체 장치(200)는 파인 트레이닝 회로(210), 및 코스 트레이닝 회로(220)를 포함할 수 있다.
상기 파인 트레이닝 회로(210)는 상기 커맨드(CMD), 상기 클럭(CLK) 및 상기 데이터 스트로브 신호(DQS)에 응답하여 상기 파인 결과 신호(F_r)를 생성할 수 있다. 예를 들어, 상기 파인 트레이닝 회로(210)는 상기 커맨드(CMD)를 상기 클럭(CLK)에 동기시키고, 상기 클럭(CLK)에 동기된 상기 커맨드(CMD)와 상기 데이터 스트로브 신호(DQS)의 위상을 비교하며, 위상 비교 결과를 상기 파인 결과 신호(F_r)로서 출력할 수 있다.
상기 코스 트레이닝 회로(220)는 상기 커맨드(CMD), 상기 클럭(CLK) 및 상기 데이터 스트로브 신호(DQS)에 응답하여 상기 코스 결과 신호(C_r)를 생성할 수 있다. 예를 들어, 상기 코스 트레이닝 회로(220)는 상기 클럭(CLK) 및 상기 커맨드(CMD)에 응답하여 상기 라이트 인에이블 신호(WE_s)를 생성하고, 상기 라이트 인에이블 신호(WE_s)의 인에이블 구간동안 상기 데이터 스트로브 신호(DQS)의 라이징 엣지(또는 폴링 엣지)를 카운팅하여, 카운팅한 결과를 상기 코스 결과 신호(C_r)로서 출력할 수 있다.
상기 파인 트레이닝 회로(210)는 도 2에 도시된 바와 같이, 제 1 래치 회로(211), 및 위상 비교 회로(212)를 포함할 수 있다.
상기 제 1 래치 회로(211)는 상기 커맨드(CMD)를 상기 클럭(CLK)에 동기시켜 래치 커맨드(CMD_c)로서 출력할 수 있다.
상기 위상 비교 회로(212)는 상기 래치 커맨드(CMD_c)와 상기 데이터 스트로브 신호(DQS)의 위상을 비교하여, 위상 비교 결과를 상기 파인 결과 신호(F_r)로서 출력할 수 있다. 이때, 상기 커맨드(CMD)는 라이트 동작을 수행하라는 라이트 커맨드(Write Command)일 수 있다. 예를 들어, 상기 위상 비교 회로(212)는 상기 래치 커맨드(CMD_c)의 라이징 타이밍에 상기 데이터 스트로브 신호(DQS)의 레벨이 하이 레벨이면 하이 레벨의 상기 파인 결과 신호(F_r)를 출력할 수 있다. 상기 위상 비교 회로(212)는 상기 래치 커맨드(CMD_c)의 라이징 타이밍에 상기 데이터 스트르브 신호(DQS)의 레벨이 로우 레벨이면 로우 레벨의 상기 파인 결과 신호(F_r)를 출력할 수 있다.
상기 코스 트레이닝 회로(220)는 도 3에 도시된 바와 같이, 라이트 인에이블 신호 생성 회로(211), 오프셋 제어 회로(212), 카운팅 입력 신호 생성 회로(213), 카운팅 회로(214), 및 트레이닝 결과 출력 회로(215)를 포함할 수 있다.
상기 코스 트레이닝 회로(220)는 상기 커맨드(CMD) 및 상기 클럭(CLK)에 응답하여 예비 라이트 인에이블 신호(WE_sp)를 생성할 수 있다.
상기 오프셋 제어 회로(212)는 상기 오프셋 제어 신호(OS_ctrl)에 응답하여 상기 예비 라이트 인에이블 신호(WE_sp)를 상기 클럭(CLK)의 한 주기를 단위로 지연시켜 상기 라이트 인에이블 신호(WE_s)로서 출력할 수 있다. 예를 들어, 상기 오프셋 제어 회로(212)는 상기 오프셋 제어 신호(OS_ctrl)에 응답하여 상기 예비 라이트 인에이블 신호(WE_sp)의 출력 타이밍을 상기 클럭(CLK)의 한 주기를 단위로 지연량을 가변시키고, 지연된 신호를 상기 라이트 인에이블 신호(WE_s)로서 출력할 수 있다. 상기 오프셋 제어 회로(212)는 초기 지연량을 가지고 있으며, 상기 오프셋 제어 신호(OS_ctrl)에 응답하여 초기 지연량이 가변될 수 있다.
상기 카운팅 입력 신호 생성 회로(213)는 상기 라이트 인에이블 신호(WE_s)의 인에이블 구간동안만 상기 데이터 스트로브 신호(DQS)를 통과시켜 카운팅 입력 신호(WE_dqs)를 생성할 수 있다. 예를 들어, 상기 카운팅 입력 신호 생성 회로(213)는 상기 데이터 스트로브 신호(DQS)를 상기 라이트 인에이블 신호(WE_s)의 인에이블 구간동안만 통과시키고, 통과된 상기 데이트 스트로브 신호(DQS)를 상기 카운팅 입력 신호(WE_dqs)로서 출력한다.
상기 카운팅 입력 신호 생성 회로(213)는 제 2 래치 회로(213-1) 및 제 1 앤드 게이트(AND1)를 입력 받는다.
상기 제 2 래치 회로(213-1)는 상기 라이트 인에이블 신호(WE_s)를 신호 입력단에 입력 받고, 상기 데이터 스트로브 신호(DQS)를 클럭 입력단에 입력 받는다. 예를 들어, 상기 제 2 래치 회로(213-1)는 상기 라이트 인에이블 신호(WE_s)를 상기 데이터 스트로브 신호(DQS)에 동기시켜 출력할 수 있다.
상기 제 1 앤드 게이트(AND1)는 상기 제 2 래치 회로(213-1)의 출력 신호와 상기 데이터 스트로브 신호(DQS)를 앤드 연산하여 상기 카운팅 입력 신호(WE_dqs)로서 출력할 수 있다. 상기 제 1 앤드 게이트(AND1)는 상기 제 2 래치 회로(213-1)의 출력 신호와 상기 데이터 스트로브 신호(DQS)를 입력 받아 상기 카운팅 입력 신호(WE_dqs)를 출력할 수 있다. 즉, 상기 제 1 앤드 게이트(AND1)는 상기 제 2 래치 회로(213-1)의 출력 신호의 인에이블 구간동안만 상기 데이터 스트로브 신호(DQS)를 출력시켜, 상기 카운팅 입력 신호(WE_dqs)를 생성할 수 있다.
상기 카운팅 회로(214)는 카운팅 인에이블 신호(Count_en)에 응답하여 상기 카운팅 입력 신호(WE_dqs)의 라이징 엣지(또는 폴링 엣지)를 카운팅하고, 카운팅 결과를 카운트 신호(CNT)로서 출력할 수 있다.
상기 카운팅 회로(214)는 제 2 앤드 게이트(AND2), 인버터(IV1), 및 카운터(214-1)를 포함할 수 있다. 상기 제 2 앤드 게이트(AND2)는 상기 카운팅 입력 신호(WE_dqs) 및 상기 카운팅 인에이블 신호(Count_en)를 입력 받는다. 상기 인버터(IV1)는 상기 카운팅 인에이블 신호(Count_en)를 입력 받는다. 상기 카운터(214-1)는 상기 인버터(IV1)의 출력 신호를 리셋단에 입력 받고, 상기 제 2 앤드 게이트(AND2)의 출력 신호를 신호 입력단에 입력 받으며, 출력단에서 상기 카운트 신호(CNT)를 출력할 수 있다. 상기 카운터(214-1)는 상기 인버터(IV1)의 출력 신호에 응답하여 상기 제 2 앤드 게이트(AND2)의 출력 신호를 카운팅하고, 카운팅한 결과를 상기 카운트 신호(CNT)로서 출력하거나, 상기 카운트 신호(CNT)를 초기화시킬 수 있다.
이와 같이 구성된 상기 카운팅 회로(214)는 상기 카운팅 인에이블 신호(Count_en)가 인에이블되면 상기 카운팅 입력 신호(WE_dqs)의 라이징 엣지(또는 폴링 엣지)를 카운팅하고, 카운팅한 결과를 상기 카운트 신호(CNT)로서 출력할 수 있다. 또한 상기 카운팅 회로(214)는 상기 카운팅 인에이블 신호(Count_en)가 디스에이블되면 상기 카운트 신호(CNT)를 초기화시킬 수 있다.
상기 트레이닝 결과 출력 회로(215)는 상기 카운팅 인에이블 신호(Count_en)에 응답하여 상기 카운트 신호(CNT) 및 데이터(DATA) 중 하나를 출력할 수 있다. 예를 들어, 상기 트레이닝 결과 출력 회로(215)는 상기 카운팅 인에이블 신호(Count_en)가 인에이블되면 상기 카운트 신호(CNT) 및 상기 데이터(DATA) 중 상기 카운트 신호(CNT)를 상기 코스 결과 신호(C_r)로서 출력할 수 있다. 상기 트레이닝 결과 출력 회로(215)는 상기 카운팅 인에이블 신호(Count_en)가 디스에이블되면 상기 카운트 신호(CNT) 및 상기 데이터(DATA) 중 상기 데이터(DATA)를 출력할 수 있다. 이때, 상기 데이터(DATA)는 데이터 저장 영역으로부터 출력된 신호일 수 있다.
상기 트레이닝 결과 출력 회로(215)는 선택 회로(215-1), 및 데이터 출력 회로(215-2)를 포함할 수 있다.
상기 선택 회로(215-1)는 상기 카운팅 인에이블 신호(Count_en)에 응답하여 상기 카운트 신호(CNT) 및 상기 데이터(DATA) 중 하나를 출력할 수 있다. 예를 들어, 상기 선택 회로(215-1)는 상기 카운팅 인에이블 신호(Count_en)가 인에이블되면 상기 카운트 신호(Count_en)를 출력하고, 상기 카운팅 인에이블 신호(Count_en)가 디스에이블되면 상기 데이터(DATA)를 출력할 수 있다. 이때, 상기 선택 회로(215-1)는 멀티 플렉서일 수 있다.
상기 데이터 출력 회로(215-2)는 상기 선택 회로(215-1)의 출력 신호를 반도체 장치 외부로 출력하는 회로일 수 있다. 예를 들어, 상기 데이터 출력 회로(215-1)는 병렬 형태의 신호를 직렬 형태의 신호로서 변화시키는 회로를 포함할 수 있다. 상기 데이터 출력 회로(215-2)는 반도체 장치의 트레이닝 동작 수행시 상기 코스 결과 신호(C_r)를 출력할 수 있다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 장치, 반도체 시스템 및 트레이닝 방법의 동작에 대해 설명하면 다음과 같다.
본 발명의 실시예에 따른 반도체 장치의 동작은 다음과 같다.
본 발명의 실시예에 따른 반도체 장치(200)는 클럭(CLK), 데이터 스트로브 신호(DQS), 및 커맨드(CMD)에 응답하여 파인 결과 신호(F_r) 및 코스 결과 신호(C_r)를 생성하여 출력하고, 오프셋 제어 신호(OS_ctrl)에 응답하여 라이트 인에이블 신호(WE_s)의 인에이블 타이밍 즉 출력 타이밍을 제어할 수 있다.
더욱 상세히 설명하면 다음과 같다.
상기 반도체 장치(200)의 파인 트레이닝 회로(210)는 상기 클럭(CLK)에 상기 커맨드(CMD)를 동기시키고, 상기 클럭(CLK)에 동기된 커맨드(CMD)와 상기 데이터 스트로브 신호(DQS)를 위상 비교하여 상기 파인 결과 신호(F_r)를 출력한다.
도 2의 제 1 래치 회로(210)에서 상기 클럭(CLK)과 상기 커맨드(CMD)를 동기시키고, 위상 비교 회로(212)에서 상기 제 1 래치 회로(210)의 출력과 상기 데이터 스트로브 신호(DQS)의 위상을 비교하여 상기 파인 결과 신호(F_r)를 출력한다.
상기 반도체 장치(200)의 코스 트레이닝 회로(220)는 상기 커맨드(CMD) 및 상기 클럭(CLK)에 응답하여 상기 라이트 인에이블 신호(WE_s)를 생성하고, 상기 라이트 인에이블 신호(WE_s)의 인에이블 구간동안 상기 데이터 스트로브 신호(DQS)의 라이징 엣지(또는 폴링 엣지)를 카운팅하여, 카운팅 결과를 상기 코스 결과 신호(C_r)로서 출력한다.
상기 반도체 장치(200)의 코스 트레이닝 회로(220)는 상기 오프셋 제어 신호(OS_ctrl)에 응답하여 상기 라이트 인에이블 신호(WE_s)의 인에이블 타이밍 즉 상기 라이트 인에이블 신호(WE_s)의 출력 타이밍을 제어한다.
도 3의 라이트 인에이블 신호 생성 회로(211)에서 상기 커맨드(CMD) 및 상기 클럭(CLK)에 응답하여 예비 라이트 인에이블 신호(WE_sp)를 생성하고, 상기 오프셋 제어 회로(212)에서 상기 오프셋 제어 신호(OS_ctrl)에 따른 지연량으로 상기 예비 라이트 인에이블 신호(WE_sp)를 지연시켜 상기 라이트 인에이블 신호(WE_s)로서 출력한다. 카운팅 입력 신호 생성 회로(213)는 상기 데이터 스트로브 신호(DQS)를 상기 라이트 인에이블 신호(WE_s)의 인에이블 구간동안 통과시켜 카운팅 입력 신호(WE_dqs)로서 출력하고, 카운팅 회로(214)에서 상기 카운팅 입력 신호(WE_dqs)의 라이징 엣지(또는 폴링 엣지)를 카운팅하여 카운트 신호(CNT)를 출력한다. 트레이닝 결과 출력 회로(215)는 트레이닝 동작시 데이터(DATA) 대신 상기 카운트 신호(CNT)를 상기 코스 결과 신호(C_r)로서 출력한다.
트레이닝 동작시 반도체 장치(200)는 상기와 같이 동작하고, 반도체 장치(200)의 출력 신호에 따라 컨트롤러(100)의 동작을 설명한다.
상기 컨트롤러(100)는 상기 파인 결과 신호(F_r)에 응답하여 상기 데이터 스트로브 신호(DQS)의 출력 타이밍을 가변시킨다.
상기 컨트롤러(100)는 상기 코스 결과 신호(C_r)에 응답하여 상기 오프셋 제어 신호(OS_ctrl)를 생성한다.
이와 같이 동작하는 반도체 장치 및 컨트롤러를 포함하는 반도체 시스템의 트레이닝 동작을 설명하면 다음과 같다.
상기 컨트롤러(100)는 상기 클럭(CLK), 상기 데이터 스트로브 신호(DQS) 및 상기 커맨드(CMD)를 상기 반도체 장치(200)에 제공한다.
상기 반도체 장치(100)는 상기 커맨드(CMD, 예를 들어, 라이트 명령)를 상기 클럭(CLK)에 동기시키고, 동기된 커맨드(CMD_c)와 상기 데이터 스트로브 신호(DQS)의 위상을 비교하여 상기 파인 결과 신호(F_r)를 상기 컨트롤러(100)에 제공한다. 상기에 설명한 상기 반도체 장치(200)의 동작은 상기 반도체 장치(200)에 포함된 상기 파인 트레이닝 회로(210)의 동작이다.
상기 컨트롤러(100)는 상기 파인 결과 신호(F_r)에 응답하여 상기 데이터 스트로브 신호(DQS)의 출력 타이밍을 가변시킨다.
상기 컨트롤러(100)와 상기 반도체 장치(200)는 상기 파인 결과 신호(F_r)에 응답하여 상기 커맨드(CMD)와 상기 데이터 스트로브 신호(DQS)의 위상이 동일해질 때까지 상기 컨트롤러(100)는 상기 커맨드(CMD), 상기 클럭(CLK) 및 상기 데이터 스트로브 신호(DQS)를 상기 반도체 장치(200)에 제공하고, 상기 반도체 장치(200)는 위상 비교 결과를 상기 파인 결과 신호(F_r)로서 상기 컨트롤러(100)에 제공하는 파인 트레이닝 동작을 반복한다.
상기 반도체 장치(200)가 입력받는 상기 커맨드(CMD)와 상기 데이터 스트로브 신호(DQS)의 위상이 매칭이 되면, 상기 반도체 장치(200)는 상기 파인 트레이닝 동작을 종료한다.
상기 파인 트레이닝 동작이 종료되면, 이후 상기 반도체 장치(200)은 코스 트레이닝 동작을 시작한다. 상기 코스 트레이닝 동작은 상기 반도체 장치(200)의 코스 트레이닝 회로(220)의 동작이다.
상기 컨트롤러(100)는 상기 파인 트레이닝 결과에 따라 상기 클럭(CLK), 상기 데이터 스트로브 신호(DQS) 및 상기 커맨드(CMD)를 상기 반도체 장치(200)에 제공한다.
상기 반도체 장치(200)의 코스 트레이닝 회로(220)는 상기 커맨드(CMD) 및 상기 클럭(CLK)에 응답하여 예비 라이트 인에이블 신호(WE_sp)를 생성하고, 상기 오프셋 제어 신호(OS_ctrl)에 응답하여 상기 예비 라이트 신호(WE_sp)를 기초 지연량만큼 지연시켜 상기 라이트 인에이블 신호(WE_s)를 생성한다. 상기 코스 트레이닝 회로(220)는 상기 라이트 인에이블 신호(WE_s)의 인에이블 구간동안만 상기 데이터 스트로브 신호(DQS)를 통과시켜 상기 카운팅 입력 신호(WE_dqs)를 생성하고, 상기 카운팅 입력 신호(WE_dqs)의 라이징 엣지(또는 폴링 엣지)를 카운팅하여 상기 카운트 신호(CNT)를 생성한다. 상기 코스 트레이닝 회로(220)는 상기 카운트 신호(CNT)를 상기 코스 결과 신호(C_r)로서 상기 컨트롤러(100)에 제공하고, 상기 컨트롤러(100)는 상기 코스 결과 신호(C_r)에 응답하여 상기 오프셋 제어 신호(OS_ctrl)를 생성하여 상기 반도체 장치(200)에 제공한다. 상기 반도체 장치(200)는 상기 오프셋 제어 신호(OS_ctrl)에 응답하여 상기 기초 지연량의 지연량을 상기 클럭(CLK)의 한주기 단위로 줄이거나 증가시켜 상기 라이트 인에이블 신호(WE_s)의 출력 타이밍을 제어한다.
더욱 상세히 상기 파인 트레이닝 동작 및 상기 코스 트레이닝 동작을 설명한다.
상기 컨트롤러(100)는 상기 커맨드(CMD), 주기적으로 천이하는 상기 클럭(CLK) 및 설정된 개수의 라이징 엣지가 포함된 상기 데이터 스트로브 신호(DQS)를 상기 반도체 장치(200)에 제공한다.
상기 반도체 장치(200)는 상기 클럭(CLK)과 상기 커맨드(CMD)를 동기시켜 상기 래치 커맨드(CMD_c)를 생성하고, 상기 래치 커맨드(CMD_c)의 위상과 상기 데이터 스트로브 신호(DQS)의 위상을 비교하여 동일한지 여부를 상기 파인 결과 신호(F_r)로서 상기 컨트롤러(100)에 제공한다.
상기 컨트롤러(100)는 상기 래치 커맨드(CMD_c)의 위상과 상기 데이터 스트로브 신호(DQS)의 위상이 동일해질까지 상기 파인 결과 신호(F_r)에 응답하여 상기 데이터 스트로브 신호(DQS)의 출력 타이밍을 가변시킨다.
상기 파인 트레이닝 동작은 상기 반도체 장치(200)가 입력 받는 상기 커맨드(CMD)와 상기 데이터 스트로브 신호(DQS)의 위상을 동일하게 하는 동작으로서, 상기 파인 트레이닝 동작을 통해 상기 커맨드(CMD)와 상기 데이터 스트로브 신호(DQS)의 위상이 동일하게 되었더라도, 상기 커맨드(CMD)가 상기 데이터 스트로브 신호(DQS)의 설정된 개수의 라이징 엣지 중 몇 번째 라이징 엣지에 매칭되었는지 알 수 가 없다.
그러므로, 상기 파인 트레이닝 동작이 완료된 이후 상기 코스 트레이닝 동작을 수행한다.
상기 파인 트레이닝 동작이 완료된 이후 상기 데이터 스트로브 신호(DQS)의 출력 타이밍이 상기 컨트롤러(100)에 의해 결정되고, 상기 컨트롤러(100)는 상기 파인 트레이닝 동작이 완료된 이후에도 상기 코스 트레이닝 동작을 위해 상기 반도체 장치(200)에 상기 클럭(CLK), 상기 데이터 스트로브 신호(DQS) 및 상기 커맨드(CMD)를 제공한다.
상기 코스 트레이닝 동작에서는 상기 커맨드(CMD)와 상기 클럭(CLK)에 응답하여 라이트 인에이블 신호(WE_s)를 생성하고, 상기 라이트 인에이블 신호(WE_s)의 인에이블 구간동안 상기 데이터 스트로브 신호(DQS)의 라이징 엣지가 몇 개 인지를 카운트하여, 카운트 결과를 상기 코스 결과 신호(C_r)로서 상기 컨트롤러(100)에 다시 제공한다. 상기 컨트롤러(100)는 상기 코스 결과 신호(C_r)에 응답하여 상기 컨트롤러(100)가 상기 반도체 장치(200)의 내부에서 생성되는 상기 라이트 인에이블 신호(WE_s)의 출력 타이밍을 제어할 수 있도록 상기 오프셋 제어 신호(OS_ctrl)를 생성한다. 상기 반도체 장치(200)는 상기 오프셋 제어 신호(OS_ctrl)에 응답하여 상기 라이트 인에이블 신호(WE_s)의 출력 타이밍을 가변시킴으로써, 상기 반도체 장치(200)는 상기 컨트롤러(100)로부터 입력되는 상기 데이터 스트로브 신호(DQS)의 설정된 개수의 라이징 엣지를 카운트하여, 상기 데이터 스트로브 신호(DQS)가 포함하는 라이징 엣지가 모두 카운팅되도록 상기 오프셋 제어 신호(OS_ctrl)를 카운팅하여 그 결과를 상기 코스 결과 신호(C_r)로서 상기 컨트롤러(100)에 제공한다.
이와 같은 파인 트레이닝 동작과 코스 트레이닝 동작을 도 4 및 도 5를 참조하여 간략히 설명하면 다음과 같다.
상기 데이터 스트로브 신호(DQS)와 상기 커맨드(CMD, 예를 들어, 라이트 커맨드)의 위상을 비교(S10)하고, 위상 비교 결과가 동일하지 않으면(No), 상기 컨트롤러(100)가 상기 데이터 스트로브 신호(DQS)의 출력 타이밍을 가변시키고, 상기 반도체 장치(200)는 다시 데이터 스트로브 신호(DQS)와 상기 커맨드(CMD)의 위상을 비교한다(S20)
상기 커맨드(CMD)와 상기 데이터 스트로브 신호(DQS)의 위상이 동일해지면(Yes) 즉, 상기 데이터 스트로브 신호(DQS)가 클럭(CLK)에 동기된 상기 커맨드(CMD)에 의해 얼라인(Aligned)되면 파인 트레이닝 동작을 종료되고, 코스 트레이닝 동작이 시작된다.
상기 커맨드(CMD, 예를 들어, 라이트 커맨드)에 응답하여 라이트 인에이블 신호(WE_s)를 생성한다(S30).
상기 라이트 인에이블 신호(WE_s)의 인에이블 구간동안 상기 데이터 스트로브 신호(DQS)의 라이징 엣지(또는 폴링 엣지)를 카운팅하고(S40), 카운팅한 결과를 상기 컨트롤러(100)에 제공하며(S50), 상기 컨트롤러(100)는 카운팅한 결과에 따라 상기 오프셋 제어 신호(OS_ctrl)를 생성한다(S60). 상기 반도체 장치(200)는 상기 오프셋 제어 신호(OS_ctrl)에 응답하여 상기 라이트 인에이블 신호(WE_s)의 출력 타이밍 즉, 상기 라이트 인에이블 신호(WE_s)의 오프셋을 설정한다.
더욱 상세히 설명하면, 상기 라이트 인에이블 신호(WE_s)의 인에이블 구간동안 얼라인된 상기 데이터 스트로브 신호(DQS)만을 카운터 입력 신호(WE_dqs)로서 카운터(214-1)에 입력시키고, 상기 카운터(214-1)는 카운팅한 결과를 상기 컨트롤러(100)에 제공한다.
도 5를 참조하면, 상기 라이트 인에이블 신호(WE_s)의 인에이블 타이밍이 늦을 경우 얼라인된 즉, 상기 컨트롤러(100)에서 보낸 상기 데이터 스트로브 신호는 9개의 라이징 엣지를 갖는 반면, 상기 카운터 입력 신호(WE_dqs)는 6개의 라이징 엣지를 갖는다. 상기 카운터(214-1)는 상기 컨트롤러(100)에 6개의 라이징 엣지를 카운팅한 결과를 출력하게 되고, 상기 컨트롤러(100)는 상기 오프셋 제어 신호(OS_ctr l)를 통해 오프 셋 제어 회로(212)의 오프셋 값을 제어한다. 즉, 상기 컨트롤러(100)는 상기 라이트 인에이블 신호(WE_s)의 인에이블 타이밍을 클럭(CLK)의 3주기만큼 앞당기도록 상기 오프셋 제어 회로(212)를 제어한다. 다시 인에이블 타이밍이 앞당겨진 상기 라이트 인에이블 신호(WE_s)의 인에이블 구간동안 상기 데이터 스트로브 신호(DQS)를 통과시켜 상기 카운터 입력 신호(WE_dqs)를 생성하고, 상기 카운터 입력 신호(WE_dqs)가 9개의 라이징 엣지를 가지면 상기 코스 트레이닝 동작이 종료된다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (14)

  1. 클럭, 데이터 스트로브 신호, 커맨드에 응답하여 파인 결과 신호를 생성하는 파인 트레이닝 회로; 및
    상기 클럭, 데이터 스트로브 신호, 및 커맨드에 응답하여 코스 결과 신호를 생성하고, 오프셋 제어 신호에 응답하여 라이트 인에이블 신호의 오프셋을 설정하는 코스 트레이닝 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 파인 트레이닝 회로는
    상기 클럭에 상기 커맨드를 동기시키고, 동기된 커맨드와 상기 데이터 스트로브 신호의 위상을 비교하여 상기 파인 결과 신호를 생성하는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 파인 트레이닝 회로는
    상기 클럭에 상기 커맨드를 동기시켜 래치 커맨드를 생성하는 래치 회로, 및
    상기 래치 커맨드와 상기 데이터 스트로브 신호의 위상을 비교하여 상기 파인 결과 신호를 생성하는 위상 비교 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 코스 트레이닝 회로는
    상기 커맨드 및 상기 클럭에 응답하여 상기 라이트 인에이블 신호를 생성하고, 상기 라이트 인에이블 신호의 인에이블 구간동안 상기 데이터 스트로브 신호의 라이징 엣지 또는 폴링 엣지를 카운팅하여, 카운팅한 결과를 상기 코스 결과 신호로서 출력하는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 코스 트레이닝 회로는
    상기 커맨드 및 상기 클럭에 응답하여 예비 라이트 인에이블 신호를 생성하는 라이트 인에이블 신호 생성 회로,
    상기 오프셋 제어 신호에 응답하여 상기 예비 라이트 인에이블 신호의 출력 타이밍을 결정하여 상기 라이트 인에이블 신호로서 출력하는 오프셋 제어 회로,
    상기 라이트 인에이블 신호의 인에이블 구간동안만 상기 데이터 스트로브 신호를 카운팅 입력 신호로서 출력하는 카운팅 입력 신호 생성 회로,
    상기 카운팅 입력 신호의 라이징 엣지 또는 폴링 엣지를 카운팅하여 카운트 신호를 생성하는 카운팅 회로, 및
    상기 카운트 신호를 상기 코스 결과 신호로서 출력하는 트레이닝 결과 출력 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 오프셋 제어 회로는
    상기 오프셋 제어 신호에 응답하여 상기 예비 라이트 인에이블 신호의 출력 타이밍을 상기 클럭의 한 주기를 단위로 가변시키는 것을 특징으로 하는 반도체 장치.
  7. 제 5 항에 있어서,
    상기 카운팅 입력 신호 생성 회로는
    카운팅 인에이블 신호가 인에이블되면 상기 카운팅 입력 신호를 생성하고,
    상기 카운팅 회로는
    상기 카운트 인에이블 신호가 인에이블되면 카운팅 동작을 수행하고,
    상기 트레이닝 결과 출력 회로는
    상기 카운트 인에이블 신호가 인에이블되면 상기 카운트 신호를 상기 코스 결과 신호로서 출력하고, 상기 카운트 인에이블 신호가 디스에이블되면 데이터를 출력하는 것을 특징으로 하는 반도체 장치.
  8. 클럭, 커맨드, 데이터 스트로브 신호, 및 오프셋 제어 신호를 출력하고, 파인 결과 신호 및 코스 결과 신호를 입력 받는 컨트롤러; 및
    상기 클럭, 상기 커맨드, 상기 데이터 스트로브 신호에 응답하여 상기 파인 결과 신호 및 상기 코스 결과 신호를 생성 및 출력하고, 상기 오프셋 제어 신호에 응답하여 라이트 인에이블 신호의 출력 타이밍을 결정하는 반도체 장치를 포함하는 것을 특징으로 하는 반도체 시스템.
  9. 제 8 항에 있어서,
    상기 컨트롤러는
    상기 파인 결과 신호에 응답하여 상기 데이터 스트로브 신호의 출력 타이밍을 제어하고, 상기 코스 결과 신호에 응답하여 상기 오프셋 제어 신호를 생성하는 것을 특징으로 하는 반도체 시스템.
  10. 제 9 항에 있어서,
    상기 반도체 장치는
    상기 커맨드를 상기 클럭에 동기시켜 래치 커맨드를 생성하고, 상기 래치 커맨드와 상기 데이터 스트로브 신호의 위상을 비교하여 상기 파인 결과 신호를 생성하는 것을 특징으로 반도체 시스템.
  11. 제 10 항에 있어서,
    상기 반도체 장치는
    상기 클럭 및 상기 커맨드에 응답하여 상기 래치 커맨드를 생성하는 래치 회로, 및
    상기 래치 커맨드와 상기 데이터 스트로브 신호의 위상을 비교하여 상기 파인 결과 신호를 생성하는 위상 비교 회로를 포함하는 파인 트레이닝 회로를 구비하는 것을 특징으로 하는 반도체 시스템.
  12. 제 9 항에 있어서,
    상기 반도체 장치는
    상기 커맨드 및 상기 클럭에 응답하여 상기 라이트 인에이블 신호를 생성하고, 상기 라이트 인에이블 신호의 인에이블 구간동안 상기 데이터 스트로브 신호를 출력하여 카운팅 입력 신호를 생성하며, 상기 카운팅 입력 신호의 라이징 엣지를 카운팅하여 카운팅 결과를 상기 코스 결과 신호로서 출력하는 것을 특징으로 하는 반도체 시스템.
  13. 제 12 항에 있어서,
    상기 반도체 장치는
    상기 커맨드 및 상기 클럭에 응답하여 예비 라이트 인에이블 신호를 생성하는 라이트 인에이블 신호 생성 회로,
    상기 오프셋 제어 신호에 응답하여 상기 예비 라이트 인에이블 신호의 출력 타이밍을 결정하여 상기 라이트 인에이블 신호로서 출력하는 오프셋 제어 회로,
    상기 라이트 인에이블 신호의 인에이블 구간동안만 상기 데이터 스트로브 신호를 카운팅 입력 신호로서 출력하는 카운팅 입력 신호 생성 회로,
    상기 카운팅 입력 신호의 라이징 엣지 또는 폴링 엣지를 카운팅하여 카운트 신호를 생성하는 카운팅 회로, 및
    상기 카운트 신호를 상기 코스 결과 신호로서 출력하는 트레이닝 결과 출력 회로를 포함하는 코스 트레이닝 회로를 구비하는 것을 특징으로 하는 반도체 시스템.
  14. 데이터 스트로브 신호와 라이트 커맨드의 위상을 비교하는 위상 비교 단계;
    상기 위상 비교 단계의 결과에 따라 상기 데이터 스트로브 신호의 출력 타이밍을 가변시켜 다시 상기 위상 비교 단계를 수행하는 동일 여부 판단 단계;
    상기 동일 여부 판단 단계에서 위상 비교 결과가 동일하면 상기 라이트 커맨드에 응답하여 라이트 인에이블 신호를 생성하는 신호 생성 단계;
    상기 라이트 인에이블 신호의 인에이블 구간동안 상기 데이터 스트로브 신호를 카운팅하는 카운팅 단계;
    상기 카운팅 단계의 결과를 컨트롤러에 출력하는 출력 단계; 및
    상기 카운팅 단계의 결과에 따라 생성된 오프셋 제어 신호를 상기 컨트롤러로부터 입력 받아 상기 라이트 인에이블 신호의 오프셋을 설정하는 설정 단계를 포함하는 것을 특징으로 하는 트레이닝 방법.
KR1020160171865A 2016-12-15 2016-12-15 반도체 장치, 반도체 시스템 및 트레이닝 방법 KR20180069565A (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020160171865A KR20180069565A (ko) 2016-12-15 2016-12-15 반도체 장치, 반도체 시스템 및 트레이닝 방법
US15/815,939 US10586577B2 (en) 2016-12-15 2017-11-17 Semiconductor apparatus, semiconductor system, and training method
TW106140828A TWI745493B (zh) 2016-12-15 2017-11-23 半導體裝置及半導體系統
TW110120003A TWI769844B (zh) 2016-12-15 2017-11-23 半導體裝置及訓練方法
CN201711227145.5A CN108231110B (zh) 2016-12-15 2017-11-29 半导体装置、半导体系统及训练方法
US16/780,622 US10964365B2 (en) 2016-12-15 2020-02-03 Semiconductor apparatus, semiconductor system, and training method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160171865A KR20180069565A (ko) 2016-12-15 2016-12-15 반도체 장치, 반도체 시스템 및 트레이닝 방법

Publications (1)

Publication Number Publication Date
KR20180069565A true KR20180069565A (ko) 2018-06-25

Family

ID=62562503

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160171865A KR20180069565A (ko) 2016-12-15 2016-12-15 반도체 장치, 반도체 시스템 및 트레이닝 방법

Country Status (4)

Country Link
US (2) US10586577B2 (ko)
KR (1) KR20180069565A (ko)
CN (1) CN108231110B (ko)
TW (2) TWI769844B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180069565A (ko) 2016-12-15 2018-06-25 에스케이하이닉스 주식회사 반도체 장치, 반도체 시스템 및 트레이닝 방법
CN106875966B (zh) * 2017-01-09 2020-02-07 上海兆芯集成电路有限公司 数据选通信号处理系统以及处理方法
US11139008B2 (en) 2020-02-03 2021-10-05 Micron Technology, Inc. Write leveling
US10892006B1 (en) * 2020-02-10 2021-01-12 Micron Technology, Inc. Write leveling for a memory device
CN113450866B (zh) * 2020-03-27 2022-04-12 长鑫存储技术有限公司 存储器测试方法
TWI744113B (zh) * 2020-09-30 2021-10-21 創意電子股份有限公司 用於三維半導體器件的介面器件及介面方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6836166B2 (en) * 2003-01-08 2004-12-28 Micron Technology, Inc. Method and system for delay control in synchronization circuits
JP4662536B2 (ja) * 2004-12-28 2011-03-30 パナソニック株式会社 タイミング調整方法及び装置
US7227395B1 (en) * 2005-02-09 2007-06-05 Altera Corporation High-performance memory interface circuit architecture
DE102005019041B4 (de) * 2005-04-23 2009-04-16 Qimonda Ag Halbleiterspeicher und Verfahren zur Anpassung der Phasenbeziehung zwischen einem Taktsignal und Strobe-Signal bei der Übernahme von zu übertragenden Schreibdaten
KR100675894B1 (ko) 2005-06-24 2007-02-02 주식회사 하이닉스반도체 반도체 장치의 셋업 홀드 트레이닝 회로
WO2008079910A2 (en) * 2006-12-20 2008-07-03 Rambus Inc. Strobe acquisition and tracking
US8819474B2 (en) * 2009-04-03 2014-08-26 Intel Corporation Active training of memory command timing
KR101004664B1 (ko) 2009-06-03 2011-01-04 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 동작방법
EP2410414B1 (en) * 2010-07-16 2019-10-30 BlackBerry Limited Media module control
KR101179462B1 (ko) * 2010-11-30 2012-09-07 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그를 포함하는 반도체 메모리 시스템
US9021154B2 (en) * 2013-09-27 2015-04-28 Intel Corporation Read training a memory controller
KR102167598B1 (ko) * 2014-01-28 2020-10-19 에스케이하이닉스 주식회사 반도체 장치
US9552882B2 (en) * 2014-02-06 2017-01-24 Sandisk Technologies Llc Sense amplifier with efficient use of data latches
KR102143654B1 (ko) * 2014-02-18 2020-08-11 에스케이하이닉스 주식회사 반도체장치
US9887009B2 (en) 2014-10-14 2018-02-06 Macronix International Co., Ltd. Memory page buffer with simultaneous multiple bit programming capability
KR20180069565A (ko) 2016-12-15 2018-06-25 에스케이하이닉스 주식회사 반도체 장치, 반도체 시스템 및 트레이닝 방법
KR20200052562A (ko) * 2018-11-07 2020-05-15 삼성전자주식회사 스토리지 장치

Also Published As

Publication number Publication date
US20180174633A1 (en) 2018-06-21
TWI745493B (zh) 2021-11-11
TW201833912A (zh) 2018-09-16
US20200176040A1 (en) 2020-06-04
CN108231110A (zh) 2018-06-29
TW202135057A (zh) 2021-09-16
US10586577B2 (en) 2020-03-10
CN108231110B (zh) 2021-09-21
US10964365B2 (en) 2021-03-30
TWI769844B (zh) 2022-07-01

Similar Documents

Publication Publication Date Title
KR20180069565A (ko) 반도체 장치, 반도체 시스템 및 트레이닝 방법
JP5577776B2 (ja) メモリ制御装置及びマスクタイミング制御方法
JP2005322374A (ja) 周波数変化によってデータの出力タイミングを制御するための半導体メモリ装置
TWI649975B (zh) 工作週期偵測器及包含工作週期偵測器的半導體積體電路裝置
US9602112B2 (en) Clock delay detecting circuit and semiconductor apparatus using the same
KR20150113310A (ko) 반도체 장치를 위한 출력 제어 회로 및 이를 포함하는 출력 구동 회로
US8687457B2 (en) Semiconductor memory device and operating method thereof
US8754656B2 (en) High speed test circuit and method
JP2011146043A (ja) 半導体装置、その装置を備える半導体システム、及びそのシステムの動作方法。
US10573360B1 (en) Method and apparatus for adaptable phase training of high frequency clock signaling for data capture
US10192599B2 (en) Semiconductor device
US7886176B1 (en) DDR memory system for measuring a clock signal by identifying a delay value corresponding to a changed logic state during clock signal transitions
KR20150014611A (ko) 데이터 출력회로
KR102061343B1 (ko) 반도체 장치
KR100815974B1 (ko) 주파수 검출기를 갖는 레이턴시 카운터 및 레이턴시 카운트방법
KR101912905B1 (ko) 카스 레이턴시 설정 회로 및 이를 포함하는 반도체 메모리 장치
US20130307599A1 (en) Input buffer
TWI781017B (zh) 測試系統以及其測試電路
KR101839883B1 (ko) 카운팅 회로, 지연값 양자화 회로 및 레이턴시 조절회로
KR100962478B1 (ko) 단선 인터페이스를 이용한 시스템 제어 장치 및 방법
JP4198770B2 (ja) 半導体メモリ装置のデータ入力回路及びデータ入力方法
KR100495908B1 (ko) 개선된 출력제어신호를 생성할 수 있는 반도체 집적회로및 개선된 출력제어신호발생방법
KR101018689B1 (ko) 반도체 메모리 장치와 시스템 구동 방법
KR20140124202A (ko) 안정적인 데이터 전송을 위한 데이터 입력 회로 및 데이터 입력 방법
JP2013196178A (ja) メモリ制御装置及びマスクタイミング制御方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal