KR100815974B1

KR100815974B1 - 주파수 검출기를 갖는 레이턴시 카운터 및 레이턴시 카운트방법

Info

Publication number: KR100815974B1
Application number: KR1020060126278A
Authority: KR
Inventors: 웬-창 쳉
Original assignee: 난야 테크놀러지 코포레이션
Priority date: 2006-09-11
Filing date: 2006-12-12
Publication date: 2008-03-21
Also published as: US7280419B1; KR20080023613A; JP4855908B2; DE102007001041A1; JP2008071467A; TWI305651B; DE102007001041B4; TW200814086A

Abstract

본 발명은 메모리에 적용되어 메모리 액세스용 제어 신호를 지연시키기 위한 레이턴시 카운터를 제공한다. 본 발명의 레이턴시 카운터는, 적어도 하나의 지연량을 입력 클록에 부여함으로써, 지연된 입력 클록을 생성하는 클록 지연 모듈; 메모리의 특정 신호의 주파수를 검출하여, 지연량을 설정하는 주파수 검출기; 및 지연된 입력 클록 및 메모리 액세스용 제어 신호에 각각 대응하는 지연된 제1 제어 신호 및 지연된 제2 제어 신호를 생성하는 제어 신호 생성 모듈을 포함한다. 지연된 제1 제어 신호의 타이밍은 지연된 제2 제어 신호의 타이밍보다 앞선다.

Description

주파수 검출기를 갖는 레이턴시 카운터 및 레이턴시 카운트 방법{LATENCY COUNTER HAVING FREQUENCY DETECTOR AND LATENCY COUNTING METHOD THEREOF}

도 1은 본 발명의 실시예에 따른 레이턴시 카운터를 나타내는 도면.

도 2는 도 1에 도시된 레이턴시 카운터가 메모리 액세스용의 높은 주파수 모드에서 동작할 때의 타이밍도.

도 3은 도 1에 도시된 레이턴시 카운터가 메모리 액세스용의 낮은 주파수 모드에서 동작할 때의 타이밍도.

도 4는 본 발명의 실시예에 따른 레이턴시 카운트 방법을 나타내는 플로차트.

본 발명은 메모리에 적용되는 레이턴시 카운터에 관한 것으로서, 더 구체적으로는 주파수 검출기를 갖는 레이턴시 카운터 및 레이턴시 카운트 방법에 관한 것이다.

최근, 전자 기기에서 RAM(random access memory)이 중요 부품으로서 부각되고 있다. RAM에 데이터를 기록하거나 RAM으로부터 데이터를 판독하는 레이트(속 도)를 증가시키기 위하여, 더블 데이터 레이트(DDR: double data rate) 기술의 중요성이 커지고 있다. 더블 데이터 레이트 기술을 이용하는 RAM은 DDR RAM으로 알려져 있다. 통상적으로, 마이크로프로세서는, 메모리를 액세스할 준비가 되면, 메모리의 제어 회로에 판독 신호를 전송하고, 이 판독 신호는 외부 클록에 동기된다. 또한, 종래 기술에 의하면, 마이크로프로세서와 제어 회로의 사이에, 메모리가 특정의 어드레스를 액세스하기 위한 충분한 시간을 확보하는 것을 보장하기 위해 판독 신호에 대해 지연 시간(지연 클록 기간)을 제공하는 레이턴시 카운터가 결합된다. 또한, 메모리는 넓은 동작 주파수 범위를 갖기 때문에, 레이턴시 카운터가, 낮은 동작 주파수의 지연 클록 기간이 아닌 높은 동작 주파수에서의 지연 클록 기간을 가질 필요가 있다. 다시 말해서, 지연 클록 기간은, 높은 동작 주파수에서 동작할 때는 길어야 하고, 낮은 동작 주파수에서 동작할 때는 더 짧아야 한다. 그러나, 회로의 고유 지연(intrinsic delay)은 외부 클록과 판독 시간 사이의 동기화에 영향을 줄 수 있다. 즉, 높은 동작 주파수에서 동작하는 경우, 회로의 고유 지연이 높은 동작 주파수의 클록 기간보다 높을 수 있기 때문에, 판독 신호가 외부 클록과 조금이라도 동기를 이루지 못하면, 레이턴시 카운터는 잘못된 레이턴시 지연을 출력할 수 있으며, 결과적으로 제어 회로가 잘못된 신호를 판독하게 될 것이다. 또한, 더 큰 지연 기간을 갖는 높은 메모리 동작 주파수에서 이용하도록 설계된 레이턴시 카운터는 더 작은 지연 기간을 갖는 낮은 메모리 동작 주파수에서 이용하기에는 적합하지 않다.

따라서, 본 발명은 상기 언급한 문제점을 해결하기 위하여, 주파수 검출기를 구비하며 지연 기간을 조정하기 위한 레이턴시 카운터 및 그 방법을 제공하는 것을 목적으로 한다.

본 발명의 실시예에 따른 레이턴시 카운터를 개시한다. 레이턴시 카운터는 메모리에 적용되어 메모리 액세스용 제어 신호를 지연시키기 위한 것이다. 레이턴시 카운터는 클록 지연 모듈, 주파수 검출기, 및 지연 제어 신호 생성 모듈을 포함한다. 클록 지연 모듈은, 입력 클록에 결합되며, 적어도 하나의 지연량을 입력 클록에 부여하여, 지연된 입력 클록을 생성한다. 주파수 검출기는, 클록 지연 모듈에 결합되며, 메모리의 특정 신호의 주파수를 검출하여, 지연량을 설정한다. 지연 제어 신호 생성 모듈은, 지연된 입력 클록과 메모리 액세스용 제어 신호에 결합되며, 지연된 입력 클록 및 메모리 액세스용 제어 신호에 각각 대응하는 지연된 제1 제어 신호 및 지연된 제2 제어 신호를 생성한다. 지연된 제1 제어 신호의 타이밍은 지연된 제2 제어 신호의 타이밍보다 앞선다.

본 발명의 실시예에 따른 레이턴시 카운트 방법을 개시한다. 메모리에 적용되어 메모리 액세스용 제어 신호를 지연시키기 위한 레이턴시 카운트 방법은, 메모리의 입력 클록을 지연시켜, 그 지연량에 따른 지연된 입력 클록을 생성하는 단계; 메모리의 특정 신호의 주파수를 검출하여 지연량을 설정하는 단계; 및 지연된 입력 클록 및 메모리 액세스용 제어 신호에 따라, 메모리 액세스용 제어 신호에 대응하는 지연된 제1 제어 신호 및 지연된 제2 제어 신호를 각각 생성하는 단계를 포함하고, 지연된 제1 제어 신호의 타이밍은 지연된 제2 제어 신호의 타이밍보다 앞선다.

본 발명의 이러한 목적 및 다른 목적은, 여러 도면에서 나타내는 바람직한 실시예의 상세한 설명을 읽는 본 기술분야의 당업자에게 명백할 것이다.

명세서와 청구범위에서는, 소정의 부품(구성요소)을 나타내기 위해 특정 용어가 사용되고 있지만, 당업자라면, 전자 장치 제조업자가 부품을 여러 가지 명칭으로 사용하고 있다는 것을 알 수 있을 것이다. 본 명세서에서, 명칭은 상이하지만 기능은 동일 또는 유사한 부품을 다른 것으로 구분하여서는 안 된다. 이하의 발명의 상세한 설명과 청구범위에서 사용되는 "포함", "구비"라는 용어는 개방적 또는 포괄적으로 사용되고 있기 때문에, "...로만 구성된다"는 의미로 해석되어서는 안 된다. 또한, 본 명세서에서 사용되는 "결합"이라는 용어는 간접적인 또는 직접적인 전기적 접속을 의미하기 때문에, 하나의 장치(소자)가 다른 장치에 결합되는 경우, 이러한 접속은 직접적인 전기적 접속을 통해, 또는 다른 장치 및 접속 요소를 통한 간접적인 전기적 접속을 통해 이루어지는 것이 될 수 있다.

도 1을 참조하면, 도 1은 본 발명의 실시예에 따라, 메모리에 적용된 레이턴시 카운터(100)를 나타낸다. 레이턴시 카운터(100)는, 도 1에 도시된 것과 같이, 메모리 액세스용 제어 신호 PAR을 지연시키기 위한 것이다. 레이턴시 카운터(100)는 클록 지연 모듈(102), 주파수 검출기(104), 및 지연 제어 신호 생성 모듈(106)을 포함하여 이루어진다. 클록 지연 모듈(102)은, 입력 클록 V_clk에 결합되며, 복수 개의 지연량 D₁, D₂, D₃을 입력 클록 V_clk에 부여하여, 복수 개의 지연된 입력 클 록 VD_clk1, VD_clk2, V_Dclk3을 각각 생성한다. 주파수 검출기(104)는, 클록 지연 모듈(102)에 결합되며, 메모리의 특정 신호(입력 클록 V_clk)의 주파수 f_clk를 검출하여, 지연량 D₁, D₂, D₃을 설정한다. 본 실시예에서, 입력 클록 V_clk는 메모리의 동작 클록이다. 지연 제어 신호 생성 모듈(106)은, 지연된 입력 클록 VD_clk1, VD_clk2, V_Dclk3, 입력 클록 V_clk, 및 메모리 액세스용 제어 신호 PAR에 결합되며, 지연된 입력 클록 VD_clk1, VD_clk2, V_Dclk3, 및 메모리 액세스용 제어 신호 PAR에 따라, 메모리 액세스용 제어 신호 PAR에 대응하는 복수 개의 지연된 제어 신호 LT1~LT7을 생성한다. 지연된 제1 제어 신호 LT1의 타이밍은 지연된 제2 제어 신호 LT2의 타이밍보다 앞서며, 지연된 제2 제어 신호 LT2의 타이밍은 지연된 제3 제어 신호 LT3의 타이밍보다 앞선다. 이러한 관계가 나머지 제어 신호에도 마찬가지로 적용된다. 본 발명의 레이턴시 카운터(100)에 의하면, 클록 지연 모듈(102)은, 지연된 입력 클록 VD_clk1을 생성하기 위해 지연량 D₁을 입력 클록 V_clk에 부여하는 제어가능한 클록 지연부(102a); 지연된 입력 클록 VD_clk2를 생성하기 위해 지연량 D₂를 입력 클록 V_clk에 부여하는 제어가능한 클록 지연부(102b); 및 지연된 입력 클록 VD_clk3을 생성하기 위해 지연량 D₃을 입력 클록 V_clk에 부여하는 제어가능한 클록 지연부(102c)를 포함한다. 지연 제어 신호 생성 모듈(106)은, 본 실시예에서 플립플롭으로 구현되며, 지 연된 입력 클록 VD_clk1(클록 단자 C₁)의 트리거에 따라, 메모리 액세스용 제어 신호 PAR(데이터 단자 D₁)을 판독하여, 지연된 제어 신호 LT1(출력 단자 N₁)을 생성하는 레지스터 소자(106a); 지연된 입력 클록 VD_clk2(클록 단자 C₂)의 트리거에 따라, 지연된 제어 신호 LT1(데이터 단자 D₂)을 판독하여, 지연된 제어 신호 LT2(출력 단자 N₂)를 생성하는 레지스터 소자(106b); 및 지연된 입력 클록 VD_clk3(클록 단자 C₃)의 트리거에 따라, 지연된 제어 신호 LT2(데이터 단자 D₃)를 판독하여, 지연된 제어 신호 LT3(출력 단자 N₃)을 생성하는 레지스터 소자(106c)를 포함한다. 본 발명의 범위를 더 명확하기 나타내기 위해, 레이턴시 카운터(100)의 지연 제어 신호 생성 모듈(106)은 레지스터 소자 106d, ..., 106g를 더 포함하며, 클록 단자 C₄, C₅, C₆, C₇은 입력 클록 V_clk에 결합되고, 데이터 단자 D₄, D₅, D₆, D₇은 출력 단자 N₃, N₄, N₅, N₆에 각각 결합됨으로써, 도 1에 도시된 바와 같이, 지연된 제어 신호 LT4, ..., LT7을 각각 생성할 수 있다는 것에 유의하라. 본 발명의 레이턴시 카운터(100)는 3개의 제어가능한 클록 지연 장치만을 이용한다. 그러나, 다른 실시예에서는, 회로 설계자가 회로 요구에 따라 임의 개수의 제어가능한 클록 지연 장치를 이용할 수도 있으며, 이러한 변형도 본 발명의 범위에 속한다.

통상적으로, 메모리의 동작은 메모리 액세스용의 높은 주파수 모드(상위 메모리 클록을 이용)와, 메모리 액세스용의 낮은 주파수 모드(하위 메모리 클록을 이 용)로 설정될 수 있다. 메모리 액세스용의 높은 주파수 모드에서, 사용자는 항상 지연된 제어 신호 LT5, LT6 또는 LT7과 같이, 메모리를 정확하게 액세스하기 위한 더 큰 지연량을 갖는 지연 제어 신호를 선택한다. 따라서, 주파수 검출기(104)에 의해 입력 클록 V_clk의 주파수 f_h가 고주파수라는 것이 검출되면, 주파수 검출기(104)는 상기 언급한 3개의 지연량 D₁, D₂, D₃을 제로가 아닌 것으로 설정할 것이다. 여기서, D₁, D₂, D₃의 값은 메모리의 동작 요구에 따라 정해질 수 있다. 도 2를 참조하면, 도 2는 도 1에 도시된 레이턴시 카운터(100)가 메모리 액세스용의 높은 주파수 모드에서 동작할 때의 타이밍도이다. 본 실시예에서, 레이턴시 카운터(100)가 시간 t₁에서 입력 클록 V_clk(클록 기간 T를 가짐)의 제1 클록을 수신하면, 메모리 액세스용 제어 신호 PAR이 제1 클록 이후의 시간 t₂에서, 레지스터 소자(106a)의 클록 단자 C₁로 전송되며, 레지스터 소자(106a)의 클록 단자 C₁은 시간 t₁+D₁에서, 지연된 입력 클록 VD_clk1을 수신할 것이다. 따라서, 레지스터 소자(106a)의 출력 단자 N₁은, 도 2에 도시된 것과 같이, 시간 t₁+D₁+D_106a에서, 지연된 제어 신호 LT1을 출력할 것이다. 여기서, D_106a는 레지스터 소자(106a)의 지연 시간이다. 그리고, 제어가능한 클록 지연부(102b)는 입력 클록 V_clk의 제2 클록에 지연량 D₂를 제공하기 때문에, 레지스터 소자(106b)의 클록 단자 C₂는, 시간 t₁+T+D₂에서, 지연 된 입력 클록 VD_clk2를 수신할 것이다. 따라서, 레지스터 소자(106b)의 출력 단자 N₂는, 시간 t₁+T+D₂+D_106b에서, 지연된 제어 신호 LT2를 출력할 것이다. 여기서, D_106b는 레지스터 소자(106b)의 지연 시간이다. 마찬가지로, 제어가능한 클록 지연부(102c)는 입력 클록 V_clk의 제3 클록에 지연량 D₃을 부여하기 때문에, 레지스터 소자(106c)의 클록 단자 C₃은, 시간 t₁+2T+D₃에서, 지연된 입력 클록 VD_clk3을 수신할 것이다. 따라서, 레지스터 소자(106c)의 출력 단자 N₃은, 시간 t₁+2T+D₃+D_106c에서, 지연된 제어 신호 LT3을 출력할 것이다. 여기서, D_106c는 레지스터 소자(106c)의 지연 시간이다. 그리고, 지연된 제어 신호 LT3은 레지스터 소자(106d)의 다음 단의 데이터 단자 D₃에 전송될 것이다. 이와 동시에, 레지스터 소자(106d)의 클록 단자 C₃은, 레지스터 소자(106d)를 트리거시키기 위해, 입력 클록 V_clk의 제4 클록인, 입력 클록 V_clk의 다음 상승 에지를 기다린다. 지연된 제어 신호 LT4는, 도 2에 도시된 바와 같이, 시간 t₁+3T+D_106d에서 출력될 것이다. 여기서, D_106d는 레지스터 소자(106d)의 지연 시간이다. 마찬가지로, 지연된 제어 신호 LT5, LT6 및 LT7은 각각 시간 t₁+4T+D_106e, t₁+5T+D_106f, 및 t₁+6T+D_106g에서 생성된다. 여기서, D_106e, D_106f 및 D_106g는 각각 레지스터 소자 106e, 106f 및 106g의 지연 시간이다. 3개의 지연량 D₁, D₂ 및 D₃은 서로 상이하고, 메모리 액세스용의 높은 주파수 모드에서, 도 2에 도시된 바와 같이, D₁＞D₂＞D₃이 된다.

한편, 메모리 액세스용의 낮은 주파수 모드인 경우, 사용자는 지연된 제어 신호 LT2 또는 LT3과 같이 더 작은 지연량을 갖는 지연된 제어 신호를 항상 선택한다. 따라서, 주파수 검출기(104)에 의해 입력 클록 V_clk의 주파수 f₁이 저주파수인 것으로 검출되면, 주파수 검출기(104)는 상기 언급한 2개의 지연량 D₂ 및 D₃을 제로로 설정할 것이며, 제어가능한 클록 지연부(102a)에 의해 제공되는 지연량 D₁만이 입력 클록 V_clk를 지연시키는데 이용된다. 도 3을 참조하면, 도 3은 도 1에 도시된 레이턴시 카운터(100)가 메모리 액세스용의 낮은 주파수 모드에서 동작할 때의 타이밍도이다. 본 실시예에서, 레이턴시 카운터(100)가 시간 t₁에서 입력 클록 V_clk 및 메모리 액세스용 제어 신호 PAR을 수신하면, 레지스터 소자(106a)의 클록 단자 C₁은, 시간 t₁+D₁에서, 지연된 입력 클록 VD_clk1을 수신할 것이다. 따라서, 레지스터 소자(106a)의 출력 단자 N₁은, 도 3에 도시된 바와 같이, 시간 t₁+D₁ 이후, 지연된 제어 신호 LT1을 출력할 것이다. 또한, 지연량 D₂ 및 D₃이 제로로 설정되었기 때문에, 레지스터 소자(106b)의 클록 단자 C₂는, 레지스터 소자(106b)를 트리거시키기 위해, 입력 클록 V_clk의 다음 상승 에지를 기다릴 것이며, 이어서 도 3에 도시된 바와 같이, 시간 t₁+D₁+Δt₂에서, 지연된 제어 신호 LT2를 출력할 것이다. 마찬가지 로, 지연된 제어 신호 LT3은 시간 t₁+D₁+Δt₂+T에서 출력된다.

도 4를 참조하면, 도 4는 본 발명에 실시예에 따른 레이턴시 카운트 방법을 나타내는 플로차트이다. 레이턴시 카운트 방법은, 메모리의 메모리 액세스용 제어 신호 PAR을 지연시키기 위한 레이턴시 카운터(100)에 적용되며, 이러한 레이턴시 카운트 방법은 이하의 단계를 포함하는 것으로 간단히 나타낼 수 있다.

단계 402 : 메모리의 특정 신호(입력 클록 V_clk)의 주파수 f_clk를 검출한다.

단계 404 : 입력 클록 V_clk가 고주파수인지 저주파수인지 여부를 판정하여, 고주파수인 경우 단계 406으로 진행하고, 저주파수인 경우 단계 412로 진행한다.

단계 406 : 지연량 D₁, D₂, D₃을 입력 클록 V_clk에 부여하여, 지연된 입력 클록 VD_clk1, VD_clk2, VD_clk3을 각각 생성한다.

단계 408 : 지연된 입력 클록 VD_clk1, VD_clk2, VD_clk3과 메모리 액세스용 제어 신호 PAR에 따라, 메모리 액세스용 제어 신호 PAR에 대응하는 지연된 제어 신호 LT1, LT2 및 LT3을 생성하고, 지연된 제어 신호 LT1의 타이밍은 지연된 제어 신호 LT2보다 앞서게 하며, 지연된 제어 신호 LT2의 타이밍은 지연된 제어 신호 LT3의 타이밍보다 앞서게 한다.

단계 410 : 시간 t₁+3T+D_106d, t₁+4T+D_106e, t₁+5T+D_106f, 및 t₁+6T+D_106g에서, 지연된 제어 신호 LT4, LT5, LT6 및 LT7을 각각 출력한다.

단계 412 : 지연량 D₂ 및 D₃을 제로로 설정한다.

단계 414 : 지연량 D₁을 이용하여 입력 클록 V_clk를 지연시킨다.

단계 416 : 시간 t₁+D₁+Δt₂에서, 지연된 제어 신호 LT2를 출력하고, 시간 t₁+D₁+Δt₂+T에서, 지연된 제어 신호 LT3을 출력한다.

본 기술분야의 당업자라면, 본 발명의 장치 및 방법의 다양한 변형 및 변경이 본 발명의 범위 내에서 이루어질 수 있다는 것을 알 수 있다. 따라서, 본 명세서의 기재 사항은 청구범위에 의해서만 제한된다.

본 발명에 의하면, 메모리 액세스용 제어 신호를 지연시킬 수 있는 레이턴시 카운터 및 레이턴시 카운트 방법을 제공할 수 있다.

Claims

메모리에 적용되어 메모리 액세스용 제어 신호를 지연시키기 위한 레이턴시 카운터로서,

입력 클록에 결합되며, 적어도 하나의 지연량을 상기 입력 클록에 부여하여, 지연된 입력 클록을 생성하는 클록 지연 모듈;

상기 클록 지연 모듈에 결합되며, 상기 메모리의 특정 신호의 주파수를 검출하여, 상기 지연량을 설정하는 주파수 검출기; 및

상기 지연된 입력 클록, 상기 입력 클록, 및 상기 메모리 액세스용 제어 신호에 결합되며, 상기 지연된 입력 클록 및 상기 메모리 액세스용 제어 신호에 각각 대응하는 지연된 제1 제어 신호 및 지연된 제2 제어 신호를 생성하는 지연 제어 신호 생성 모듈을 포함하고,

상기 지연된 제1 제어 신호의 타이밍은 상기 지연된 제2 제어 신호의 타이밍보다 앞서는, 레이턴시 카운터.
제1항에 있어서,

상기 클록 지연 모듈은,

상기 입력 클록에 제1 지연량을 부여하여, 지연된 제1 입력 클록을 생성하는 제어가능한 제1 클록 지연부; 및

상기 입력 클록에 제2 지연량을 부여하여, 지연된 제2 입력 클록을 생 성하는 제어가능한 제2 클록 지연부

를 포함하며,

상기 지연 제어 신호 생성 모듈은,

상기 지연된 제1 입력 클록에 의해 트리거되어 상기 메모리 액세스용 제어 신호를 판독하고, 상기 지연된 제1 제어 신호를 생성하는 제1 레지스터 소자; 및

상기 지연된 제2 입력 클록에 의해 트리거되어 상기 지연된 제1 제어 신호를 판독하고, 상기 지연된 제3 제어 신호를 생성하는 제2 레지스터 소자

를 포함하며,

상기 주파수 검출기에 의해 상기 특정 신호의 주파수가 제1 주파수인 것으로 검출되면, 상기 주파수 검출기가 상기 제2 지연량을 제로로 설정하고, 상기 주파수 검출기에 의해 상기 특정 신호의 주파수가 상기 제1 주파수보다 높은 제2 주파수인 것으로 검출되면, 상기 주파수 검출기가 상기 제2 지연량을 제로로 설정하지 않는, 레이턴시 카운터.
제2항에 있어서,

상기 주파수 검출기가 상기 제2 주파수에서의 상기 제1 지연량을 상기 제1 주파수에서의 상기 제1 지연량보다 더 크게 되도록 제어하는, 레이턴시 카운터.
제1항에 있어서,

상기 특정 신호는 상기 메모리의 동작 클록인, 레이턴시 카운터.
제1항에 있어서,

상기 주파수 검출기는, 상기 입력 클록을 검출하고, 검출 결과에 따라 상기 입력 클록의 임의의 주파수에 부여되는 지연량을 임의로 설정하는, 레이턴시 카운터.
메모리에 적용되어 메모리 액세스용 제어 신호를 지연시키기 위한 레이턴시 카운트 방법으로서,

상기 메모리의 입력 클록을 지연시켜, 그 지연량에 따른 지연된 입력 클록을 생성하는 단계;

상기 메모리의 특정 신호의 주파수를 검출하여 상기 지연량을 설정하는 단계; 및

상기 지연된 입력 클록 및 상기 메모리 액세스용 제어 신호에 따라 상기 메모리 액세스용 제어 신호에 대응하는 지연된 제1 제어 신호 및 지연된 제2 제어 신호를 생성하는 단계를 포함하고,

상기 지연된 제1 제어 신호의 타이밍은 상기 지연된 제2 제어 신호의 타이밍보다 앞서는, 레이턴시 카운트 방법.
제6항에 있어서,

상기 메모리의 입력 클록을 지연시켜, 그 지연량에 따른 지연된 입력 클록을 생성하는 단계는,

상기 입력 클록에 제1 지연량을 부여하여, 지연된 제1 입력 클록을 생성하는 단계; 및

상기 입력 클록에 제2 지연량을 부여하여, 지연된 제2 입력 클록을 생성하는 단계

를 포함하며,

상기 지연된 입력 클록 및 상기 메모리 액세스용 제어 신호에 따라 상기 메모리 액세스용 제어 신호에 대응하는 지연된 제1 제어 신호 및 지연된 제2 제어 신호를 생성하는 단계는,

상기 지연된 제1 입력 클록의 트리거에 따라 상기 메모리 액세스용 제어 신호를 판독하여, 상기 지연된 제1 제어 신호를 생성하는 단계; 및

상기 지연된 제2 입력 클록의 트리거에 따라 상기 지연된 제1 제어 신호를 판독하여, 지연된 제3 제어 신호를 생성하는 단계

를 포함하고,

상기 메모리의 특정 신호의 주파수를 검출하여, 상기 특정 신호의 주파수가 제1 주파수이면, 상기 제2 지연량을 제로로 설정하며, 상기 특정 신호의 주파수가 상기 제1 주파수보다 높은 제2 주파수이면, 상기 제2 지연량을 제로로 설정하지 않는, 레이턴시 카운트 방법.
제7항에 있어서,

상기 메모리의 특정 신호의 주파수를 검출하여 상기 지연량을 설정하는 단계는, 상기 제2 주파수에서의 상기 제1 지연량을 상기 제1 주파수에서의 상기 제1 지연량보다 크게 되도록 제어하는 단계를 포함하는, 레이턴시 카운트 방법.
제6항에 있어서,

상기 특정 신호는 상기 메모리의 동작 클록인, 레이턴시 카운트 방법.