KR20110072539A - 데이터 신호와 클럭 신호 사이의 스큐를 자동 보상할 수 있는 반도체 소자 - Google Patents

데이터 신호와 클럭 신호 사이의 스큐를 자동 보상할 수 있는 반도체 소자 Download PDF

Info

Publication number
KR20110072539A
KR20110072539A KR1020090129517A KR20090129517A KR20110072539A KR 20110072539 A KR20110072539 A KR 20110072539A KR 1020090129517 A KR1020090129517 A KR 1020090129517A KR 20090129517 A KR20090129517 A KR 20090129517A KR 20110072539 A KR20110072539 A KR 20110072539A
Authority
KR
South Korea
Prior art keywords
clock signal
data signal
signal
compensation
clock
Prior art date
Application number
KR1020090129517A
Other languages
English (en)
Inventor
박경배
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020090129517A priority Critical patent/KR20110072539A/ko
Publication of KR20110072539A publication Critical patent/KR20110072539A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2272—Latency related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Dram (AREA)

Abstract

데이터 신호와 클럭 신호 사이의 스큐를 자동 보상할 수 있는 반도체 소자가 제공된다. 반도체 소자는 데이터 신호 및 클럭 신호(clock signal)을 수신하고 수신된 데이터 신호를 지연시켜 지연된 데이터 신호를 출력하고, 수신된 클럭 신호와 서로 다른 위상 차를 갖는 다수의 클럭 신호들을 출력하는 지연블록, 상기 수신된 데이터 신호와 보상 클럭 신호를 비교하고, 비교된 결과에 기초하여 상기 다수의 클럭 신호들 중 어느 하나를 선택하여 상기 보상 클럭 신호로 출력하는 자동 상관 회로, 및 상기 보상 클럭 신호에 응답하여 상기 지연 블록에 의하여 지연된 데이터 신호를 수신하는 데이터 신호 수신부를 포함한다.
코어 칩, 스큐(skew).

Description

데이터 신호와 클럭 신호 사이의 스큐를 자동 보상할 수 있는 반도체 소자{semiconductor device capable of automatically compensating a skew between a data signal and clock signal}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 데이터 신호와 클럭 신호 사이의 스큐를 자동 보상할 수 있는 반도체 소자에 관한 것이다.
여러 가지 기능을 가진 시스템을 하나의 칩으로 구현한 기술집약적 반도체인 SoC(System on Chip)에서 메모리 소자는 필수 구성요소이다. SDRAM(Synchronous Dynamic Random Access Memory)은 SoC에 사용되는 대표적인 메모리 소자 중 하나이다.
SDRAM은 DRAM의 발전된 형태이며 보통 DRAM 과는 달리 제어 장치 입력을 클록펄스(Clock Pulse)와 동시에 일어나도록 하는 동기식 DRAM이다. SDRAM은 166Mhz 이상의 고속 동작을 할 수 있으며, 코어 칩(core chip)에서 생성되는 클럭에 의하여 제어된다.
코어 칩과 SDRAM은 인쇄회로기판(Printed Circuit Board, PCB)에 의하여 연결되며, 코어 칩은 SDRAM을 제어하기 위하여 별도의 클럭을 생성하며, SDRAM은 코 어 칩에 의하여 생성된 클럭에 동기되어 데이터 신호 쓰기 및 데이터 신호 읽기 동작을 수행한다.
이때 코어 칩에 의하여 생성된 클럭은 PCB에 포함된 저항(예컨대, 선로 저항)과 커패시터에 의하여 지연되기 때문에 SDRAM으로부터 PCB를 거쳐 전송되는 데이터 신호와 코어 칩에 의하여 생성된 클럭 사이에는 위상 차(이하 "스큐(skew)"라 한다.)가 발생한다. 이러한 스큐는 SoC의 오동작을 유발할 수 있기 때문에 스큐에 대한 보상이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 데이터 신호와 클럭 신호 사이의 스큐를 자동 보상할 수 있는 반도체 소자를 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 데이터 신호와 클럭 신호 사이의 스큐를 자동 보상할 수 있는 반도체 소자는 데이터 신호 및 클럭 신호(clock signal)을 수신하고 수신된 데이터 신호를 지연시켜 지연된 데이터 신호를 출력하고, 수신된 클럭 신호와 서로 다른 위상 차를 갖는 다수의 클럭 신호들을 출력하는 지연블록, 상기 수신된 데이터 신호와 보상 클럭 신호를 비교하고, 비교된 결과에 기초하여 상기 다수의 클럭 신호들 중 어느 하나를 선택하여 상기 보상 클럭 신호로 출력하는 자동 상관 회로, 및 상기 보상 클럭 신호에 응답하여 상기 지연 블록에 의하여 지연된 데이터 신호를 수신하는 데이터 신호 수신부를 포함 한다.
본 발명의 실시 예에 따른 데이터 신호와 클럭 신호 사이의 스큐를 자동 보상할 수 있는 반도체 소자는 수신되는 클럭 신호에 기초하여 서로 다른 위상 차를 갖는 클럭 신호들을 생성하고, 수신되는 데이터 신호와 보상 클럭 신호를 비교한 결과에 따른 시간 카운팅 값에 기초하여 생성된 다수의 클럭 신호들 중 어느 하나를 보상 클럭 신호로 출력함으로써 수신되는 데이터 신호와 클럭 신호 사이의 스큐를 자동으로 보상할 수 있는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 1은 본 발명의 실시 예에 따른 동기식 메모리를 사용하는 칩 스킴(Chip scheme)을 나타내는 구성도이다. 도 1을 참조하면, 코어 칩(core chip, 110)은 외부 동기식 메모리(130, 예컨대, SDRAM)를 제어하기 위한 클럭을 생성한다. 코어 칩(110)은 인쇄회로기판(Printed Circuit Board, PCB; 120)과 연결되며, PCB(120)는 SDRAM(130)과 연결된다. 즉 PCB(120)는 코어 칩(110)과 SDRAM(130)을 전기적으로 연결한다.
코어 칩(110)은 클럭 신호 발생기(112), 지연블록(114), 자동상관회로(auto correlation circuit, 116), 및 데이터 신호 수신부(118)를 포함한다.
클럭 신호 발생기(112)는 SDRAM(130)을 제어하기 위하여 제1 클럭 신호(SDOCLK)를 생성하고, 생성된 제1 클럭 신호(SDOCLK)를 PCB(120)로 송신한다. 제1 클럭 신호(SDOCLK)는 PCB(120)의 저항과 커패시터 성분(122, 124)에 의하여 지연되고, 이로 인하여 위상이 변할 수 있다.
SDRAM(130)은 셀어레이(cell array, 132) 및 송신부(134)를 포함한다. 송신부(134)는 PCB(120)로부터 수신되는 제2 클럭 신호(CLK1)에 응답하여, 셀어레이(132)에 저장된 데이터 신호(DATA1)를 PCB(120)로 전송한다. 이때 제2 클럭 신호(CLK1)는 PCB(120)에 의하여 위상 지연된 제1 클럭 신호(SDOCLK)를 말한다. PCB(120)로 전송되는 데이터 신호(DATA1)는 PCB(120)의 저항과 커패시터 성분(129)에 의하여 위상 지연될 수 있다.
코어 칩(110)은 PCB(120)에 의하여 위상 지연된 데이터 신호(DATA2)를 수신하기 위하여 제3 클럭 신호(SDICLK)를 수신한다. 제3 클럭 신호(SDICLK)는 PCB(120)에서 위상 지연된 제1 클럭 신호(SDOCLK)이다. 여기서 제3 클럭 신호(SDICLK)는 제2 클럭 신호(CLK1)와 동일 위상일 수도 있고 아닐 수도 있다. 즉 제2 클럭 신호(CLK1)와 제3 클럭 신호(SDICLK)는 PCB(120)에서 위상 지연된 정도가 동일할 수도 있고, 아닐 수도 있다.
예컨대, 제2 클럭 신호(CLK1)는 순수한 PCB(120)의 노드 저항, 커패시커 성분에 의하여 위상 지연된 제1 클럭 신호(SDOCLK)일 수 있다. 반면에 제3 클럭 신호(SDICLK)는 PCB(120)에 의하여 위상 지연된 데이터 신호(DATA2)와 제1 클럭 신호(SDOCLK)의 위상 차를 보상하기 위하여 PCB(120)에서 인위적으로 위상 지연시킨 클럭일 수 있다. 그러나 PCB(120)의 저항과 커패시터에 의한 지연 조절을 통하여 제1 클럭 신호(SDOCLK)와 위상 지연된 데이터 신호(DATA2)의 위상 차, 즉 스큐(skew)를 보상하는 것은 PCB(120)의 제조 공정과 특성에 따라 제약이 존재한다.
이러한 제약을 없애기 위하여 본원 발명의 실시 예에 따른 코어 칩(110)은 지연블록(114), 자동상관회로(auto correlation circuit, 116), 및 데이터 신호 수신부(118)를 포함한다.
지연블록(114)은 PCB(120)로부터 제3 클럭 신호(SDICLK)를 수신하고, 수신된 제3 클럭 신호(SDICLK)에 기초하여 각각이 서로 다른 위상을 갖는 다수의 클럭 신호들(CLKD1 ~ CLKDN, N>1인 자연수)을 생성한다. 또한 지연블록(114)은 PCB(120)로부터 위상 지연된 데이터 신호(DATA2)를 수신하고, 수신된 데이터 신호(DATA2)를 위상 지연시키고, 위상 지연된 데이터 신호(DATA3)를 데이터 신호 수신부(118)로 송신한다.
예컨대, 지연블록(114)은 직렬로 연결된 다수의 제1 버퍼들(B1~BN, N>1인 자연수)을 포함하는 제1 지연부 및 직렬로 연결된 다수의 제2 버퍼들(D1 ~ DM, M>1인 자연수)을 포함하는 제2 지연부를 포함한다. 다수의 제1 버퍼들(B1~BN)은 PCB(120)로부터 수신되는 제3 클럭 신호(SDICLK)를 순차적으로 위상 지연시킨다. 따라서 다수의 제1 버퍼들(B1~BN) 각각의 출력은 서로 다른 위상을 갖는다. 예컨대, 다수의 클럭 신호들(CLKD1 ~ CLKDN) 각각은 제3 클럭 신호(SDICLK)와 서로 다른 위상 차를 갖는다. 다수의 제2 버퍼들(D1 ~ DM)은 PCB(120)로부터 수신된 위상 지연된 데이터 신호(DATA2)를 위상 지연시킨다. 상기 제1 버퍼들과 상기 제2 버퍼들은 동일한 개 수일 수 있다.
자동상관회로(116)는 수신되는 데이터 신호(DATA3)와 보상 클럭 신호(CLKP)를 비교하고, 비교된 결과에 기초하여 각각이 제3 클럭 신호(SDICLK)와 서로 다른 위상 차를 갖는 다수의 클럭 신호들(CLKD1 ~ CLKDN) 중 어느 하나를 선택하여 보상 클럭 신호(CLKP)로 출력한다.
도 2는 도 1에 도시된 자동 상관 회로(116)의 구성도를 나타낸다. 도 2를 참조하면, 자동상관회로(116)는 비교기(210), 카운터(220), 레지스터(230), 및 디코더(240)를 포함한다. 비교기(210)는 보상 클럭 신호(CLKP)와 제2 지연부로부터 출력되는 데이터 신호(DATA3) 사이의 위상 차를 감지한다. 즉 비교기(210)는 보상 클럭 신호(CLKP)와 제2 지연부로부터 출력되는 데이터 신호(DATA3)를 수신하고, 수신된 보상 클럭 신호(CLKP)와 데이터 신호(DATA3)를 비교하고, 비교된 결과에 기초하는 비교 신호(CS)를 출력한다. 보상 클럭 신호(CLKP)는 디코더(240)의 출력이다.
예컨대, 보상 클럭 신호(CLKP)는 비교기(210)의 어느 한 입력 단자(예컨대, 양의 입력 단자(+))로 입력되고, 데이터 신호(DATA3)는 비교기(210)의 다른 입력 단자(예컨대, 음의 입력 단자(-))로 입력된다.
카운터(220)는 비교 신호(CS)에 기초하여 시간(예컨대, 일정 클럭 사이클(clock cycle))을 카운팅하며, 카운팅 결과에 기초하는 카운팅 데이터 신호(CT)를 레지스터(230)로 출력한다. 레지스터(230)는 카운팅 데이터 신호(CT)를 저장하며, 저장된 카운팅 데이터 신호(CT)를 디코더(240)로 출력한다. 레지스터(230)에 저장되는 카운팅 데이터 신호(CT)는 카운터(220)로부터 입력되는 카운팅 데이터 신 호(CT)에 따라 일정한 시간 간격으로 업 데이트(update)될 수 있다. 카운팅 데이터 신호(CT)는 n(n은 자연수) 비트 데이터 신호일 수 있다.
디코더(240)는 다수의 제1 버퍼들(B1~BN) 각각으로부터 출력되는 서로 다른 위상을 갖는 다수의 클럭 신호들(CLKD1 ~ CLKDN, N>1인 자연수)을 수신하고, 레지스터(230)로부터 출력되는 카운팅 데이터 신호(CT)에 기초하여 수신된 다수의 클럭 신호들(CLKD1 ~ CLKDN) 중 어느 하나를 선택한다. 디코더(240)에 의해 선택된 클럭 신호는 보상 클럭 신호(CLKP)로 비교기(210)의 양의 입력 단자(+)로 입력되며, 이때 보상 클럭 신호(CLKP)는 수신되는 데이터 신호(DATA3)와의 위상 차가 일정 부분 보상된다. 상술한 바와 같이 수신되는 클럭 신호과 데이터 신호 사이의 위상이 보상된다.
보상 클럭 신호(CLKP)는 비교기(210)의 입력으로 피드백되는 루프를 형성하고, 이러한 피드백 루프를 통하여 수신되는 클럭 신호(SDICLK)와 데이터 신호(DATA3) 사이의 위상 차를 자동적으로 보상한다.
데이터 신호 수신부(118)는 보상 클럭 신호(CLKP)에 응답하여 지연블록(114)으로부터 출력되는 데이터 신호(DATA3)를 수신한다. 데이터 신호 수신부(118)은 플립 플롭(flip-flop)으로 구현될 수 있다.
상술한 바와 같이, 도 2에 도시된 자동 상관 보상 회로를 포함하는 본 발명의 실시 예에 따른 반도체 소자는 수신되는 클럭 신호(SDICLK)에 기초하여 서로 다른 위상 차를 갖는 클럭 신호들(CLKD1~CLKDN)을 생성하고, 수신되는 데이터 신호(DATA3)와 보상 클럭 신호(CLKP)를 비교한 결과에 따른 시간 카운팅 값(CT)에 기 초하여 생성된 다수의 클럭 신호들(CLKD1~CLKDN) 중 어느 하나를 보상 클럭 신호(CLKP)로 출력하고, 보상이 완료된 보상 클럭 신호(CLKP)를 데이터를 수신하기 위한 데이터 수신부(118)로 출력함으로써 수신되는 데이터 신호(DATA3)와 클럭 신호(SDICLK) 사이의 스큐를 자동으로 보상할 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 본 발명의 실시 예에 따른 동기식 메모리를 사용하는 칩 스킴을 나타내는 구성도이다.
도 2는 도 1에 도시된 자동 상관 회로의 구성도를 나타낸다.

Claims (7)

  1. 데이터 신호 및 클럭 신호(clock signal)을 수신하고 수신된 데이터 신호를 지연시켜 지연된 데이터 신호를 출력하고, 수신된 클럭 신호에 기초하여 서로 다른 위상 차를 갖는 다수의 클럭 신호들을 출력하는 지연블록; 및
    상기 수신된 데이터 신호와 보상 클럭 신호를 비교하고, 비교된 결과에 기초하여 상기 다수의 클럭 신호들 중 어느 하나를 선택하여 상기 보상 클럭 신호로 출력하는 자동 상관 회로를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 반도체 소자는,
    상기 보상 클럭 신호에 응답하여 상기 지연 블록에 의하여 지연된 데이터 신호를 수신하는 데이터 신호 수신부를 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 자동 상관 회로는,
    상기 보상 클럭 신호와 상기 지연 블록에 의하여 지연된 데이터 신호를 비교하고 비교된 결과를 출력하는 비교기;
    상기 비교기의 출력에 응답하여 시간을 카운팅하고 카운팅 결과를 출력하는 카운터;
    상기 카운터의 출력에 기초하여 상기 지연 블록으로부터 출력되는 다수의 클 럭 신호들 중 어느 하나를 선택하여 상기 보상 신호로 출력하는 디코더를 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 자동 상관 회로는,
    상기 보상 클럭 신호와 상기 지연 블록에 의하여 지연된 데이터 신호를 비교하고 비교된 결과를 출력하는 비교기;
    상기 비교기의 출력에 응답하여 시간을 카운팅하고 카운팅 결과를 출력하는 카운터;
    상기 카운팅 결과를 저장하는 레지스터(register); 및
    상기 레지스터에 저장되는 카운팅 결과에 기초하여 상기 지연 블록으로부터 출력되는 다수의 클럭 신호들 중 어느 하나를 선택하여 상기 보상 신호로 출력하는 디코더를 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서, 상기 지연 블록은,
    상기 수신된 클럭 신호를 순차적으로 지연시키는 직렬로 연결된 다수의 제1 버퍼들을 포함하며,
    상기 다수의 제1 버퍼들 각각의 출력은 상기 디코더로 제공되는 것을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서, 상기 지연 블록은,
    상기 수신된 데이터 신호를 지연시키는 직렬로 연결된 다수의 제2 버퍼들을 더 포함하며,
    상기 제2 버퍼들은 상기 제1 버퍼들과 동일한 개수인 것을 특징으로 하는 반도체 소자.
  7. 제1항에 있어서,
    상기 다수의 클럭 신호들 각각은 수신된 클럭 신호와 서로 다른 위상 차를 갖는 것을 특징으로 하는 반도체 소자.
KR1020090129517A 2009-12-23 2009-12-23 데이터 신호와 클럭 신호 사이의 스큐를 자동 보상할 수 있는 반도체 소자 KR20110072539A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090129517A KR20110072539A (ko) 2009-12-23 2009-12-23 데이터 신호와 클럭 신호 사이의 스큐를 자동 보상할 수 있는 반도체 소자

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090129517A KR20110072539A (ko) 2009-12-23 2009-12-23 데이터 신호와 클럭 신호 사이의 스큐를 자동 보상할 수 있는 반도체 소자

Publications (1)

Publication Number Publication Date
KR20110072539A true KR20110072539A (ko) 2011-06-29

Family

ID=44403440

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090129517A KR20110072539A (ko) 2009-12-23 2009-12-23 데이터 신호와 클럭 신호 사이의 스큐를 자동 보상할 수 있는 반도체 소자

Country Status (1)

Country Link
KR (1) KR20110072539A (ko)

Similar Documents

Publication Publication Date Title
CN1139016C (zh) 用于双数据率定时的时钟等待时间补偿电路
US9330741B2 (en) Semiconductor devices
US10097189B2 (en) Semiconductor device
US9570130B2 (en) Memory system and memory physical layer interface circuit
WO2010078384A2 (en) Method and apparatus for correcting phase errors during transient events in high-speed signaling systems
JP2011035495A (ja) インタフェース回路及びそれを備えた半導体装置
US20140253188A1 (en) Divided clock generation device and divided clock generation method
US9214200B2 (en) Methods and apparatus for transmitting data in a phase modulated signal derived from early and late timing signals
KR20120085824A (ko) 신호 복원 회로, 레이턴시 조정 회로, 메모리 컨트롤러, 프로세서, 컴퓨터, 신호 복원 방법, 및 레이턴시 조정 방법
CN105683932A (zh) 双向通信方法以及使用该双向通信方法的双向通信设备
US20110058433A1 (en) Latency control circuit, semiconductor memory device including the same, and method for controlling latency
US8471617B2 (en) Duty cycle correction in a delay-locked loop
US8300483B2 (en) Timing adjustment circuit, timing adjustment method, and correction value computing method
US9374096B2 (en) Semiconductor apparatus and semiconductor system including the same, and method of operating the same
CN111383677A (zh) 半导体器件
US20100142296A1 (en) Semiconductor memory device and delay locked loop control method thereof
US7965582B2 (en) Circuit and method for recovering clock data in highly integrated semiconductor memory apparatus
KR20080082450A (ko) 메모리 컨트롤러 및 이를 포함하는 컴퓨터장치
KR20110072539A (ko) 데이터 신호와 클럭 신호 사이의 스큐를 자동 보상할 수 있는 반도체 소자
CN110299161B (zh) 用于与时钟信号同步地发送和接收信号的半导体装置
US7280419B1 (en) Latency counter having frequency detector and latency counting method thereof
US8171329B2 (en) Method of dynamically adjusting signal delay time of circuit system
US7633832B2 (en) Circuit for outputting data of semiconductor memory apparatus
TWI482172B (zh) 用以產生多相位時脈信號和對應的指示信號之電路及方法
US7443742B2 (en) Memory arrangement and method for processing data

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination