JP2005518685A - クロック回路のための方法及び装置 - Google Patents
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Abstract
Description
延グローバル・クロックDGCを供給する。
22の入力、及びフリップ・フロップ26のクロック入力に供給する。プログラマブル遅延回路22の出力は、プログラマブル遅延回路24の入力に結合されている。プログラマブル遅延回路24の出力は、Dフリップ・フロップ26のD入力に結合されている。同期部18は、更新バス32によって制御ユニット20に結合されており、更新イネーブル信号UEがプログラマブル遅延回路18に結合されている。プログラマブル遅延回路16、22、及び24は同一である。これらは必ずしも同一でなければいけない訳ではないが、これらは所与のプログラミング入力に対して実質的に同じ量の遅延を有していなければならないので、同じ特性を有するはずである。
的な意味ではなく、例示的な意味で解釈することとし、このような修正は全て本発明の範囲に含まれることを意図している。
Claims (20)
- マスタ・クロック信号から遅延クロック信号を発生する方法であって、
第1のプログラマブル遅延回路を設けるステップと、
第2のプログラマブル遅延回路を設けるステップと、
第3のプログラマブル遅延回路を設けるステップと、
前記第1及び第2のプログラマブル遅延回路を介して前記マスタ・クロックを結合するステップと、
前記第1及び第2のプログラマブル遅延回路の各々を第1の最終遅延に改変し、前記マスタ・クロック信号を約180度遅延させるステップと、
前記第3のプログラマブル遅延回路を前記第1の最終遅延にプログラムするステップと、
前記マスタ・クロックを前記第3のプログラマブル遅延回路に結合し、前記遅延クロック信号を得るステップと、
から成る方法。 - 請求項1記載の方法であって、更に、
前記マスタ・クロックの周波数を変更するステップと、
前記第1及び第2のプログラマブル遅延回路の各々を第2の最終遅延に改変し、前記マスタ・クロックを約180度遅延させるステップと、
前記第3のプログラマブル遅延回路を前記第2の最終遅延にプログラムするステップと、
を含む方法。 - 請求項2記載の方法において、前記第1、第2、及び第3のプログラマブル遅延回路が同一である方法。
- 請求項3記載の方法であって、更に、
メモリを設けるステップと、
前記マスタ・クロックを前記メモリに結合するステップと、
前記遅延クロック信号を前記メモリに結合するステップと、
を含む方法。 - 請求項4記載の方法であって、更に、前記マスタ・クロックの第1サイクルの第1部分において、前記マスタ・クロック及び前記遅延クロックに応答して、メモリのリードを実行するステップと、
前記第1サイクルの第2部分において、前記マスタ・クロック及び前記遅延クロックに応答して前記メモリのライトを実行するステップと、
を含む方法。 - マスタ・クロックから遅延クロックを発生するクロック回路であって、
前記マスタ・クロックに結合された第1のプログラマブル遅延回路と、
前記第2の遅延に結合され、出力クロックを供給する第2のプログラマブル遅延回路と、
前記マスタ・クロックに結合され、前記遅延クロックを供給する第3のプログラマブル遅延回路と、
前記第1、第2、及び第3の遅延に結合され、該第1、第2、及び第3の遅延をプログラムする制御ユニットと、
前記出力クロック、前記マスタ・クロック、及び前記制御ユニットに結合されたフリップ・フロップと、
を備えているクロック回路。 - 請求項6記載のクロック回路であって、更に、
前記制御ユニットと前記第3のプログラマブル遅延回路との間に結合された同期部を備えているクロック回路。 - 請求項6記載のクロック回路において、前記フリップ・フロップが、前記第1及び第2のプログラマブル遅延回路が180度の遅延を達成するときを示す手段であることを特徴とするクロック回路。
- 請求項8記載のクロック回路であって、更に、前記第1のプログラマブル遅延回路と前記マスタ・クロックとの間に結合されたドライバを備えているクロック回路。
- 請求項9記載のクロック回路において、前記制御ユニットが、更に、前記フリップ・フロップが180度の遅延を検出したときに最終遅延信号を前記第1及び第2のプログラマブル遅延回路に供給し、更に、前記第1及び第2のプログラマブル遅延回路が180度の遅延を達成したことを前記フリップ・フロップが示すことに応答して、前記最終遅延信号を前記第3のプログラマブル遅延回路に結合することを特徴とするクロック回路。
- マスタ・クロックに応答する処理システムであって、
前記マスタ・クロックを受けるメモリと、
前記マスタ・クロックを受ける入力と、前記メモリに結合された出力とを有するクロック・プログラマブル遅延回路と、
前記メモリ及び前記クロック・プログラマブル遅延回路に結合され、前記プログラマブル・アレイを所望の遅延にプログラムし、前記メモリにアドレス及びデータを供給するプロセッサと、
を備え、前記プロセッサが、更に、
前記マスタ・クロックに結合され、基準遅延を与えるプログラマブル遅延手段と、
前記プログラマブル遅延手段に結合され、前記基準遅延が前記所望の遅延の整数倍であるときを判断する検出手段と、
を備えている処理システム。 - 請求項11記載の処理システムにおいて、前記検出手段がフリップ・フロップを備えている処理システム。
- 請求項12記載の処理システムにおいて、前記プログラマブル遅延手段が、前記プログラマブル遅延回路と同じ特性を有する1対のプログラマブル遅延回路を備えている処理システム。
- 請求項13記載の処理システムにおいて、前記1対のプログラマブル遅延回路が、180度の遅延を与える処理システム。
- 請求項11記載の処理システムにおいて、前記メモリが、更に、前記マスタ・クロックの1サイクルにおいてリード及びライトを実行することを特徴とする処理システム。
- マスタ・クロックから遅延クロック信号を発生する方法であって、
第1のプログラマブル遅延回路を設けるステップと、
1よりも多い数の基準プログラマブル遅延回路を有するプログラマブル遅延手段を設けるステップと、
前記プログラマブル遅延手段を介して前記マスタ・クロック信号を結合するステップと
、
所望の遅延の実質的に整数倍の遅延が得られ、かつ前記整数倍が前記数に等しくなるまで、前記プログラマブル遅延回路の基準の各々の遅延を改変するステップと、
前記第1のプログラマブル遅延回路を実質的に前記所望の遅延にプログラムするステップと、
前記マスタ・クロックを前記第3のプログラマブル遅延回路に結合し、前記遅延クロック信号を供給するステップと、
から成る方法。 - 請求項16記載の方法において、前記数が2であり、前記所望の遅延が90度である方法。
- 請求項16記載の方法において、前記基準プログラマブル遅延回路及び前記第1のプログラマブル遅延回路が同じ特性を有する方法。
- 請求項16記載の方法であって、更に、前記所望の遅延の実質的に整数倍である前記遅延が得られ、かつ前記整数倍がフリップ・フロップを用いる数に等しいことを検出するステップを含む方法。
- 請求項16記載の方法であって、更に、
メモリを設けるステップと、
前記マスタ・クロックを前記メモリに結合するステップと、
前記遅延クロック信号を前記メモリに結合するステップと、
を含む方法。
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