TW567676B - Method and apparatus for a clock circuit - Google Patents

Description

567676 A7 發明説明（ 此一申請已在美國於2〇〇1年6月18日建樓 09/884,376。 τ㈠此碼為 此一申請係屬於時脈且更特別者係屬 號之時脈。 I係屬4供用於同步信 大部分之積體電路在操作上為同步方式且至少利 時脈及從該主時脈產生其他之時脈。多重時脈之產生為用 :不同之目的且為不同之地點上。積體電路不同之功能且 有用於特別目的不同之時脈。對於_處理系統言，時脈ς 裝 訂 線 是所需要的，例如，在一處理系統之指令中執行 任何心令可採取許多不同之選擇。時脈之速度當在要求最 好較快時’但必需是足夠的慢使得必要之所有之要完成之 一=令操作予以完成。有—些操作需要或要求使許多有關 之事項儘可能在一單一時脈週期内完成。4了達成此一目 的’有必要由需求之時脈來完成此一結果。一種提供用於 此種操作之時脈之需求為將時脈頻率予以加倍之技術。 此種加倍頻率之方式之一缺點為對此一方式需要提供— 相位鎖定環路。而相位鎖定環路其本身—般需要—電壓幹 制之振盈器(vc〇)。對—適當之操作，此一方式在積體電 路上要求有明顯的設計資源及佔用空間。其結果為耗時且 浪費空間之作法。 因此 種不需要利用一相位鎖定振盪器來加倍該頻率

567676 A7 B7 五、發明説明（

下而提供一用於操作之時脈之機器是有其需要的。 凰式重 圖1為一按照發明之一具體實施例之處理系統之方塊圖； 圖2為有一有助於對圖1之處理系統之操作了解之時間圖 :及 圖3為圖1之處理系統之一部分更為詳細之方塊圖。 圖中之元件以簡化及明晰方式來顯示無必要按尺寸予以 繪出。例如圖中某些元件之尺寸相對於其他元件為有助於 對本發明之具體實施例之了解而予以加大。 發明說明 此處說明者為提供一在一系統時脈之一單一週期操作作 一記憶器之方式及技術。產生之第二時脈為實質上與主時 脈之相位成90度。提供之時脈邊緣在主時脈之時脈邊緣之 間之一半處。附加之時脈邊緣提供用於一單一週期允許一 記憶器能予以寫入及讀出之益處。 圖1中所示為一處理系統1 〇，其包含一處理器1 2，一記 憶益1 4及一可程式規劃之延遲器1 6。處理器1 2按照由全 面時脈G C提供之時間來操作。記憶器丨4由二個匯流排a丄 及A2耦合至處理器12。每一匯流排有一讀取匯流排，一 寫入匯流排及一位址匯流排。記憶器丨4按照全面時脈G c 及延遲之全面時脈DGC提供之記時器來操作。可程式規劃 之延遲器1 6在如同全面時脈G C 一樣之相同頻率上提供延 遲之全面時脈DGC及一為實質之90度之延遲。 圖2所示為根據時脈〇 C及D G C之時脈邊緣而示出之一 本纸張尺度適用中國國家標準(,CNS) A4規格(210 X 297公釐） 裝 訂

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些功能操作之時間圖。將_ 计時脈週期 < 開始考慮成發生在 全面時脈GC之上升邊綾卜芬甘〜 … 及，、、，、止則在下一升起之邊緣 :茲上升邊緣亦指出次一時脈週期之開始。全面時脈GC 《下I李邊緣為時脈週期之中間部分。i面時脈^需要有 一 5〇%責任週期，延遲之全面時脈具有其上升邊緣約在週 期之25%上且其下降邊緣約在週期之75%上。&_方式如 圖2所示，每一週期可考慮成在具有p〇上在全面時脈之 上升邊緣上及連續的具有P1 , ρ2&ρ31在延遲之時脈 D G C〈上升時脈邊緣上各自有四個時脈邊緣起始。 铋作中，對處理益1 2執行一讀取或寫入可能是需要的。 此種=況其中讀取及窝入二種之位址應為已知，且用於寫 ^足貪料為已知，故此為一機會即在相同之週期内可來提 高f作之速度。對此種情況，處理器12在週期開始前將位 址k供至位址匯流排a 1及a 2。位址在p 3與p 〇之間予以鎖 疋並維持至下一個P3之出現。假定在此一情況匯流排A工 為用於讀取在週期P〇之開始記憶體14之一個列允許由在 位址匯流排A1上之位址來選擇。在記憶器14内之感測放 大态在P 2被允許以便讀取該資料然後取得並在p 2上時脈 外離開送至A 1資料匯流排。此資料予以有效的保持一直至 P 2之發生時。同樣亦在p 2，按照在位址匯流排a 2上之位 址另一個列被接達及在寫入匯流排A 2上寫入資料予以取樣 。此寫入資料在P 2之前最少有一短的設定時間内為必需有 效。在P 3，為對在P 〇之下一週期之開始做準備下一位址 予以鎖定之。 ___ ___- 6 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）

裝 訂 # A7 B7 4 五、發明説明（ 此種用於提供一高速度操作之能力是有效益的。此種能 力在一單一週期中可提供執行一讀取和寫入。同樣的，在 同一週期在利用全面時脈Gc及延遲之全面時脈DGc之合 併下使用〔組匯流排A1&A2可以&行二個讀耳又或二個寫 入0 處理器1 2藉由連續的更新該可程式規劃之延遲器丨6之 延遲將維持延遲之全面時脈為實質的9〇度之延遲。如果至 全面時脈GC之頻率中有-變動’處理器。藉調整可程式

規劃之延遲器16之延遲而做響應。此延遲在全面時脈GC 《每一 128週期時予以更新。此週期數目為一可予以變小 或變大之可選取之值。對於減少多少數目可能有一限度， 因為有一戶斤要求之週期㈣在料變動之前是可以準確的 予以量化的。 圖3所示為可程式規劃之延遲器1 6及一處理器丨2之 制邵分30。控制部分3〇包含一同步器18，—控制單元2〇 ’一可程式規狀延遲器22，—可程式規劃之延遲器Η 及一D正反器26。可程式規劃之延遲器以及“與可 規劃之延遲器16相同。可程式規劃之延遲器22及24延遲 ，量由控制單元20來選擇。驅動器28對全面時脈gc響應 提供一為具有與全面時脈GC相同頻率同相位之處理哭全 面時脈PGC ’送至控制單㈣之―輸人，可程式規劃之延 ”22之一輸入’及正反器26之一時脈輸入。可程式規 叙延遲b 22之-輸出M合至可程式規劃之延遲器^之 -輸入》可程式規劃之延遲器24之輸出耦合至D正反器26 567676 A7 -—______B7__ 五、發明説明ΓΤ^ -- =一 D輸入。同步器1 8藉由一更新匯流排3 2及一更新允許 仏唬U Ε耦合至控制器元2 〇且耦合至可程式規劃之延遲器 ^。可程式規劃之延遲器16，22及24為相同者。無必: 毛要相同，但對一給予以程式輸入言必需有實質相同量 之延遲之相同特性。 、當將可程式規劃之延遲器2 2及2 4程式成合併以形成丨8 〇 ，延遲時，此指示因為在意義上為每一可程式規劃之延遲 扣2 2及2 4在9 0度上故為一適當之延遲設定。則已知此一 程式規劃之量即為用於可程式規劃之延遲器丨6來提供所要 求之90度延遲之所需要之量。程式可藉由一程式成為最小 之，遲之可程式規劃之延遲器來開始，在本具體實施例中 此最小為500兆分之一秒（ps)。合併而成之延遲器耦合至 正反器26之D輸入。然後D輸入之邏輯狀態在其時脈輸入 之上升邊緣上耦合至D正反器之輸出。在此情況為處理器 全面時脈PGC，可考慮為與全面時脈（}〇：之情況相等。如 此I遲幸父18〇度為少之時間内，由正反器26輸出之邏輯狀 態將為一邏輯低。一直至延遲達到1 8 0度在處理器全面時 脈PGC切換至一邏輯高時正反器26之輸出將切換至一邏輯 南。控制單元2 0從最小延遲增加延遲至丨8 〇度延遲發生之 時止。在此情況，每一增加之量為4 〇兆分之一秒（p s )。但 此量依據可程式規劃之延遲器丨6所獲得之9〇度延遲中所 要求之準確度而定可能較長或較短。進一步，替代簡單之 增加延遲之量來找出1 8 0度之點例如連續之近似值之技術 亦可使用。 -8 - 木紙張尺度適用中國國家標準(CMS) A4規格(210 X 297公釐） 567676 A7 B7 五、發明説明（6 在控制單元2 0已得出所需達到1 § 〇度目標之延遲之為用 於每一可程式規劃之9 〇度之量後。此一資訊在更新允許信 號U E之控制下送至同步器1 8。匯流排3 2可能有其他使用 之及載有與更新該延遲無關之資訊。因此，信號U E在匯流 排3 2上之資訊標示有送至同步器1 8之有效更新的資訊。 同步器1 8協調可程式規劃之延遲器丨6之更新。全面時脈 GC之每一轉換邊緣產生一相同之延遲之邊緣來產生用於 延遲之全面信號DGE。可程式規劃之延遲器丨6之更新應該 發生在提供相應之邊緣之後而在接收下一邊緣之前發生。 如此，控制部分3 〇提供在一週期中不需要一 p乙[及例如 一 v c〇之附加之電路而提供有實質上在2 5 %及7 5 %點之 時脈邊緣之方法。此一方法亦避免了用於將頻率加倍之需 要。加倍用於一時脈之速度由於時脈信號必需在某一距離 内流動的關係部分上一般需要電流之驅動造成困難。此種 分割該時脈來取代加倍該頻率之技術可以擴展到包括其他 之情況上。例如，對具有一較9〇%為不同之延遲之時脈亦 是需要的。因之可能需較二個為多之可程式規劃之延遲器 作成亭接使具有多個可程式規劃之延遲器為一整數異於^ 之多個所需求之延遲。，匕一方法按相同之理由對一除“Ο 度以外之延遲之偵測使得可能異於2之整數多個更為 以上說明，發明利用參考特;^之具體實施例已予說明。 然而，對熟於此-技藝之士深知在不達背本發明在 利範圍所陳述之範圍下是可以做出不同之修改及變動白:。 同樣的，#明書及圖式為用來顯示而非限制之音，且

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五、發明説明（7 ) 包括在本發明之範 於特定之具體實施 方法已予以說明。 及發生任何效益， 決方法之元件不能 徵或專利中請範圍 句π包含” ”其包含，， 排除之包括，如一 包括之僅有之這些 列之或對此種處理 元件之裝置。 此種修改應 以上有關 問題之解決 之解決方法 為確定之解 或必需之特 所使用之語 欲含蓋一不 包含一未能 未明顯的表 有之表列之 圍之内。 例之效益，龙a 然而，對敦：他優點’及對 優點，或。出：點，問題 午釋為—極端的，要求的， <任一或全部之元件。其中 或由此而生之變動語句為意 處理步螺’方法，物件，或 元件但可能包括其他元件但 步驟，方法，物件或裝置本 -10 - 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐）

Claims (1)

1. M7676 A3 B8

   1. 一種用於從一主時脈信號產生一延遲之時脈信號之方法 ’该方法包括： 提供一第一可程式規劃之延遲； 提供一第二可程式規劃之延遲； 提供一第三可程式規劃之延遲； ^第一及第二可程式規劃之延遲耦合該主時脈； 將第及第一可程式規劃之延遲之每一個更換至一 第一最後延遲使得主時脈信號延遲約為1 8 〇度； 將第三可程式規劃之延遲程式規劃至第一最後延遲 :及 將主時脈隸合至第三可程式規劃之延遲上以提供延 遲之時脈信號。 2·如申請專利範圍第1項之方法，進一步包含： 變更主時脈之頻率； 將每一第一及第二可程式規劃之延遲更換至一第二 最後延遲使主時脈信號延遲約18〇度；及 將第三可程式規劃之延遲程式規劃至第二最後延遲。 3 ·如申請專利範圍第2項之方法，進一步包含： 提供一記憶器； 將主時脈耦合至記憶器；及 將延遲之時脈信號耦合至記憶器。 4 .如申請專利範圍第3項之方法，進一步包含： 在主時脈之一第一週期之一第一部分内響應主時脈 及延遲之時脈執行一讀取；及 -11 -本紙張尺度適用中固困家標準(CNS) A4規格（2i〇X297公I) 岔：週期之第二部分内響應主時脈及延遲之時脈 5 執仃一寫入至記憶器内。 用方；從主時脈產生一延遲之時脈之時脈電路，包含·· 一耦合至主時脈之第一可程式規劃之延遲器； 一耦合至第二延遲器及用於提供一輸出時脈之 可程式規劃之延遲器； 、耦合至主時脈及用以提供延遲之時脈之第三可程 式規劃之延遲器； # =耦，合至第一，第二及第三延遲器用以程式規劃該 第一 ’第二’及第三延遲器之控制單元，·及 一:耦合至輸出時脈，主時脈，及控制單元之正反器。 •一種對一主時脈響應之處理系統，包含： 一用於接收主時脈之記憶器； 、一具有一用於接收主時脈之輸入及一耦合至記憶器 之輸出之主時脈可程式規劃之延遲器； 一處理器，其耦合至記憶器及時脈可程式規劃之延 遲器，用於將可程式規劃之陣列程式規劃至一所要求 之延遲及用於對記憶體提供位址及資料； 其中該處理器進一步包含： 可程式規劃之延遲裝置，其耦合至主時脈，用於 提供一參考延遲； 偵測I置’其轉合至可程式規劃之延遲裝置，用 於當參考延遲為所要求之延遲之整數倍時作決定。 7 .如中請專利範圍第6項之處理系統，其中可程式規劃之延 遲裝置包含一對具有如時脈可程式規劃之延遲器之相同 -12- 木紙張尺度適用中國國家標準(CNS) Α4規格(21〇X 297公釐） /0/6 A8 B8

   特性，可程式規劃之延遲器。 申明專利範固第7项之處理 《延遲器提供—1δ〇度之延遲。…對可程式規劃 9.如申請專利範固第"之處理 1〇在於主時脈之—週期内執行-讀取及寫入“《特徵另 於從-主時脈信號產生_延遲之時脈信號之方法 ，供一第一可程式規劃之延遲； 數Ϊ供^τίΓ —超過一個參考可程式規劃之延遲器之 數目 < 可程式規劃之延遲裝置； 經可，式規劃之延遲裝魏合該主時脈信號； 更換每一參考可程式規劃之延遲器之延遲直至獲得 延遲貫質上為所要求之延遲之整數倍且該整數與該 數目相同時止； 、 將第一可程式規劃之延遲程式規劃至實質上所要求 之延遲；及 將主時脈耦合至第三可程式規劃之延遲上以提供延 遲之時脈信號。 11. 如申請專利範圍第1 〇項之方法，進一步包含利用一正反器 偵測獲得一延遲實質上為所要求之延遲之整數倍且該整數 為與該數目相等。 12. 如申請專利範圍第1 〇項之方法，進一步包含： 提供一記憶器； 將主時脈耦合至記憶器；及 將延遲之時脈信號耦合至記憶器。 -13- 本紙張尺度適用中國國家揉準(CNS) Α4规格(210 X 297公董)