JPH04306933A - フレームアライナ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明はフレームアライナ装置に関し、特
にディジタル通信におけるフレーム同期をとるためのフ
レームアライナ装置に関するものである。

【０００２】

【従来技術】従来のフレームアライナ装置のブロックを
図４に示す。メモリ４は書込みデータ１７を書込みクロ
ック３に同期しつつ順次書込むと共に、読出しクロック
８に同期しつつ順次読出して読出しデータ５とする。

【０００３】この場合、書込みクロック３は書込みアド
レス初期化パルス２により初期化され、また読出しクロ
ック８はフレームパルス発生回路２３から発生される読
出しアドレス初期化パルス７により初期化される。

【０００４】入力データ１はセレクタ２０に直接または
遅延回路１８を介して供給され、このセレクタ２０によ
る選択出力がメモリ４の書込みデータ１７となる。また
、入力フレームパルス１６はセレクタ２１に直接または
遅延回路１９を介して供給され、このセレクタ２１によ
る選択出力が書込みアドレス初期化パルス２となる。

【０００５】尚、両遅延回路２０，２１の遅延量は等し
いものとする。

【０００６】フレームパルス発生回路２３から発生され
る信号７は入力フレームパルス１６の位相とは無関係で
あるために、メモリ４の書込みタイミングと読出しタイ
ミングとが適正な状態にあるかどうかを判定する必要が
ある。

【０００７】そこで、位相比較回路２２を設け、セレク
タ２１の出力である書込みアドレス初期化パルス２と、
フレームパルス発生回路２３の出力である読出しアドレ
ス初期化パルス７とを位相比較し、この位相差に応じて
セレクタ２０，２１の選択状態を制御している。

【０００８】この位相比較により、書込みタイミングと
読出しタイミングとが不適正となったときには、セレク
タ２０，２１を切替えて（これをいわゆるケトバシと称
する）、書込みタイミングと読出しタイミングとを適性
な状態にして復旧させるようになっているのである。

【０００９】かかる従来のフレームアライナ装置では、
書込みタイミングと読出しタイミングとが不適正な状態
になったときに、ケトバシにより適正に復旧させる制御
を行っている。ケトバシを行うと、メモリ４に入力され
るデータ位相が不連続に変化するので、これを修正する
間はデータ誤りが発生する。

【００１０】つまり、初期立上げ時の書込みタイミング
と読出しタイミングとが不適正に近い状態、すなわち両
タイミングの差に十分な余裕がない状態の場合、サービ
スイン後にケトバシが発生してデータに誤りが生じるこ
とがあるという欠点がある。

【００１１】

【発明の目的】本発明の目的は、サービスイン後にデー
タ誤りを発生することがなく、また入力側フレーム位相
が不連続に変化した場合にも、出力側のデータやフレー
ムパルスの位相変動がないようにしたフレームアライナ
装置を提供することである。

【００１２】

【発明の構成】本発明によるフレームアライナ装置は、
書込みアドレス初期化パルスにより書込みアドレスを初
期化して入力データを順次書込みクロックに同期しつつ
書込み、読出しアドレス初期化パルスにより読出しアド
レスを初期化して読出しクロックに同期しつつデータを
読出すよう構成されたメモリと、この読出しデータを遅
延する遅延量可変型遅延回路と、前記読出しクロックを
カウントして前記読出しアドレス初期化パルスを発生す
る第１のカウンタと、前記読出しクロックを自走カウン
トする第２のカウンタと、前記第１及び第２のカウンタ
の出力の位相差を検出してこの位相差に応じて前記遅延
量可変型遅延回路の遅延量を設定制御する手段と、パワ
ーオン時や同期外れ時に前記第１のカウンタを前記書込
みアドレス初期化パルスによりリセットするリセット回
路とを含むことを特徴とする。

【００１３】

【実施例】以下、図面を参照しつつ本発明の実施例を詳
述する。

【００１４】図１は本発明の実施例のシステムブロック
図であり、図４と同等部分は同一符号により示している
。入力データ１はメモリ４に直接入力されて書込みデー
タとなっており、また書込みアドレス初期化パルス２は
入力フレームパルスが直接用いられてメモリ４へ入力さ
れている。このメモリ４の読出しデータ５は遅延量可変
型の遅延回路６を介して送信データ１５となっている。

【００１５】カウンタ１０は読出しクロック８をカウン
トする自走カウンタであり、カウンタ９はリセット回路
１３からのリセットパルスによりリセットされ読出しク
ロック８をカウントする読出し側カウンタである。

【００１６】リセット回路１３はパワーオン時や同期外
れが生じたときに書込みアドレス初期化パルス２により
読出し側カウンタ９をリセットするものである。

【００１７】このカウンタ９の内容がある一定の値にな
ったときに読出しアドレス初期化パルス７が生成される
ようになっており、また両カウンタ９，１０の内容の差
がデコーダ１１により判読されて両カウンタの位相差が
検出される。この位相差に応じた情報をラッチ回路１２
によりラッチして、この位相差に応じて遅延回路６の遅
延量が設定制御される。

【００１８】図２は図１の回路の動作を示すタイムチャ
ートであり、パワーオン時や同期外れが生じたときに、
信号１４がアクティブとなり、リセット回路１３がイネ
ーブル化される。その直後に到来した書込みアドレス初
期化パルス２によりカウンタ９がリセットされる。

【００１９】カウンタ９がリセットされるとその内容は
「０」となり、再び読出しクロック８をカウントし始め
る。このカウント内容が予め定められた値に達したとき
に読出しアドレス初期化パルス７がカウンタ９より出力
される。この読出しアドレス初期化パルス７の発生タイ
ミングとしては、図２に示す如く、書込みアドレス初期
化パルス２から最も遠い位置となるようなタイミングと
される。

【００２０】すなわち、書込みアドレス初期化パルスの
周期をＴとすると、丁度Ｔ／２　のタイミング位置とな
る。 このタイミング位置７ａでは、連続する書込みアドレス
初期化パルス２ａ，２ｂに対して共に最も遠い位置とな
り、よって、メモリ４の書込み位相と読出し位相との差
がこのＴ／２　に等しく設定され、最適なものとなるの
である。

【００２１】カウンタ９をリセットすれば、その度に読
出しデータの位相が変化する。しかし、その位相は装置
内のある基準点で常に一定となっていれば良い。そのた
めに外部から位相制御されない自走カウンタ１０と読出
し側カウンタ９との位相差を測定し、その位相差に応じ
て遅延回路６の遅延量を制御することで、自走カウンタ
１０と遅延回路６の出力データ１５のフレーム位相関係
を常に一定とすることができる。

【００２２】図３は図１のブロックの具体例を示す回路
図であり、両図において同等部分は同一符号により示し
ている。

【００２３】カウンタ９は読出しクロックをカウントす
る１０進カウンタ回路９１と、カウント値の最高値を定
めるデコーダ９２と、読出しアドレス初期化パルス７の
発生タイミング位置を決定するデコーダ９３とからなる
。

【００２４】カウンタ回路９１はリセット状態の「０」
から読出しクロック８毎に１ずつ増加し、デコーダ９２
により決定される値になると、リセットされて「０」へ
戻る。よって、このカウンタ回路９１の出力は「０」か
ら当該値の間を周期的に繰返し、この周期が図２のＴと
なる。

【００２５】リセット回路１３はナンドゲート１３１　
とオアゲート１３２　とからなり、パワーオンまたは同
期外れ情報１４がアクティブになると、書込みアドレス
初期化パルス２がナンドゲート１３１　とオアゲート１
３２　を介してカウンタ回路９のリセット入力となる。 このリセットタイミングからＴ／２　の期間経過後のカ
ウント値をデコーダ９３が検出するようになっている。 この検出タイミングにより読出しアドレス初期化パルス
８が生成されるので、図２に示したタイミング関係が可
能となる。

【００２６】自走カウンタ１０は読出しクロック８をカ
ウントする自走１０進カウンタ回路１０１　と、このカ
ウント値の最高値を定めるデコーダ１０２（デコーダ９
２と同一構成）とからなる。このカウンタも周期Ｔでカ
ウント内容が「０」から最高値の間を繰返し変化する。

【００２７】カウンタ９，１０の内容の位相差を検出し
てその位相差に応じた情報を生成するデコーダ１１はＲ
ＯＭからなり、カウンタ９，１０の両出力をアドレス入
力とする。

【００２８】このＲＯＭ１１にはカウンタ９，１０の両
出力の差（位相差）対応した可変遅延回路６に対する遅
延量が予め格納されている。従って、このＲＯＭ１１の
出力をラッチ回路１２にてラッチし、遅延回路６の遅延
制御信号とするものである。

【００２９】

【発明の効果】以上述べた如く、本発明によれば、メモ
リ読出しアドレス初期化パルスの位相を書込みアドレス
初期化パルスの位相に対して十分安全な余裕のある位相
となるように設定しているので、サービスイン後や同期
外れ時にデータ誤りを発生することがないという効果が
ある。

【００３０】また、入力側のフレーム位相が不連続に変
化しても、出力側のデータやフレームパルスの位相は、
可変遅延回路によりその変動が吸収されるので、常に一
定となるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施例のブロック図である。

【図２】図１のブロックの動作を示すタイミングチャー
トである。

【図３】図１のブロックの具体例回路図である。

【図４】従来のフレームアライナ回路のブロック図であ
る。

【符号の説明】

４　　メモリ ６　　遅延量可変型遅延回路 ９　　読出し側カウンタ １０　　自走カウンタ １１　　デコーダ １２　　ラッチ回路 １３　　リセット回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　書込みアドレス初期化パルスにより書
   込みアドレスを初期化して入力データを順次書込みクロ
   ックに同期しつつ書込み、読出しアドレス初期化パルス
   により読出しアドレスを初期化して読出しクロックに同
   期しつつデータを読出すよう構成されたメモリと、この
   読出しデータを遅延する遅延量可変型遅延回路と、前記
   読出しクロックをカウントして前記読出しアドレス初期
   化パルスを発生する第１のカウンタと、前記読出しクロ
   ックを自走カウントする第２のカウンタと、前記第１及
   び第２のカウンタの出力の位相差を検出してこの位相差
   に応じて前記遅延量可変型遅延回路の遅延量を設定制御
   する手段と、パワーオン時や同期外れ時に前記第１のカ
   ウンタを前記書込みアドレス初期化パルスによりリセッ
   トするリセット回路とを含むことを特徴とするフレーム
   アライナ装置。