KR200262927Y1 - 클럭 페일 검출장치 - Google Patents

Abstract

본 고안은 감시대상 클럭의 천이 여부를 설정된 기준 클럭의 일정주기마다 검출하여 클럭 페일을 검출하는 클럭 페일 검출장치를 제공하기 위한 것으로, 이러한 본 고안은, 모니터링 클럭을 클럭단자로 입력받으며 설정된 기준클럭의 일정 주기마다 비동기 세트되는 플립플롭1과; 플립플롭1의 출력을 D단자로 입력받아 기준클럭의 일정 주기에 맞춰 출력하며, 이 출력으로 클럭 페일의 발생 여부를 지시하기 위한 플립플롭2를 포함하여 이루어지며, 감시하고자 하는 클럭과 기준 클럭의 주파수에 상관없이 클럭 페일을 검출할 수 있고, 감시 주기 조정을 통해서 아주 짧은 시간 동안의 클럭 페일도 검출할 수 있다.

Description

클럭 페일 검출장치 {Clock fail detector}

본 고안은 클럭 페일 검출에 관한 것으로, 보다 상세하게는 클럭신호상의 에러를 검출하기 위한 클럭 페일 검출장치에 관한 것이다.

일반적으로 클럭신호는 회로 동작의 동기를 취하기 위해 사용되는 펄스 신호로써, 일정한 주기를 가지고 있으며 컴퓨터 등과 같이 엄격한 조건이 요구되는 경우에는 수정 진동자를 이용하여 주기나 위상차를 정확하게 유지하고 있다.

이러한 클럭신호는 수행되는 프로세스간의 동기화에 사용되며, 특히 마이크로컴퓨터의 작동은 클럭 신호에 맞추어 수행된다. 예를 들어 통신시스템이나 전송시스템 등에서 신호 처리를 위한 기준신호로서 시스템 클럭과 같은 클럭신호가 사용된다.

클럭 펄스 생성기는 일정한 준위로 나타나는 로우(low)와 하이(high)간을 천이하는 클럭 펄스를 발진시키기 위해 사용되는데, 수정 진동자와 비안정 멀티바이브레이터 회로를 조합시켜 사용한다.

이처럼 클럭신호는 시스템의 동기 등에 중요하므로 그 발생 오류를 검출하기 위한 기술이 요구된다. 이와 관련되어 다음과 같은 종래기술이 있다.

대한민국특허 제10-300861호의 '에러 검출장치'.

동 특허 제10-134481호의 '프레임 동기 신호의 에러 검출 및 표시회로'.

동 특허 제10-244779호의 '디지털 시스템에서의 에러 검출 장치 및 에러 발생 확인 방법'.

동 특허출원 제10-1994-018239호의 '데이터 클럭 신호의 에러 검출 및 표시회로'.

동 특허출원 제10-1997-059968호의 '에러발생검출장치 및 방법'.

동 실용신안 제20-085188호의 '디지털 데이터 신호의 에러 검출 장치'.

이처럼 클럭신호와 같이 천이되는 신호의 발생 오류를 검출하기 위한 종래 기술은 여러 가지 방식으로 구성될 수 있다.

그러나 상기 인용된 기술을 비롯한 종래기술은 감시 대상 신호의 에러를 검출하기 위하여 복잡한 구조를 가진다. 즉, 클럭 페일의 발생을 검출하기 위해 많은 게이트 카운트를 요구하며 회로구성이 복잡해지는 단점이 있다.

본 고안은 상기와 같은 종래의 문제점을 해소하기 위해 창출된 것으로, 본 고안의 목적은 감시대상 클럭의 천이 여부를 설정된 기준 클럭의 일정주기마다 검출하여 클럭 페일을 검출하는 클럭 페일 검출장치를 제공하는 것이다.

상기 목적을 달성하기 위한 본 고안의 클럭 페일 검출장치는, 모니터링 클럭을 클럭단자로 입력받으며 설정된 기준클럭의 일정 주기마다 비동기 세트되는 플립플롭1과; 상기 플립플롭1의 출력을 D단자로 입력받아 상기 기준클럭의 일정 주기에 맞춰 출력하며, 이 출력으로 클럭 페일의 발생 여부를 지시하기 위한 플립플롭2를 포함하는 것을 그 특징으로 한다.

도1은 본 고안의 실시예에 따른 검출 주기 제어부의 블록도.

도2는 본 고안의 실시예에 따른 클럭 페일 검출장치의 블록도.

도3은 본 고안의 실시예에 따른 신호 타이밍도.

* 도면의 주요 부분에 대한 부호의 설명 *

210 : 카운터부 220 : 디코더부

310 : 인버터 320, 330 : 플립플롭

이하, 첨부도면을 참조하여 본 고안에 따른 바람직한 실시예를 설명한다.

도1은 본 고안의 실시예에 따른 검출 주기 제어부의 블록도이고, 도2는 본 고안의 실시예에 따른 클럭 페일 검출장치의 블록도이며, 도3은 본 고안의 실시예에 따른 신호 타이밍도이다.

본 실시예는 클럭 페일의 발생을 설정된 기준클럭의 일정주기마다 검출하도록 제어하기 위한 검출 주기 제어부와, 이 검출 주기 제어부에서 제어된 주기마다 클럭 페일의 발생 여부를 검출하기 위한 클럭 페일 검출부를 포함하여 이루어진다.

도1에 따르면, 검출 주기 제어부에서는 감시하고자 하는 클럭(clk_mon)외의 다른 클럭을 기준클럭(clk_ref)으로 설정하여 카운터부(210)의 카운터를 구동한다.

카운터부(210)의 카운트값 Cnt(n:0)는 디코더부(220)로 인가되며,디코더부(220)는 감시하고자 하는 주기 T 만큼의 인에이블 신호 A와 B를 생성한다. 여기서 카운터부(210)에서 카운트값 Cnt(n:0)를 어떻게 설정하는가에 따라 클럭 페일의 발생 여부를 감시하는 시간간격인 감시 주기 T가 결정된다. 감시 주기 T는 기준클럭(clk_ref)의 다수 주기를 포함하도록 하는 것이 바람직하며, 예를 들면 기준클럭(clk_ref)의 n번 주기마다 감시 주기가 도래하도록 카운트값 Cnt(n:0)를 설정할 수 있다.

디코더부(220)에 있어서 인에이블 신호 A와 B는 기준 클럭(clk_ref)의 일정 주기마다 도래하는 감시주기 T의 시작점에서 발생하게 된다. 이때 디코더부(220)는 인에이블 신호A와 B간에 일정한 위상차를 주게 된다. 바람직하게는 인에이블 신호 A를 감시주기 T의 시작점에서 생성하고, 인에이블 신호B를 인에이블 신호 A에 비해 기준 클럭(clk_ref)의 한 주기만큼 지연시킨다.

도2에 따르면, 클럭 페일 검출부에서는 감시대상 클럭(clk_mon)과 인에이블 신호 A, B를 이용하여 클럭 페일을 검출한다. 디코더부(220)의 출력에 있어서, 인에이블 신호 B는 인버터(310)를 이용하여 위상 반전시킨 후 플립플롭1(320)의 비동기 세트 단자의 입력으로 인가하고, 인에이블 신호 A는 플립플롭2(330)의 클럭단자의 입력으로 인가한다.

바람직하게는 플립플롭들(320)(330)은 비동기 세트단자(SN)와 리셋 단자(RN)를 구비한 D-플립플롭으로 구현한다.

도3의 타이밍도를 참조하여 순차적으로 설명하면, 우선 파워 리셋(reset)에 의해 플립플롭1(320)과 플립플롭2(330)의 리셋이 이루어진다. 리셋 신호(reset)는파워 온시 로우(low)에서 하이(high)로 변하게 된다.

그리고 감시 주기 T는 감시하고자 하는 시간주기에서 액티브 하이(Active high)가 된다. 인에이블 신호 A는 감시 주기 T 시간만에 한번씩 기준 클럭(clk_ref)의 1주기만큼 하이 상태를 유지하며, 인에이블 신호 B는 A 신호보다 기준 클럭(clk_ref)의 1주기 만큼 뒤진다.

플립플롭1(320)과 플립플롭2(330)의 리셋에 의해 플립플롭1(320)의 출력 Q1='0'이 되고, 플립플롭2(330)의 출력 clk_flt='0'이 된다.

첫 감시주기 T에서 인에이블 신호 A에 의해 플립플롭2(330)의 출력 clk_flt='0'이 되고, 기준클럭(clk_ref)의 1주기 만큼 지연된 인에이블 신호 B에 의해 플립플롭1(320)의 출력이 비동기 세트되어 Q1='1'로 바뀐다.

이 상태에서 감시대상 클럭 clk_mon이 플립플롭1(320)의 클럭단자로 정상적으로 입력되면, 플립플롭1(320)의 출력 Q1은 감시대상 클럭 clk_mon의 다음 주기에서 다시 '0'으로 바뀌어진다. 또한, 플립플롭2(330)의 출력 clk_flt는 '0'을 유지하게 된다.

그러므로 직전의 감시 주기 T에서 플립플롭1(320)의 출력 Q1과 플립플롭2(330)의 출력 clk_flt가 모두 '0'이면, 다음 번 감시 주기 T의 시작점에서 인에이블 신호 A에 의해 플립플롭2(330)의 출력 clk_flt='0'을 유지한다. 이 경우에는 플립플롭2(330)의 출력 clk_flt는 감시대상 클럭 clk_mon의 천이가 있느냐 여부에 무관하게 '0'을 유지하는 것이다.

만약 감시 주기 T 동안에 감시대상 클럭 clk_mon의 천이가 없다면,플립플롭1(320)에서 인에이블 신호 B에 의해 비동기 세트된 값이 출력 Q1로 계속 유지되므로 플립플롭2(330)의 출력 clk_flt는 '1'이 된다.

다시 감시대상 클럭 clk_mon이 정상적으로 입력되면 플립플롭1(320)의 출력 Q1이 '0'으로 전환되고, 해당 주기가 경과하여 새로운 주기 T가 개시되는 시점에서 인에이블 신호 A의 발생시 플립플롭2(330)의 출력 clk_flt는 '0'으로 전환된다.

이후에는 이러한 동작의 연속이다.

이처럼 본 실시예는 플립플롭2(330)의 출력 clk_flt를 참조하여 클럭 페일을 확인할 수 있다. 클럭 페일을 나--타내는 최종 결과인 clk_flt는 액티브 하이로써, clk_flt가 '0'일 때에는 클럭 정상으로 판정하고 clk_flt가 '1'일 때에는 클럭 페일로 판정할 수 있다.

따라서 간단한 장치로 클럭 페일을 검출할 수 있게 되므로, 동기식 디지털계위의 계위단위 포인터 프로세싱(Tributary Unit Pointer Processing) ASIC 등에 적용되어 클럭 페일을 검출하거나 중앙처리장치의 감시 오류 등을 검출할 수 있다.

이상 설명한 실시예는 본 고안의 다양한 변화, 변경 및 균등물의 범위에 속한다. 따라서 실시예에 대한 기재내용으로 본 고안이 한정되지 않는다.

본 고안의 클럭 페일 검출장치에 따르면 다음과 같은 효과가 있다.

우선, 감시 주기를 용이하게 조정할 수 있으므로 이러한 감시 주기 조정을 통해서 아주 짧은 시간 동안의 클럭 페일도 검출할 수 있다.

또한, 감시하고자 하는 클럭과 기준 클럭의 주파수에 상관없이 클럭 페일을검출할 수 있다. 따라서 클럭 페일의 검출 이외에도 천이가 발생하는 신호들의 오류를 감시하고자 하는 경우에도 적용할 수 있게 된다.

Claims (4)

1. 모니터링 클럭을 클럭단자로 입력받으며 설정된 기준클럭의 일정 주기마다 비동기 세트되는 플립플롭1과;

   상기 플립플롭1의 출력을 D단자로 입력받아 상기 기준클럭의 일정 주기에 맞춰 출력하며, 이 출력으로 클럭 페일의 발생 여부를 지시하기 위한 플립플롭2를 포함하는 것을 특징으로 하는 클럭 페일 검출장치.
2. 제 1항에 있어서, 상기 각 플립플롭은,

   비동기 세트와 리셋 단자를 구비한 D-플립플롭인 것을 특징으로 하는 클럭 페일 검출장치.
3. 제 1항에 있어서,

   상기 기준클럭을 계수하기 위한 카운터부와;

   상기 카운터부의 계수값이 상기 기준클럭의 일정 주기에 도달할 때마다 인에이블 신호를 생성하여 상기 플립플롭1을 비동기 세트시키고, 상기 인에이블 신호에 비해 일정 클럭수만큼 어긋난 신호를 상기 플립플롭2의 클럭단자로 인가하는 디코더부를 더 포함하는 것을 특징으로 하는 클럭 페일 검출장치.
4. 제 3항에 있어서,

   상기 디코더부에서 출력되는 인에이블 신호를 위상 반전시켜 상기 플립플롭1의 비동기 세트 단자로 인가하기 위한 인버터를 더 포함하는 것을 특징으로 하는 클럭 페일 검출장치.