KR100373333B1 - 비동기전달모드 셀 동기 신호의 오류 검출 장치 - Google Patents

비동기전달모드 셀 동기 신호의 오류 검출 장치 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 ATM 셀 동기 신호의 오류 검출 장치에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 셀 동기 오류를 검출하기 위한 ATM 셀 동기 신호의 오류 검출 장치를 제공하는데 그 목적이 있음.
3. 발명의 해결방법의 요지
본 발명은, 비동기전달모드(ATM) 셀 동기 신호의 오류 검출 장치에 있어서, 외부로부터 클럭과 셀 동기 신호를 입력받아 클럭의 동상 클럭에 맞춘 셀 동기를 n(n은 자연수)번 리타이밍시키기 위한 동상 클럭 셀 동기 리타이밍 수단; 외부로부터 클럭과 셀 동기 신호를 입력받아 클럭의 역상 클럭에 맞춘 셀 동기를 n번 리타이밍시키기 위한 역상 클럭 셀 동기 리타이밍 수단; 상기 동상 클럭 셀 동기 리타이밍 수단으로부터 클럭의 동상 부분에서 n번 리타이밍되어 입력되는 셀 동기 신호에 대해 셀 동기 오류를 검출하여, 동상 클럭 셀 동기 오류 신호를 출력하는 동상 클럭 셀 동기 오류 검출 수단; 상기 역상 클럭 셀 동기 리타이밍 수단으로부터 클럭의 역상 부분에서 n번 리타이밍되어 입력되는 셀 동기 신호에 대해 셀 동기 오류를 검출하여, 역상 클럭 셀 동기 오류 신호를 출력하는 역상 클럭 셀 동기 오류 검출 수단; 및 상기 동상 클럭 셀 동기 오류 검출 수단 및 역상 클럭 셀 동기 오류 검출 수단을 통해 각각 전달되는 상기 동상 클럭 셀 동기 오류 신호와 상기 역상 클럭 셀 동기 오류 신호의 값이 서로 교대로 발생하였을 경우, 셀 동기 신호의 오류로 판단하여 이전의 셀 동기 오류 신호의 역상 값을 출력하는 셀 동기 오류 검출 수단을 포함함.
4. 발명의 중요한 용도
본 발명은 ATM 셀 동기신호의 오류 검출 장치 등에 이용됨.

Description

비동기전달모드 셀 동기 신호의 오류 검출 장치{Error detection apparatus of ATM cell synchronous signal}
본 발명은 셀 동기 신호의 오류를 유발하는 셀 동기 신호의 지터에 의한 오류를 검출하는 비동기전달모드(ATM : Asynchronous Transfer Mode) 셀 동기 신호의 오류 검출 장치에 관한 것으로, 특히 회로 소자의 메타스타빌리티(metastability) 및 잡음, 위상 비동기, 주파수 비동기에 의한 셀 동기 오류를 검출하기 위한 ATM 셀 동기 신호의 오류 검출 장치에 관한 것이다.
종래의 셀 동기 신호 오류 검출 장치는 셀 동기 신호의 지터에 대한 오류 검출을 주된 목적으로 하고 있기 때문에 셀 동기 신호 사이의 잡음에 대한 영향과 회로를 구성하는 소자의 메타스타빌리티(metastability)에 의한 영향으로 발생하는 셀 동기 신호의 오류 검출 결과에 대한 고려가 되어 있지 않는 문제점이 있었다.
본 발명은, 상기한 바와 같은 문제점을 해결하기 위하여 제안된 것으로, 셀 동기 신호의 지터에 의한 오류 검출 뿐만 아니라 동기 신호의 오류를 유발하는 회로 소자의 메타스타빌리티 및 잡음에 의한 셀 동기 신호의 불안정 여부를 고려하여 셀 동기 신호의 오류를 검출하는 ATM 셀 동기 신호의 오류 검출 장치를 제공하는데 그 목적이 있다.
도 1 은 종래의 ATM 셀 동기 신호의 오류 검출 장치의 일실시예 구성도.
도 2 는 본 발명에 따른 ATM 셀 동기신호의 오류 검출 장치의 일실시예 구성도.
도 3 은 본 발명에 따른 동상(역상) 클럭 셀 동기 리타이밍 회로의 일실시예 구성도.
도 4 는 본 발명에 따른 동상(역상) 클럭 셀 동기 오류 검출 회로의 일실시예 구성도.
도 5 는 본 발명에 따른 셀 동기 오류 검출 회로의 일실시예 구성도.
도 6 은 본 발명에 따른 주요 부분의 일실시예 신호 파형도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 동상 클럭 셀 동기 검출 회로 12 : 셀 동기 오류 검출 회로
13 : 역상 클럭 셀 동기 검출 회로
21 : 동상 클럭 셀 동기 리타이밍 회로
22 : 동상 클럭 셀 동기 리타이밍 신호
23 : 동상 클럭 셀 동기 오류 검출 회로
24 : 동상 클럭 셀 동기 오류 신호 25 : 셀 동기 오류 검출 회로
26 : 역상 클럭 셀 동기 리타이밍 회로
27 : 역상 클럭 셀 동기 리타이밍 신호
28 : 역상 클럭 셀 동기 오류 검출 회로
29 : 역상 클럭 셀 동기 오류 신호 31, 32, 34, 35 : D 플립플롭
33 : OR 게이트 41 : m 계수 회로
42 : 동기 오류 검출 회로
51 : 동상 클럭 셀 동기 오류 신호
52 : JK 플립플롭
53 : 역상 클럭 셀 동기 오류 신호
상기 목적을 달성하기 위하여 본 발명은, 비동기전달모드(ATM) 셀 동기 신호의 오류 검출 장치에 있어서, 외부로부터 클럭과 셀 동기 신호를 입력받아 클럭의 동상 클럭에 맞춘 셀 동기를 n(n은 자연수)번 리타이밍시키기 위한 동상 클럭 셀 동기 리타이밍 수단; 외부로부터 클럭과 셀 동기 신호를 입력받아 클럭의 역상 클럭에 맞춘 셀 동기를 n번 리타이밍시키기 위한 역상 클럭 셀 동기 리타이밍 수단; 상기 동상 클럭 셀 동기 리타이밍 수단으로부터 클럭의 동상 부분에서 n번 리타이밍되어 입력되는 셀 동기 신호에 대해 셀 동기 오류를 검출하여, 동상 클럭 셀 동기 오류 신호를 출력하는 동상 클럭 셀 동기 오류 검출 수단; 상기 역상 클럭 셀 동기 리타이밍 수단으로부터 클럭의 역상 부분에서 n번 리타이밍되어 입력되는 셀 동기 신호에 대해 셀 동기 오류를 검출하여, 역상 클럭 셀 동기 오류 신호를 출력하는 역상 클럭 셀 동기 오류 검출 수단; 및 상기 동상 클럭 셀 동기 오류 검출 수단 및 역상 클럭 셀 동기 오류 검출 수단을 통해 각각 전달되는 상기 동상 클럭 셀 동기 오류 신호와 상기 역상 클럭 셀 동기 오류 신호의 값이 서로 교대로 발생하였을 경우, 셀 동기 신호의 오류로 판단하여 이전의 셀 동기 오류 신호의 역상 값을 출력하는 셀 동기 오류 검출 수단을 포함하여 이루어진 것을 특징으로 한다.본 발명은 ATM 스위치 셀 동기 신호의 정상 여부를 검출하기 위한 것이다. ATM 스위치로 입력되는 셀 동기 신호가 불안정할 경우 ATM 스위치의 정상적인 동작이 불가능하기 때문에 ATM 스위칭에는 셀 동기 신호의 정상 입력 여부를 감시하는 기능이 필요하다. 종래의 셀 동기 신호 검출 방식은 셀 동기 신호의 지터에 의한 오류 검출을 주 기능으로 하였으나, 본 발명은 셀 동기 신호의 지터에 의한 오류 검출은 물론 메타스타빌리티 및 잡음에 의한 셀 동기 신호의 불안정 여부를 고려한 오류 검출이 가능하도록 한다.
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.
도 1 은 종래의 ATM 셀 동기 신호의 오류 검출 장치의 일실시예 구성도이다.
시스템의 클럭과 셀 동기 신호가 동상 클럭 셀 동기 검출 회로(11)와 역상 클럭 셀 동기 검출 회로(13)에 입력된다.
동상 클럭 셀 동기 검출 회로(11)는 동상 클럭에서 입력된 셀 동기 신호의 정상 입력 여부를 판별한 뒤 셀 동기 오류 발생 여부를 셀 동기 오류 검출 회로(12)로 보낸다.
역상 클럭 셀 동기 검출 회로(13)에서는 입력된 셀 동기 신호에 대하여 역상 클럭에서 셀 동기 신호의 정상 입력 여부를 판별한 뒤 셀 동기 오류 발생 여부를 셀 동기 오류 검출 회로(12)로 보낸다.
셀 동기 오류 검출 회로(12)에서는 동상 클럭 셀 동기 검출 회로(11)와 역상 클럭 셀 동기 검출 회로(13)에서 보낸 셀 동기 오류 결과를 종합하여 셀 동기 신호의 이상 유무를 판별하여 출력한다.
동상 클럭 셀 동기 검출 회로(11)와 역상 클럭 셀 동기 검출 회로(13)에서는 셀 동기 신호의 지터에 의한 이상 유무를 판별하기 위해서 동상 클럭 셀 동기 오류 신호와 역상 클럭 셀 동기 오류 신호가 동시에 발생했을 때 셀 동기 오류 신호를 발생한다.
상기와 같이 구성되어 동작되는 종래의 ATM 셀 동기 신호의 오류 검출 장치는 셀 동기 신호 자체의 이상 유무와 지터에 의한 이상 유무를 판별할 수는 있지만, 회로 소자의 메타스타빌리티(metastability)와 잡음에 의한 셀 동기 신호의 오류를 판단할 수가 없기 때문에 보다 정확한 셀 동기 신호의 오류 검출 장치가 필요하다.
도 2 는 본 발명에 따른 ATM 셀 동기신호의 오류 검출 장치의 일실시예 구성도이다.
동상 클럭 셀 동기 리타이밍 회로(21)는 클럭과 셀 동기 신호를 입력으로 하여 클럭의 동상 클럭에 맞춘 셀 동기를 n번 리타이밍시킨다.
역상 클럭 셀 동기 리타이밍 회로(26)는 클럭과 셀 동기 신호를 입력으로 하여 클럭의 역상 클럭에 맞춘 셀 동기를 n번 리타이밍시킨다.
상기 동상 클럭 셀 동기 리타이밍 회로(21)에서 출력되는 동상 클럭에 n번 리타이밍된 셀 동기 신호(22)와 상기 역상 클럭 셀 동기 리타이밍 회로(26)에서 역상 클럭에 n번 리타이밍된 셀 동기 신호(27)가 동상 클럭 셀 동기 오류 검출 회로(23)와 역상 클럭 셀 동기 오류 검출 회로(28)의 입력으로 들어간다.
이때, 동상 클럭 셀 동기 리타이밍 신호(22)와 역상 클럭 셀 동기 리타이밍 신호(27)는 동시에 발생하지 않도록 k 클럭의 시간차를 두도록 한다.
동상 클럭 셀 동기 오류 검출 회로(23)에서는 클럭의 동상 부분에서 n번 리타이밍되어 입력되는 셀 동기 신호(22)에 대한 셀 동기 오류를 검출한 뒤 동상 클럭 셀 동기 오류 신호(24)를 셀 동기 오류 검출 회로(25)로 보낸다.
역상 클럭 셀 동기 오류 검출 회로(28)에서는 클럭의 역상 부분에서 n번 리타이밍되어 입력되는 셀 동기 신호(27)에 대한 셀 동기 오류를 검출하여 역상 클럭 셀 동기 오류 신호(29)를 셀 동기 오류 검출 회로(25)로 보낸다.
상기 셀 동기 오류 검출 회로(25)에서는 입력으로 들어오는 동상 클럭 셀 동기 오류 신호(24)와 역상 클럭 셀 동기 오류 신호(29)의 값이 서로 교대로 발생하였을 때를 셀 동기 신호의 오류로 판단하여 이전의 셀 동기 오류 신호의 역상 값을 출력한다.
따라서, 셀 동기 오류 신호 값이 변화하면 셀 동기 신호에 이상이 있음을 알 수 있다.
다음으로, 상기와 같이 구성된 본 발명에 따른 ATM 셀 동기 신호의 오류 검출 장치의 동작을 살펴보면 다음과 같다.
클럭에 따라 셀 동기 신호를 입력받은 동상 클럭 셀 동기 리타이밍 회로(21)는 동상 클럭에 n번 리타이밍된 셀 동기 신호(22)를 출력하고, 클럭에 따라 셀 동기 신호를 입력받은 역상 클럭 셀 동기 리타이밍 회로(26)는 역상 클럭에 n번 리타이밍된 셀 동기 신호(27)를 출력한다.
동상 클럭 셀 동기 리타이밍 회로(21)에서 동상 클럭에 n번 리타이밍된 셀 동기 신호(22)는 동상 클럭 셀 동기 오류 검출 회로(23)로 입력되고, 역상 클럭 셀 동기 리타이밍 회로(26)에서 역상 클럭에 n번 리타이밍된 셀 동기 신호(27)는 역상 클럭 셀 동기 오류 검출 회로(26)로 입력된다.
이때, 동상 클럭 셀 동기 리타이밍 신호(22)와 역상 클럭 셀 동기 리타이밍 신호(27)는 동시에 발생하지 않도록 k클럭의 시간차를 두도록 한다.
그리고, 동상 클럭 셀 동기 오류 검출 회로(23)는 입력되는 셀 동기 신호(22)에 대한 셀 동기 오류를 검출하여 동상 클럭 셀 동기 오류 신호(24)를 출력하고, 역상 클럭 셀 동기 오류 검출 회로(28)는 입력되는 셀 동기 신호(27)에 대한 셀 동기 오류를 검출하여 역상 클럭 셀 동기 오류 신호(29)를 출력한다.
이렇게 하여 셀 동기 오류 검출 회로(25)에서는 입력으로 들어오는 동상 클럭 셀 동기 오류 신호(24)와 역상 클럭 셀 동기 오류 신호(29)의 값이 서로 교대로 발생하였을 때를 셀 동기 신호의 오류로 판단한다.
도 3 은 본 발명에 따른 동상(역상) 클럭 셀 동기 리타이밍 회로(21,26)의 일실시예 구성도이다.
셀 동기 신호가 D플립플롭(31)에 인가되면 동상(역상) 클럭에 맞추어 한 클럭 지연시키면서 다음 클럭에서는 D플립플롭(32)에서 D플립플롭(31) Q1의 반전된 값을 출력하여 Q1 값과 Q2 값을 논리합(OR) 게이트(33)를 통해 OR시킨다.
이때, n번 리타이밍하기 위해서는 D플립플롭(32)과 논리합 게이트(33) 사이에 D 플립플롭을 (n-1)개 직렬 연결한다. 논리합 게이트(33)에서는 n번 리타이밍한동상(역상) 클럭 셀 동기 신호가 출력되며, 이 리타이밍 셀 동기 신호는 D플립플롭(35)을 거치면서 잡음 및 메타스타빌리티(metastability)에 대한 영향을 감소시킨다.
또한, D플립플롭(35) 이후에 동상 클럭 셀 동기 리타이밍 신호와 역상 클럭 셀 동기 리타이밍 신호가 동시에 발생하지 않도록 k클럭 만큼의 간격을 두도록 하기 위해 동상 또는 역상 클럭 셀 동기 리타이밍 회로 어느 한 쪽의 D플립플롭(35) 이후에 추가로 D 플립플롭을 k개 직렬로 연결한다.
동상 및 역상 클럭에 대한 셀 동기 신호 검사로 셀 동기 신호의 위상 동기를 측정할 수 있다.
도 4 는 본 발명에 따른 동상(역상) 클럭 셀 동기 오류 검출 회로(23,28)의 일실시예 구성도이다.
제 2 도에서의 동상(역상) 클럭 셀 동기 리타이밍 회로(21, 26)에서 출력된 동상(역상) 클럭 셀 동기 리타이밍 신호(22, 27)가 입력되면 m 계수 회로(41)에서 동상(역상) 클럭이 입력될 때마다 계수 값을 증가시킨다.
m 계수 회로(41)는 단순히 계수 값을 증가하는 것이 아니라, 정상 셀 동기 리타이밍 신호 주기 사이에 발생하는 잡음이나 순간적인 오류 신호가 섞이더라도 곧바로 계수 값을 초기화하지 않고 p 횟수만큼 반복되어 발생할 경우에 계수 값을 초기화한다.
m 계수 회로(41)에서는 m의 값으로 셀 동기 신호의 주파수 동기를 맞출 수 있으며, 동기 오류 검출 회로(42)에서는 동상(역상) 클럭 셀 동기 리타이밍 신호가입력될 때마다 m 계수 회로(41)로부터 입력되는 계수 값과 비교하여 m 주기만큼 동상(역상) 클럭 셀 동기 리타이밍 신호가 입력되지 않으면 m 계수 값은 그대로 유지하며 동상(역상) 클럭 셀 동기 오류 신호를 발생한다.
뒤이어 정상적인 동상 및 역상 셀 동기 리타이밍 신호가 입력되면 m 계수 회로(41)는 다시 계수 값을 증가 시킨다.
도 5 는 본 발명에 따른 셀 동기 오류 검출 회로(25)의 일실시예의 구성도이다.
JK 플립플롭(52)의 J, K 그리고 클럭 부분을 하이(High) 상태로 고정시키고 클리어 단자(CD)에는 동상 클럭 셀 동기 오류 신호(51)를 입력 신호로 하고, 프리셋 단자(SD)에는 역상 클럭 셀 동기 오류 신호(53)를 입력 신호로 한다.
동상 클럭 셀 오류 신호(51)와 역상 클럭 셀 동기 오류 신호(53)가 서로 k 클럭 만큼 떨어져 교대로 발생할 경우 JK 플립플롭(52)은 셀 동기 신호에 이상이 있다고 판단하여 이 결과를 바로 전에 발생한 셀 동기 오류 신호의 역상을 셀 동기 오류 신호로 출력한다.
따라서, 셀 동기 오류 신호 값의 변화는 셀 동기 신호에 이상이 있음을 나타낸다.
도 6 은 본 발명에 따른 주요 부분의 일실시예 신호 파형도이다.
n은 1의 값으로 동상(역상) 클럭 셀 동기를 리타이밍하고, m 계수는 128 계수로 하여 클럭에 대한 셀 동기 주파수를 맞춘다.
동상 클럭 셀 동기 리타이밍 회로에서 k=3으로 하여 D플립플롭(35) 이 후에세 개의 D플립플롭을 직렬로 연결함으로써 역상 클럭 셀 동기 리타이밍 신호에 비해 2 클럭 이후에 발생하도록 한다.
정상적인 셀 동기 신호가 입력된 경우 동상 기준 클럭의 (601)에서 셀 동기 신호가 검출되면 동상 클럭 Q1 값이 클럭의 한 주기 동안 로우 값을 갖고, (602)에서 동상 클럭 Q1의 역상 값 Q2가 발생된 뒤 (603)에서 동상 클럭 Q1과 Q2의 OR된 값을 동상 클럭 Q3 값으로 출력한다.
Q3 값은 k=3 클럭 이후 (605)에서 동상 클럭 셀 동기 리타이밍 신호로 출력되며 이 때 m=128 계수는 0의 계수 값으로 다시 카운트하게 된다.
역상 클럭에 대해서는 (609)에서 셀 동기 신호가 입력되었을 때 역상 클럭 Q1 값이 클럭의 한 주기 동안 로우 값을 갖고 (610)에서 역상 클럭 Q1의 한 주기 지연된 후 반대 값인 연상 클럭 Q2 값이 발생된다.
역상 클럭 Q3 값은 (611)에서 역상 클럭 Q1과 Q2의 OR 값을 갖게 되고 이는 (612)에서 역상 클럭 셀 동기 리타이밍 신호로 발생한다.
정상적인 동상 및 역상 클럭 셀 동기 리타이밍 신호가 발생되면 동상 클럭 셀 동기 오류 신호와 역상 클럭 셀 동기 오류 신호 값의 변화가 없으며 셀 동기 오류 신호 값의 변화도 없으므로 셀 동기 신호가 정상임을 알 수 있다.
이와는 달리 셀 동기 신호가 입력되지 않으면 동상 기준 클럭의 (605), (606), (607), (608) 각각의 동상 클럭 Q1, 동상 클럭 Q2, 동상 클럭 Q3 및 동상 클럭 셀 동기 리타이밍 신호의 변화가 없다.
마찬가지로 역상 기준 클럭의 (613), (614), (615), (616) 각각의 역상 클럭Q1, 역상 클럭 Q2, 역상 클럭 Q3 및 역상 클럭 셀 동기 리타이밍 신호의 변화가 없다.
역상 및 동상 m 계수 값은 127로 고정되고 다음 정상 셀 동기 신호가 입력되어야만 0부터 다시 카운트하게 된다.
(617)에서 역상 클럭 셀 동기 오류 신호가 발생한 뒤 2 클럭이 지난 이후 (618)에서 동상 클럭 셀 동기 오류 신호가 발생된다.
셀 동기 오류 검출회로(25)에서는 역상 클럭 셀 동기 오류 신호와 동상 클럭 셀 동기 오류 신호가 교대로 발생하였을 때인 (619)에서 셀 동기 오류 신호로 이전 셀 동기 오류 신호의 반대 값을 출력함으로써 셀 동기에 오류가 있음을 알 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기한 바와 같은 본 발명은, ATM 스위치 셀 동기 신호의 오류를 검출하기 위한 장치로서, 셀 동기 신호의 지터, 메타스타빌러티(metastabiliry), 잡음에 의한 영향을 고려함으로써, ATM 스위치의 동작 이상 발생시 셀 동기 신호의 이상 유무를 판별하여 셀 동기 신호와 관계된 문제점을 쉽게 파악할 수 있는 효과가 있다.

Claims (6)

  1. 비동기전달모드(ATM) 셀 동기 신호의 오류 검출 장치에 있어서,
    외부로부터 클럭과 셀 동기 신호를 입력받아 클럭의 동상 클럭에 맞춘 셀 동기를 n(n은 자연수)번 리타이밍시키기 위한 동상 클럭 셀 동기 리타이밍 수단;
    외부로부터 클럭과 셀 동기 신호를 입력받아 클럭의 역상 클럭에 맞춘 셀 동기를 n번 리타이밍시키기 위한 역상 클럭 셀 동기 리타이밍 수단;
    상기 동상 클럭 셀 동기 리타이밍 수단으로부터 클럭의 동상 부분에서 n번 리타이밍되어 입력되는 셀 동기 신호에 대해 셀 동기 오류를 검출하여, 동상 클럭 셀 동기 오류 신호를 출력하는 동상 클럭 셀 동기 오류 검출 수단;
    상기 역상 클럭 셀 동기 리타이밍 수단으로부터 클럭의 역상 부분에서 n번 리타이밍되어 입력되는 셀 동기 신호에 대해 셀 동기 오류를 검출하여, 역상 클럭 셀 동기 오류 신호를 출력하는 역상 클럭 셀 동기 오류 검출 수단; 및
    상기 동상 클럭 셀 동기 오류 검출 수단 및 역상 클럭 셀 동기 오류 검출 수단을 통해 각각 전달되는 상기 동상 클럭 셀 동기 오류 신호와 상기 역상 클럭 셀 동기 오류 신호의 값이 서로 교대로 발생하였을 경우, 셀 동기 신호의 오류로 판단하여 이전의 셀 동기 오류 신호의 역상 값을 출력하는 셀 동기 오류 검출 수단
    을 포함하는 ATM 셀 동기 신호의 오류 검출 장치.
  2. 제 1 항에 있어서,
    상기 동상(역상) 클럭 셀 동기 리타이밍 수단은,
    동상 클럭 셀 동기 리타이밍 신호와 역상 클럭 셀 동기 리타이밍 신호가 동시에 발생하지 않도록 k 클럭 만큼의 출력 신호의 간격을 갖도롤 하는 것을 특징으로 하는 ATM 셀 동기 신호의 오류 검출 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 동상(역상) 클럭 셀 동기 리타이밍 수단은,
    셀 동기 신호가 인가되면 동상(역상) 클럭에 맞추어 한 클럭 지연시키는 제1 D플립플롭;
    다음 클럭에서 상기 제1 D플립플롭의 반전된 값을 출력하는 제2 D플립플롭;
    상기 제1 D플립플롭 및 상기 제2 D플립플롭의 출력값을 논리합(OR)시켜 리타이밍한 동상(역상) 클럭 셀 동기 신호를 출력하는 논리합(OR) 게이트; 및
    상기 논리합 게이트에서 출력되는 리타이밍한 동상(역상) 클럭 셀 동기 신호를 입력받아 메타스타빌리티(metastability) 및 잡음을 감소시키는 제3 D플립플롭
    을 포함하는 ATM 셀 동기 신호의 오류 검출 장치.
  4. 제 3 항에 있어서,
    상기 논리합(OR) 게이트는,
    상기 제2 D플립플롭과 상기 논리합 게이트 사이에 D 플립플롭을 (n-1)개 직렬 연결하여 n번 리타이밍하도록 하는 것을 특징으로 하는 ATM 셀 동기 신호의 오류 검출 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 동상(역상) 클럭 셀 동기 오류 검출 수단은,
    상기 동상 클럭 셀 동기 리타이밍 신호 또는 역상 클럭 셀 동기 리타이밍 신호가 입력되면 동상(역상) 클럭이 입력될 때마다 계수 값을 증가시키는 m(m은 자연수) 계수 수단; 및
    동상(역상) 클럭 셀 동기 리타이밍 신호가 입력될 때마다 상기 m 계수 수단으로부터 입력되는 계수 값과 비교하여 m 주기 만큼 동상(역상) 클럭 셀 동기 리타이밍 신호가 입력되지 않으면 m 계수 값은 그대로 유지하며 동상(역상) 클럭 셀 동기 오류 신호를 발생하는 동기 오류 검출 수단
    을 포함하는 ATM 셀 동기 신호의 오류 검출 장치.
  6. 제 5 항에 있어서,
    상기 m 계수 수단은,
    정상 셀 동기 리타이밍 신호 주기 사이에 발생하는 잡음이나 순간적인 오류신호가 섞이더라도 곧바로 계수 값을 초기화하지 않고 p(p는 자연수) 횟수만큼 반복되어 발생할 경우에 계수 값을 초기화하며, 정상적인 동상 및 역상 셀 동기 리타이밍 신호가 입력되면 다시 계수 값을 증가시키는 것을 특징으로 하는 ATM 셀 동기 신호의 오류 검출 장치.
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