KR960012470B1 - 프로그램 가능한 타임아웃 타이머 - Google Patents

Abstract

요약없슴

Description

프로그램 가능한 타임아웃 타이머

제1도는 종래의 타임아웃 타이머의 타이밍도.

제2도는 본 발명의 동기식 타임아웃 타이머의 실시예를 도시한 회로도.

제3도는 제2도의 타이밍도.

제4도는 본 발명의 비동기식 타임아웃 타이머의 실시예를 도시한 회로도.

* 도면의 주요부분에 대한 부호의 설명

11 : 이벤트 감지회로12 : 디 플립플롭

13,13' : 분주회로14 : 멀티플렉서

15 : 데이타 버스16 : 데이타 레지스터

17,17' : 카운터18 : 제로 상태 검출회로

20 : 게이트 회로

본 발명은 시스템(system) 상에서 어떤 이벤트(event)가 발생했을 때 프로그램된 레지스터(register)값을 초기치로 하여 동작하는 카운터를 사용하여 일정하게 정해진 시간동안 하이 또는 로우 상태의 신호를 출력하는 타임아웃 타이머(timeout timer)로서, 일반 마이크로 프로세서(microprocessor)나 파우어 매니지먼트칩(power management chip) 및 각종 제어계측 분야에 널리 이용된다.

일정시간 동안 하이 또는 로우 상태를 유지하는 펄스 신호를 얻기 위한 타이머에 사용되는 카운터로 디플립플롭(D flip flop) 또는 제이 케이 플립플롭(JK flip flop), 싱글 비트 카운터(single bit counter)를 사용하면 비트 열에 관계없이 쉽게 설계할 수 있으며, 설계된 카운터에 클럭(clock)을 인가해서 정확한 타임 구간만큼의 펄스 신호를 출력하게 된다.

상기와 같은 특성을 갖는 타이머의 카운터는 어떤 이벤트가 들어오면 대기 상태로 있다가 이벤트가 사라지면 바로 카운트 다운(count down)상태로 들어가게 되는데, 이때 인가된 이벤트 신호와 이로 인해 동작하는 카운터의 출력인 카운트 다운 클럭 사이에는 일정한 시간 오차가 발생하게 된다. 이 오차(SE)는 제1도의 타이밍도에 도시된 바와 같이 인가된 이벤트 신호(EVENT)는 비동기 신호인데 반해 카운터의 출력(Cout)은 클럭펄스(CLOCK)에 의해 동기된 신호이기 때문에 발생하게 되는 것으로서, 이 시간 오차(SE)는 이벤트 신호(EVENT)가 없어지고 난 후에 타이머가 동작해서 타임아웃 될 때까지의 전체 시간(Tout)을 영향을 주어서 결과적으로는 프로그램된 시간 보다 길거나 짧게 타임아웃 시간이 정해지는 문제가 발생한다.

상기 문제를 해결하기 위하여, 카운터 다운 동작을 하는 카운터의 비트열을 증가시키고 카운터의 출력을 동기시크는 클럭(CLOCK) 주파수를 높이면 그 문제는 쉽게 해결될 수 있으나, 이 경우에 있어서는 카운터의 비트 수가 몇 배씩 증가되는 단점과 이를 테스트하는 데에 많은 시간과 어려움이 따른다는 문제가 발생한다.

결국, 종래 기술에서는 설계시에 상기 타임아웃 시간을 정확하게 카운트 다운 하는 것과 카운터의 비트 수를 줄이는 것을 병행할 수 없는 것이다.

따라서, 본 발명에서는 카운터의 비트 수를 적게 사용하면서도 카운터의 출력과 이벤트 신호와의 시간 오차를 최소화할 수 있도록 하기 위하여, 입력되는 클럭 주파수를 높여 카운터의 출력을 단시간 내에 동기시킴으로써 시간 오차를 줄이고, 클럭 분주회로를 사용하여 카운터의 비트 수를 늘리지 않고 카운트 다운된 출력을 발생시키도록 하는 데에 그 목적이 있다.

제2도는 본 발명의 목적을 달성하기 위하여, 분주회로를 사용하여 구현한 동기식 4비트 타임아웃 타이머의 실시예를 도시한 것이다.

제2도에 도시된 타이머는 이벤트 신호(EVENT)를 검출하는 이벤트 검출회로(11)와, 상기 이벤트 검출회로(11)의 출력에 의해 동작하며 클럭 펄스(CLOCK)를 입력으로 하여 일정한 펄스 폭을 갖는 신호를 출력하는 디 플립플롭(12)과, 클럭 펄스(CLOCK)를 입력으로 하여 주파수를 변경시켜 출력하는 분주회로(13)와, 상기 클럭 펄스(CLOCK)와 분주회로(13)의 출력을 선택하여 출력하는 멀티플렉서(multiplexer)(14)와, 데이타 버스(15)로부터 일정 비트의 데이타를 입력받아 저장하는 데이타 레지스터(16)와, 상기 디플립플롭(12)이 출력(LOAD)에 의해 상기 데이타 레지스터(16)에 저장된 데이타를 초기치로 받아들여 동작하며 상기 멀티플렉서(14)의 출력에 의해 동기된 클럭신호(Cout)를 출력하는 카운터(17)와, 상기 카운터(17)의 출력(Cout) 상태로 검출하여 타임아웃 신호(Tout)를 출력하는 제로 상태 검출회로(18)로 이루어져 있다.

제2도에서 데이타 레지스터(16)는 카운터(17)를 초기화시킬 값을 저장하고 있으며 카운터(17)는 레지스터(16)에 저장된 값을 받아 카운트 다운동작을 하는데, 제어신호로는 카운터 인에이블 신호(CE : Count Enable), 로드 신호(LOAD), 리셋 신호(RESER), 클럭 입력(CPI)이 인가된다. 그리고, 4비트 카운터(17)의 출력을 입력으로 하여 제로 상태를 검출하는 상기 제로 상태 검출회로(18)의 출력은 멀티플렉서(14)와 클럭 분주회로(13)의 리셋 단자로 입력된다.

만약, 이벤트 신호(EVENT)에 변화가 발생하면 이벤트 검출회로(11)의 출력에 의해 발생된 디 플립플롭(12)의 출력인 로드 신호(LOAD)는 카운터(17)에 로우 상태로 입력되고 펄스 클럭(CLOCK)은 데이타 레지스터(16) 값을 카운터(17)에 전달하면서 카운트 다운을 개시하는데, 이때 레지스터(16)으로부터 카운터(17)로 초기값이 전달되는 순간에 제로 상태 검출회로(18)의 출력(Tout)은 하이 상태로 천이된다.

하이 상태로 천이된 제로 상태 검출회로(18)은 출력(Tout)는 멀티플렉서(14)를 제어하여 리셋이 제거된 분주회로(13)에서 분주된 클럭을 카운터 클럭 입력(CPI)으로 전달한다.

즉, 카운터(17)의 출력이 제로 상태인 대기 상태에서는 멀티플렉서(14)를 통해 카운터로 전달되는 클럭입력(CPI)은 펄스 클럭(CLOCK)을 직접 받다가 로드 신호(LOAD)에 의해 카운터(17)가 동작되면 클럭 입력(CPI)에는 분주회로(13)에 의해 분주된 클럭이 전달되어 카운터(17)의 출력(Cout)이 분주된 클럭신호에 의해 동기되어 출력되기 된다.

또한, 카운터(17)가 로드 신호(LOAD)에 의해 동작하는 즉시 하이 상태로 변환한 출력(Tout)이 멀티플렉서(14)의 동작을 제어하여 클럭 입력(CPI)으로 분주된 클럭신호가 전달되도록 하며, 카운터(17)가 일정시간 동작한 후에 다시 제로 상태로 변환하게 되면 출력(Tout)이 로우 상태로 변환하게 되고 다시 이벤트 신호(EVENT)가 변환될 때까지 카운터(17)의 클럭 입력(CPI)으로는 클럭 펄스(CLOCK)가 전달되도록 한다.

단, 카운터(17)가 카운트 다운 동작을 수행하여 제로 상태가 되기 이전에 다시 이벤트 신호(EVENT)가 변환하게 되면 새로운 로드 신호(LOAD)가 발생하여 레지스터(16)에 저장된 초기치를 카운터(17)에 전달함으로써, 카운터(17)는 상기에서 설명한 동작을 다시 반복하게 된다.

상기에서 클럭 분주회로(13)의 리셋 단자는 카운터(17)의 클럭 입력(CPI)이 클럭 펄스(CLOCK)에서 분주 클럭으로 멀티플렉싱되는 순간 클럭이 위상 변화를 일으키거나 반전되는 것을 막아줄 수 있도록 제로 상태 검출회로(18)의 출력을 받아들여 분주회로(13)를 리셋시키는 역할을 한다.

제3도는 제3도의 동작 상태를 도시한 타이밍도로서, 상기에서 설명한 동작 과정을 순차적으로 도시한 것이며 시간 오차(SE)가 종래에 비해 훨씬 감소함을 알 수 있다.

또한, 클럭 펄스(CLOCK)의 주파수는 종래에 비해 증가했지만 분주회로를 사용함으로써 카운터의 비트 수를 종래와 동일하게 구현되었음을 알 수 있다.

제4도는 본 발명의 비동기식 타임아웃 타이머의 실시예를 도시한 회로도로서, 제2도에서와는 달리 비동기 카운터(17')의 셋/리셋 단자를 이용하여 이벤트 신호(EVENT)를 검출한 로드 신호(LOAD)가 인가되면 게이트 회로(20)를 통해 데이타 레지스터(16)에 저장된 초기치가 카운터(17')로 즉시 전달되도록 한 것으로, 이 경우에 있어서 카운터(17')로 인가되는 클럭 입력(CPI)으로는 초기에 DC가 인가되다가 초기차가 전달되는 순간에 입력되는 클럭 펄스(CLOCK)를 분주한 분주회로(13')의 출력이 인가되며, 카운트 다운 동작이 진행되어 제로 상태가 검출되면 카운터 다운 동작을 중지하게 된다.

이상에서 설명한 본 발명을 사용하게 되면 상대적으로 적은 로직 게이트를 사용해서 파우어 절약형 타이머를 설계할 수 있어서 전체 시스템 로직 설계시 최소의 게이트 사용으로 원하는 타임아웃 시간을 얻을 수 있을 뿐만 아니라 카운터의 비트 수를 낮춤으로써 테스트하기에도 용이한 이득이 있다.

또한, 보통의 경우에 타임아웃 시간을 샘플링하는 효율을 높이기 위하여 카운터의 비트 수를 높이거나 비트 수를 줄이거나 하게 되는데, 본 발명에서는 비트 수의 조정 없이도 분주회로를 사용함으로써, 시간 오차가 적은 출력을 발생시킬 수 있는 타이머를 설계할 수 있는 효과가 있다.

Claims (3)

1. 시스템에 입력되는 신호의 변화를 감지하여 일정시간 동안만 인에이블된 타임아웃 신호를 출력하는 타임아웃 타이머에 있어서, 클럭펄스신호를 입력으로 하여 상기 입력신호의 변화를 검출하여 출력하는 입력신호 검출수단과, 데이타 레지스터에 저장된 값에 따라 초기값이 설정되고 상기 입력신호 검출수단의 출력신호에 응답하여 타임아웃 신호를 일정시간 동안 카운팅하여 출력하는 카운팅 수단과, 상기 클럭펄스 신호를 분주하기 위한 클럭 분주수단과, 상기 입력신호의 변화가 없는 동안에는 상기 동기 클럭을 상기 카운팅 수단으로 전달하고, 상기 입력신호가 변화하는 경우에는 상기 클럭펄스 신호를 상기 카운팅 수단에 전달하는 멀티플렉서 수단을 포함하는 것을 특징으로 하는 타임아웃 타이머.
2. 제1항에 있어서, 상기 클럭분주 수단은 상기 카운팅 수단의 출력이 카운팅되어 제로 상태에 이르면 리셋되는 것을 특징으로 하는 타임아웃 타이머.
3. 제1항에 있어서, 상기 입력신호 검출수단은 상기 입력신호의 변화를 검출하기 위한 입력신호 변화 검출수단과, 상기 입력신호 변화검출수단으로 부터의 출력에 의해 동작하며 상기 클럭펄스 신호를 입력으로 하여 일정한 펄스 폭을 갖는 신호를 출력하는 디 플립플롭을 포함하는 것을 특징으로 하는 타임아웃 타이머.