JP2552909B2 - ディジタルｐｌｌ回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタルPLL回路に関し、特にCMI信号など
の不完全クロックを用いたデータを順次伝送する場合の
クロック抽出に用いて好適なディジタルPLLに関する。

〔従来の技術〕

クロック信号成分を含むCMI信号などからクロック信
号を抽出する回路として、ディジタルPLL（位相同期ル
ープ）回路が知られている。このディジタルPLL回路
は、基本的には、入力信号と出力クロック信号との位相
差を位相比較器により比較し、その位相比較結果の信号
をローパスフィルタ等で積分し、その積分出力によって
プリセットカウンタ等の分周回路から出力する出力クロ
ック信号の周波数を可変することにより、入力信号のク
ロック成分に同期した出力クロック信号を得るものであ
る。

しかし、分周回路に入力信号と出力クロック信号との
位相差に応じた分周値を判定する際に、分周回路に入力
する周期の短いクロック信号の１クロック周期だけ遅れ
たタイミングで位相の遅れ、進みに応じた分周値を設定
するため、入力信号のクロック成分と出力クロック信号
との間に最大で１クロック周期のジッタが生じる。

ところで、クロック信号成分を含む制御信号を複数の
装置に直列に伝送し、各装置では制御信号の中に含まれ
るクロック信号を抽出して、このクロック信号に同期し
て自局向けの制御信号を抜取るようにした集中管理シス
テムがあるが、このようなシステムにおいて、制御信号
DATAの符号構成として、CMI符号を採用した場合、クロ
ック信号成分は最悪で３ビットに１つしか含まれない。
したがって、このような不完全周期のクロック信号成分
を持つ制御信号DATAを直列に伝送すると、各ノードでは
クロック信号成分が不完全にしか抽出されないので、ジ
ッタが累積し、システムの誤動作を招く。

〔発明が解決しようとする課題〕

上述のように従来から用いられるディジタルPLL回路
では、分周回路に入力する周期の短いクロック信号の１
クロック分だけのジッタが出力クロック信号に現われ、
この出力クロック信号によりCMI信号等の信号をサンプ
リングして復調する場合に復調誤りが生じてしまうとい
う問題があり、特にCMI信号などの不完全クロックを用
いたデータを順次伝送する場合はジッタが累積し、シス
テムの誤動作を招くという問題があった。

そこで、本発明はCMI信号などの不完全ロックを用い
たデータを順次伝送する場合でも抽出クロックのジッタ
が累積せず、システムが誤動作することのないようにし
たディジタルPLL回路を提供することを目的とする。

〔課題を解決するための手段〕

上記目的を達成するため本発明では、 入力信号より周期の短いクロック信号を分周し、その
分周信号を出力信号として出力する分周カウンタと、 前記分周カウンタから出力される出力信号と前記入力
信号との位相差を比較し、その位相差に応じた分周値を
設定する分周値設定回路と、 前記分周値設定回路で設定された分周値を前記分周カ
ウンタに設定するタイミング信号を出力する分周値設定
タイミング制御回路と、 前記分周値設定タイミング制御回路から出力されるタ
イミング信号に対応して前記分周カウンタに入力するク
ロック信号の位相を反転する位相反転回路と を有し、前記分周カウンタから出力される出力信号の
ジッタを前記クロック信号の周期の半分に減少させたデ
ィジタルPPL回路において、 前記入力信号のクロック成分が連続しているか否かを
判定するクロック成分連続判定回路と、 前記分周値設定回路で前回設定された分周値をラッチ
するラッチ回路と、 前記ラッチ回路にラッチされた分周値と前記分周値設
定回路で今回設定された分周値とを比較する比較回路
と、 前記クロック成分連続判定回路で前記入力信号のクロ
ック成分が連続していると判定された場合または前記比
較回路から前記ラッチ回路にラッチされた分周値と前記
分周値設定回路で今回設定された分周値とが一致したこ
とを示す信号が出力されている場合は前記分周値設定タ
イミング制御回路から出力されるタイミング信号を禁止
する禁止回路と、 を具備することを特徴とする。

〔作用〕

入力信号のクロック成分が連続しているか否かをクロ
ック成分連続判定回路で判定し、また、分周値設定回路
で前回設定された分周値をラッチ回路にラッチするとと
もに、このラッチ回路にラッチされた分周値と分周値設
定回路で今回設定された分周値とを比較回路で比較し、
クロック成分連続判定回路で入力信号のクロック成分が
連続していると判定された場合または比較回路からラッ
チ回路にラッチされた分周値と分周値設定回路で今回設
定された分周値とが一致したことを示す信号が出力され
ている場合は分周値設定タイミング制御回路から出力さ
れるタイミング信号を禁止回路により禁止する。

〔実施例〕

まず、本発明のディジタルPLL回路の基本的構成を第
１図を参照して説明する。第１図において、このディジ
タルPLL回路は、位相比較器１、分周カウンタ２、分周
値設定回路３、分周値設定タイミング制御回路４、フリ
ップフロップ５、排他的論理和ゲート（EXOR）６で構成
されている。

分周カウンタ２はEXOR6を介して入力される周波数8f
の入力クロック信号CKAを８分周し、出力端子Qcから得
られる８分周出力信号を入力信号Siをクロック成分（周
波数ｆ）に同期した出力クロック信号CKBとして出力す
るものである。

位相比較器１は出力クロック信号CKBと入力信号Siと
の位相差を比較し、信号CKBが進み位相であれば分周値
設定回路３から「５」の分周値を出力させ、遅れ位相で
あれば「６」の分周値を出力させ、この分周値を分周カ
ウンタ２の分周値設定入力（Ａ〜Ｃ）に入力させるもの
である。

分周値設定タイミング制御回路４は分周カウンタ２に
分周値を設定するためのタイミング信号LDを出力するも
ので、タイミング信号LDは分周カウンタ２の設定指令入
力（LOAD）とフリップフロップ５のクロック入力端子
（CK）に入力される。フリップフロップ５はタイミング
信号LDが入力されていた時にセット状態であればリセッ
ト状態に反転し、リセット状態であればセット状態に反
転する。このフリップフロップ５のセット出力端子
（Ｑ）の出力信号はEXOR6に入力され、分周カウンタ２
に入力するクロック信号の位相を180度反転するために
使用される。

第２図に各部の入出力信号の関係をタイムチャートで
示している。

以下、第２図を参照して第１図に示すディジタルPLL
回路の動作を説明する。

まず、位相比較器１には第２図（ａ）に示すような入
力信号Siが入力される。また、EXOR6には第２図（ｂ）
に示すように入力信号Siの８倍の周波数8fのクッロク信
号CKAが入力される。この時、フリップフロップ５が第
２図（ｆ）に示すようにリセット状態であれば、EXOR6
はクロック信号CKAを反転せず出力し、分周カウンタ２
のクロック入力端子（CK）に入力する。これにより、分
周カウンタ２はクロック信号CKAの発生毎にカウント値
を変化させ、クロック信号CKAを８分周した時点で出力
クロック信号CKBを“H"→“L"または“L"→“H"に変化
させる。

位相比較器１はこのようにして出力される出力クロッ
ク信号CKB（第２図ｃ）と入力信号Siとの位相差を入力
信号Siの立上がりタイミングで比較する。

第２図の例では、入力信号Siの第１周期目では出力ク
ロック信号CKBの方が進み位相となっているため、位相
比較器１は分周値設定回路３に「５」の分周値を出力さ
せる。第２図（ｇ）に分周値設定回路３が出力する分周
値を示している。

この分周値は分周値設定タイミング制御回路４からタ
イミング信号LDが出力されることによって分周カウンタ
２に設定されるが、制御回路４は分周カウンタ２のQc出
力が“H"となっているタイミング、すなわちカウント値
が「４〜７」を示しているタイミングで、かつクロック
信号CKAが立上がったタイミングで第２図（ｅ）に示す
ようなタイミング信号LDを出力する。

これにより、分周カウンタ２には「５」の分周値が設
定され、分周カウンタ２のカウント値は「５」の値から
「６〜７」に順次増加し、カウント値「０」から数え始
めて８個目のクロック信号CKAが入力されると、そのカ
ウント値は「０」に戻り、再び「０」から「７」に向か
ってカウントを開始する。

一方、前記タイミング信号LDはフリップフロップ５の
クロック入力端子（CK）に入力される。この例では最初
リセット状態であったため、タイミング信号LDが入力さ
れることにより、該フリップフロップ５は第２図（ｆ）
に示すようにセット状態に反転する。すると、分周カウ
ンタ２に入力されていたクロック信号CKAは第２図
（ｈ）に示すようにEXOR6によってその位相が180度反転
される。このため、分周カウンタ２はこの位相反転され
たクロック信号CKAを分周するようになり、分周カウン
タ２のカウント値は「５」の部分がクロック信号CKAの
0.5クロック分だけ延長されたものとなる。従って、入
力信号Siの第１周期目の出力クロック信号CKBは、クロ
ック信号CKAの１周期をＴとすると、8.5Tとなる。

次に、入力信号Siの第２の第２周期目になると、クロ
ック信号CKAが入力信号Siに対して遅れ位相となるた
め、位相比較器１は分周値設定回路３に「６」の分周値
を出力させる。この分周値は分周値設定タイミング制御
回路４から出力されるタイミング信号LDによって分周カ
ウンタ２に設定される。この時、分周カウンタ２のカウ
ント値は第２図（ｄ）のように「４」を示していたが、
タイミング信号LDが発生された時点で「６」となり、そ
の後「７」，「０」，「１」という具合に変化する。

一方、フリップフロップ５はセット状態であるため、
タイミング信号LDが発生されるとリセット状態に反転す
る。このため、入力信号Siの第２周期目では「４」のカ
ウント状態が0.5Tだけ短くなり、逆に「６」のカウント
状態が2Tに延長される。これにより、出力クロック信号
CKBの周期は7.5Tとなる。

第３図に、クロック信号CKA（同図ａ）、入力信号Si
（同図ｂ）、出力クロック信号CKB（同図ｃ）のみを抽
出して示している。

この図から明らかなように、出力クロック信号CKBの
ジッタは入力信号Siの周期Ｔに比べて±0.5Tであり、２
つの周期に亘って見るとCKBの周期は16Tで、入力信号Si
の周期16Tと一致している。

従って、このようにして得られた出力クロック信号CK
Bによって入力信号Siをサンプリングすれば、入力信号S
iの復調誤りを改善できることになる。

ところで、クロック信号成分を含む制御信号を複数の
装置に直列に伝送し、各装置では制御信号の中に含まれ
るクロック信号を抽出して、このクロック信号に同期し
て自局向けの制御信号を抜取るようにした集中管理シス
テムがある。第４図はこの集中管理システムの概略構成
を示した構成図であり、複数のノード10−１〜10−ｎが
直列に接続され、各ノード10−１〜10−ｎは上流側のノ
ードの変調回路11で所定周波数のクロック信号CKによっ
て変調された制御情報DATAをディジタルPLL回路12に入
力し、このPLL回路12で制御信号DATA中のクロック信号C
Kを抽出し、この抽出クロック信号CKに同期して自ノー
ド向けの制御信号DATAを抽出する。

このようなシステムにおいて、制御信号DATAの符号構
成として、第５図（ａ）に示す符号変換前の信号をクロ
ック信号CK（同図ｂ）に同期して符号変換し、同図
（ｃ）に示すように変化するCMI符号を採用した場合、
矢印13で示すクロック信号成分は最悪で３ビットに１つ
しか含まれない。したがって、このような不完全周期の
クロック信号成分を持つ制御信号DATAを直列に伝送する
と、各ノードではクロック信号成分が不完全にしか抽出
されないので、ジッタが累積し、システムの誤動作を招
く。

第６図はこのような場合に適用して好適な本発明のデ
ィジタルPLL回路の一実施例を示すブロック図であり、
第１図の構成に対してラッチ回路14、クロック成分連続
判定回路15、比較回路16、アンドゲート17,18が付加さ
れている。

ラッチ回路14は分周値設定回路３が出力した前回の分
周値を保持するもので、ここで保持された分周値は設定
回路３から出力される今回の分周値と比較される。

比較回路16は前回の分周値と今回の分周値が等しくな
ければオアゲート17を介してアンドゲート18に“H"の信
号を出力し、アンドゲート18からタイミング信号LDを出
力させる。

クロック成分連続判定回路15はクロック信号成分が連
続した時は“H"の出力信号をオアゲート17に入力し、さ
らに比較の結果、前回の分周値と今回の分周値が等し
い、すなわち比較回路16の出力が“L"のとき、タイミン
グ信号LDの発生を禁止する。

すなわち、分周値を設定するためのタイミング信号LD
は、クロック信号成分が連続した場合には、前回の分周
値と今回の分周値とが等しくない時のみ出力される。

この動作をクロック信号成分が最悪で３ビットに１回
しか現われないCMI符号を取扱う場合について考える
と、クロック信号成分が含まれない入力信号周期ではカ
ウンタ２が自走するため、出力クロック信号CKBは入力
信号周期Ｔと同じとなるが、入力信号のクロック信号成
分が存在する周期では、入力信号の周期をＴとすると、
「Ｔ±ΔＴ」となる。ただし、Δｔは第６図のクロック
信号CKAの0.5周期に相当する。今仮りに、この「Ｔ±Δ
ｔ」周期のクロック信号CKが第４図のノード10−２で抽
出されたものとすると、第７図のタイムチャートに示す
ように、ノード10−３で抽出されるクロック信号CKの周
期は同図（ｂ）に示すように「Ｔ±Δｔ」となる。さら
に、ノード10−４で抽出されるクロック信号CKの周期も
同図（ｃ）に示すように「Ｔ±Δｔ」となるが、Ｔ＋Δ
ｔ（またはＴ−Δｔ）が連続する可能性がある。そし
て、ノード10−４ではＴ＋Δｔ（またはＴ−Δｔ）が３
回連続する可能性がある。従って、ノード10−（ｎ−
１）ではＴ＋Δｔ（またはＴ−Δｔ）がｎ−２回以上連
続する可能性がある。

そこで、Ｔ＋Δｔ（またはＴ−Δｔ）がｎ−２回以上
連続する周期の入力信号がノード10−ｎで受信された場
合を考えると、ノード10−ｎにおいて抽出されるクロッ
ク信号CKは第８図（ｂ）に示すように最悪で４Δｔのジ
ッタが生じるものとなる。従って、クロック信号成分が
連続し、しかも前回の分周値と今回の分周値が同じ時
（例えば前回も進み位相であったが今回も進み位相とな
っていた時）はタイミング信号LDを発生させないとする
と、Ｔ＋Δｔ（またはＴ−Δｔ）の周期が連続すること
なく、第９図に示すようにΔｔ分だけジッタを少なくす
ることができる。

〔発明の効果〕

以上説明したように本発明においては、入力信号のク
ロック成分が連続しているか否かをクロック成分連続判
定回路で判定し、また、分周値設定回路で前回設定され
た分周値をラッチ回路にラッチするとともに、このラッ
チ回路にラッチされた分周値と分周値設定回路で今回設
定された分周値とを比較回路で比較し、クロック成分連
続判定回路で入力信号のクロック成分が連続していると
判定された場合または比較回路からラッチ回路にラッチ
された分周値と分周値設定回路で今回設定された分周値
とが一致したことを示す信号が出力されている場合は分
周値設定タイミング制御回路から出力されるタイミング
信号を禁止回路により禁止するように構成したので、CM
I符号などの不完全クロックを用いたデータを順次伝送
する場合でも抽出クロックのジッタが累積せず、システ
ムの誤動作を防止できるという効果がある。

【図面の簡単な説明】

第１図は本発明のディジタルPLL回路の基本的構成を示
すブロック図、第２図は第１図に示したディジタルPLL
回路の各部の入出力信号を示すタイムチャート、第３図
は第２図における主要な入出力信号を抽出して示したタ
イムチャート、第４図はクロック成分を含んだ信号を直
列伝送するシステムの概略構成図、第５図はCMI符号と
そのクロック信号成分との関係を示す図、第６図は本発
明のディジタルPLL回路の一実施例を示すブロック図、
第７図〜第９図はジッタの累積が行なわれる様子と累積
が減少する様子を説明するためのタイムチャートであ
る。 １……位相比較器、２……分周カウンタ、３……分周値
設定回路、４……分周値設定タイミング制御回路、５…
…フリップフロップ、６……排他的論理和ゲート、10−
１〜10−ｎ……ノード、14……ラッチ回路、15……クロ
ック成分連続判定回路、16……比較器。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】入力信号より周期の短いクロック信号を分
   周し、その分周信号を出力信号として出力する分周カウ
   ンタと、 前記分周カウンタから出力される出力信号と前記入力信
   号との位相差を比較し、その位相差に応じた分周値を設
   定する分周値設定回路と、 前記分周値設定回路で設定された分周値を前記分周カウ
   ンタに設定するタイミング信号を出力する分周値設定タ
   イミング制御回路と、 前記分周値設定タイミング制御回路から出力されるタイ
   ミング信号に対応して前記分周カウンタに入力するクロ
   ック信号の位相を反転する位相反転回路と を有し、前記分周カウンタから出力される出力信号のジ
   ッタを前記クロック信号の周期の半分に減少させたディ
   ジタルPPL回路において、 前記入力信号のクロック成分が連続しているか否かを判
   定するクロック成分連続判定回路と、 前記分周値設定回路で前回設定された分周値をラッチす
   るラッチ回路と、 前記ラッチ回路にラッチされた分周値と前記分周値設定
   回路で今回設定された分周値とを比較する比較回路と、 前記クロック成分連続判定回路で前記入力信号のクロッ
   ク成分が連続していると判定された場合または前記比較
   回路から前記ラッチ回路にラッチされた分周値と前記分
   周値設定回路で今回設定された分周値とが一致したこと
   を示す信号が出力されている場合は前記分周値設定タイ
   ミング制御回路から出力されるタイミング信号を禁止す
   る禁止回路と を具備することを特徴とするディジタルPLL回路。