JP2891814B2

JP2891814B2 - ディジタルｐｌｌ回路

Info

Publication number: JP2891814B2
Application number: JP4015757A
Authority: JP
Inventors: 浩道野川
Original assignee: NEC Yamagata Ltd
Current assignee: NEC Yamagata Ltd
Priority date: 1992-01-31
Filing date: 1992-01-31
Publication date: 1999-05-17
Anticipated expiration: 2014-05-17
Also published as: JPH05211439A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタルＰＬＬ（Ｐｎ
ａｓｅｌｏｃｋｅｄｌｏｏｐ）回路に関し、特に同
期式データ伝送においてタイミング信号の抽出の目的で
利用されるディジタルＰＬＬ回路に関する。

【０００２】

【従来の技術】ディジタルＰＬＬ回路は同期式データ伝
送においてタイミング信号の抽出の目的でよく使用され
る回路で基本構成は図１０に示すように入力端子１００
１，クロック部１００３，制御部１００４，カウンター
部１００５，出力端子１００２によりクロック部１００
３のクロックパルスを分周して得られるが制御部１００
４において入力信号と出力信号の位相が比較され出力信
号の変化点の方が入力信号の変化点より早い場合にはカ
ウンター部１００５の分周を遅らせ、逆に早い場合には
カウンター部１００５の分周を進めると言う制御が行な
われ、出力信号の変化点が入力信号の変化点に合うよう
に動作する。

【０００３】図１１はこの種のディジタルＰＬＬ回路の
従来例の回路図、図１２はそのタイムチャートである。
このディジタルＰＬＬは入力端子１１０２，４つのＤフ
リップフロップ１１０４〜１１０７，３つのナンドゲー
ト１１０８〜１１１０，インバータ１１０３よりなる制
御部１１１３と、クロック部１１０１と、カウンター部
１１１１，出力端子１１１２により構成されている。

【０００４】次に、このディジタルＰＬＬ回路の動作を
図１２のタイムチャートにより説明する。以後すべての
信号は正論理で出力されるものとする。

【０００５】まずクロック部１１０１によりクロックａ
をもとにデューティ１：３の位相が１８０°ずれた２相
のクロックｂｃが作られナンドゲート１１０８，１１０
９にそれぞれ供給される。入力端子１１０２に信号ｄが
ない場合はＤフリップフロップ１１０４と１１０６のＱ
出力ｆ，ｈは通常“０”であり、ナンドゲート１１０８
のみが開き、ナンドゲート１１０９は閉じている。よっ
て、クロックｂのみがナンドゲート１１０８，１１１０
を経てカウンター部１１１１に送られる。入力端子１１
０２に信号ｄが現われると（時刻ｔ₁）、Ｄフリップフ
ロップ１１０４，１１０６はその瞬間の出力端子１１１
２の出力信号ｅの極性により出力ｆ，ｈを出力する。出
力信号ｅの極性により出力ｆ，ｈは極性が異なるので出
力信号ｅの変化点の方が、入力信号ｄより早いか遅いか
を検出することができる。すなわち出力ｅの方が遅い場
合はＤフリップフロップ１１０４の出力ｆに“１”が現
われ、逆に早い場合はＤフリップフロップ１１０６の出
力ｈに“１”が現われる。次段のＤフリップフロップ１
１０５と１１０７は出力ｂ，ｃにより前段に表われた
“１”の信号を一定時間保つ働きをする。かくして出力
ｅの変化点が入力ｄの変化点より遅い場合はＤフリップ
フロップ１１０５の出力信号ｇが一定時間“１”にな
り、その間ナンドゲート１１０９が開いてクロックＣが
供給され、カウンター部１１１１のカウンター入力に１
ビットが挿入される（時刻ｔ₂）。カウンター部１１１
１のモジュロは一定だからカウンター入力に１ビット挿
入されれば出力ｅはその分早く変化することになる。同
様に出力ｅの変化点が入力ｄの変化点より早い場合には
Ｄフリップフロップ１１０７の出力ｉは一定時間“１”
となり、これによりナンドゲート１１０８は一定時間閉
じてカウンター入力に供給されるクロックを１ビット除
去する。このようにして出力ｅの位相は入力ｄの位相に
合うように制御される。

【０００６】

【発明が解決しようとする課題】上述した従来のディジ
タルＰＬＬ回路は、入力と出力の位相が定常状態に達し
た後もその構造上信号を出し続け１ビットの挿入除去を
必ず行なっているので出力信号としては常に１クロック
分の定常ジッターがあり、デューティーサイクルの誤差
としてリプルが生じてしまう。この定常ジッターを小さ
くし、リプルを抑えようとクロック周波数を十分に大き
くし、カウンターの段数を大きくするとこれにより同期
確立時間が増えて同期引き込み範囲が小さくなるという
欠点がある。

【０００７】

【課題を解決するための手段】本発明のディジタルＰＬ
Ｌ回路は、クロック入力により動作し入力信号に対して
出力信号の位相が合っている場合には各出力の位相がず
れたデューティ５０％の信号をクロックを２×ｎ分周し
て出力するようなリングカウンターを形成したｎ個のＤ
フリップフロップ群と入力信号のエッジを検出するため
の回路とさらにエッジを検出した際にそのエッジ検出信
号の位相と前記Ｄフリップフロップ郡のリングカウンタ
ーの出力信号の位相とを比較し、リングカウンターの出
力つまり出力信号の位相が入力信号の位相より早い、も
しくは遅いと判断した場合に値を出力する位相差比較判
定回路と、前記位相差比較判定回路によって出力信号の
位相が入力信号の位相より早いと判断した場合には前記
Ｄフリップフロップ群のリングカウンターにその位相差
に応じてリングカウンターの値を遅らせるようにデコー
ドした値を入力クロックの一周期分出力し、逆に出力信
号の位相が入力信号の位相より遅いと判断した場合にも
同様に前記Ｄフリップフロップ群のリングカウンターに
その位相差に応じてリングカウンターの値を進ませるよ
うにデコードした値を入力クロックの一周期分出力する
デコーダー部とを有している。

【０００８】

【作用】図１は本発明のディジタルＰＬＬ回路の基本的
構成図でありエッジ検出回路１０１とＤフリップフロッ
プ群１０２さらにデコード回路１０３および位相差比較
判定回路１０４によって構成されている。

【０００９】エッジ検出回路１０１にクロック信号ＣＬ
Ｋと入力信号ｆＩＮが入力されることによってエッジ検
出回路１０１よりクロック信号の２倍の周波数で検出さ
れたエッジ検出信号ＥＧが出力される。

【００１０】位相差比較判定回路１０４は、Ｄフリップ
フロップ群１０２のｎ個のＤフリップフロップのＱ出力
ＱＯＵＴ信号をエッジ検出信号ＥＧが出力されたタイミ
ングで取らえ、これによりその時の各ｎ個のＤフリップ
フロップのＱ出力の値がどの値を示しているかによって
Ｄフリップフロップ群１０２のリングカウンターがどの
位置にいるかを判断し、位相比較を可能としている。ま
たその位相比較の結果、エッジ検出信号ＥＧの位相の方
がリングカウンターの位相より早い場合はＳＴＰ信号を
逆にエッジ検出信号ＥＧの位相の方がリングカウンター
の位相より遅い場合にはＦＦ信号をエッジ検出回路１０
１によって発生させたクロック一周期分のタイミング調
整信号ＴＭのタイミングでデコード回路１０３に出力す
る。

【００１１】デコード回路１０３は位相差比較判定回路
１０４の位相比較結果、ＦＦ信号、ＳＴＰ信号を受け取
りＤフリップフロップ群１０２のＱ出力の結果をリング
カウンターを進ませる。または遅らせるようにデコード
し、Ｄフリップフロップ群１０２のＤに出力する。

【００１２】以上の動作によりＤフリップフロップ群１
０２のリングカウンターのＱ出力の位相が変化し、入力
信号と位相の合った出力信号を得ることができる。また
そのＤフリップフロップ群１０２のリングカウンターの
Ｑ出力を任意にデコードすることによって必要なタイミ
ングの、入力信号と位相の合った出力信号を発生させる
ことも可能である。

【００１３】

【実施例】次に本発明について図面を参照して説明す
る。

【００１４】図２〜図４は図１のディジタルＰＬＬ回路
の一実施例である。図２はエッジ検出回路１０１の一
例、図３はデコード回路１０３およびＤフリップフロッ
プ群１０２の一例、図４は位相差比較判定回路１０４の
一例である。

【００１５】図２のｆＩＮは同期式伝送信号入力、ＣＬ
Ｋはクロック入力である。Ｄフリップフロップ２０１，
２０２はｆＩＮが変化するタイミングをクロック信号Ｃ
ＬＫをお互いに対して反転して入力することによりクロ
ック信号の２倍の周波数で取らえることができる。さら
にＤフリップフロップ２０１，２０２のＱ出力をゲート
２０５に入力することにより入力信号ｆＩＮのエッジ検
出を行っている。図４のゲート４０１，４０２はＤフリ
ップフロップ群１０２のＱ出力を入力し、ゲート４０１
はＤフリップフロップ群１０２のリングカウンターの位
相が入力信号ｆＩＮの位相より進んでいると判断される
状態の値をデコードし、逆にゲート４０２はリングカウ
ンターの位相が入力信号ｆＩＮの位相より遅れていると
判断される状態の値をデコードしている。そして実際
に、複合ゲート４０３，４０４でエッジ検出信号ＥＧが
出力されたタイミングのゲート４０１，４０２の値を取
らえることによって入力信号ｆＩＮの位相とＤフリップ
フロップ群１０２のリングカウンターの位相を比較し次
のエッジ検出信号ＥＧが入力されるまでその状態が保持
される。複合ゲート４０３，４０４の出力はそのままデ
コード回路１０３に入力されデコード回路０３を制御で
きるのだが図３に示す様にこの場合、デコード結果を直
接、各Ｄフリップフロップ１〜５のＤ入力に入力してい
るため、タイミング的に各ＤフリップフロップＦＦ１〜
５がラッチしきれない場合が生じ、さらに複合ゲート４
０３，４０４は位相比較結果をＤフリップフロップ２０
１，２０２およびゲート２０５のよって次のエッジ検出
がされるまで保持しつづけるので図２のＤフリップフロ
ップ２０１，２０３およびゲート２０４によって発生さ
れるタイミング調整信号ＴＭとゲート４０５，４０６に
よって、入力信号ｆＩＮのエッジが検出された後のクロ
ック一周期分、デコード回路１０３に出力され制御す
る。ＦＦ信号，ＳＴＰ信号はその制御信号でありＦＦ信
号はＤフリップフロップ群のリングカウンターを進ませ
るようにＤフリップフロップ群のＱ出力をデコードする
制御信号でありＳＴＰ信号はそのリングカウンターを遅
らせるようにＱ出力をデコードする制御信号である。

【００１６】デコード回路とＤフリップフロップ群を図
３に示す。このデコード回路は位相差比較判定回路によ
って入力信号ｆＩＮと、Ｄフリップフロップ群Ｆ１〜Ｆ
５の任意のＱ出力をデコードすることによって発生する
出力信号ＰＯＵＴの位相が合っていると判断した場合、
制御信号ＦＦ，ＳＴＰによっては制御されないためゲー
ト３１６によって制御される。そのためゲート３０２，
３０５，３０８，３１１，３１４によりＤフリップフロ
ップＦ１〜Ｆ５のＤ入力が決定する。Ｄフリップフロッ
プＦＦ１〜ＦＦ５はこの時、通常のリングカウンターの
動作を行うためＦＦ１のＱ出力がＦＦ２のＤ入力という
ようにＦＦｎのＱ出力がＦＦ_n+1のＤ入力となる。ＦＦ
１のＤ入力のみがＦＦ５のＱ出力となりリングカウンタ
ーを形成する。また位相差比較判定回路によって入力信
号ｆＩＮの位相が出力信号ＰＯＵＴの位相より早いと判
断された場合、ＤフリップフロップＦＦ１〜ＦＦ５のリ
ングカウンターの値を進めなければならない。そのため
制御信号ＦＦによってゲート３０１，３０４，３０７，
３１０，３１３を有効にし各ゲートを通し、Ｄフリップ
フロップＦＦ１〜ＦＦ５のＤ入力とする。この時各Ｄフ
リップフロップのＤ入力はリングカウンターの値を進め
るようにしなければならないので、クロック信号ＣＬＫ
の１周期分値を進めるため各ＦＦｎのＱ出力はＦＦｎ＋
２のＤ入力となる。ただし、ＦＦ１のＤ入力はＦＦ４の
Ｑ出力となりＦＦ２のＤ入力はＦＦ５のＱ出力としなけ
ればならない。

【００１７】同様に入力信号ｆＩＮの位相が出力信号Ｐ
ＯＵＴの位相より遅いと判断された場合、Ｄフリップフ
ロップＦＦ１〜ＦＦ５のリングカウンターの値を遅めな
ければならない。そのため制御信号ＳＴＰによってゲー
ト３０３，３０６，３０９，３１２，３１５を有効に
し、各ゲートを通し、ＤフリップフロップＦＦ１〜ＦＦ
５のＤ入力とする。この時各ＤフリップフロップのＤ入
力は、クロック信号ＣＬＫの一周期分リングカウンター
の値を遅らせるため各ＦＦｎのＱ出力はＦＦｎのＤ入力
つまり各ＦＦ１〜５は自分のＱ出力をＤ入力にすること
によって次のクロックが入力されてもＱ出力は変化せず
見かけ上リングカウンターが１クロック分停止したこと
になる。

【００１８】以上によりＦＦ１〜５によって構成される
リングカウンターの値を進めた状態又は遅れた状態にし
て入力信号の位相に合わせることができる。それらＦＦ
１〜５のＱ出力を任意にデコードし、出力信号ＰＯＵＴ
を発生させることによって入力信号ｆＩＮと位相の合っ
た出力信号ＰＯＵＴが得られディジタルＰＬＬが成立す
る。

【００１９】次に実際の動作を図５〜図９のタイミング
チャートを参照して説明する。

【００２０】図５は入力信号ｆＩＮと出力信号ＰＯＵＴ
の位相が合っている状態、図６は入力信号ｆＩＮの方が
出力信号ＰＯＵＴより位相の進んだ状態、図７は入力信
号ｆＩＮの方が出力信号ＰＯＵＴより位相の遅れた状
態、図８は入力信号ｆＩＮの方が出力信号ＰＯＵＴより
位相が進んでいるのだが進みの範囲が２×ＣＬＫの周波
数の範囲にあるためエッジ検出回路のＤフリップフロッ
プ２０２にラッチされる際に吸収され同位相と判断され
る状態、図９は逆に入力信号ｆＩＮの方が出力信号ＰＯ
ＵＴより位相が遅れているのだが遅れの範囲が同じく２
×ＣＬＫの周波数の範囲にあるためエッジ検出回路のＤ
フリップフロップ２０１にラッチされる際に吸収され同
位相と判断される状態を示している。

【００２１】通常、入力信号ｆＩＮが変化しなければ図
２のＤフリップフロップ２０１，２０２，および２０３
のＱ出力は同じ値が出力される。よってそれらＱ出力が
入力されるゲート２０４および２０５の出力であるタイ
ミング調整信号ＴＭとエッジ検出信号ＥＧＨは“０”が
出力されている。よって図４の複合ゲート４０３，およ
び４０４はそれぞれの値の保持状態にありゲート４０
５，４０６の出力であるデコード制御信号ＳＴＰ，ＦＦ
は“０”の値となる。図３のデコード回路では制御信号
ＳＴＰ，ＦＦが“０”であるためゲート３１６の出力は
“１”となりゲート３０２，３０５，３０８，３１１，
３１４のみが有効となる。ゲート３０２，３０５，３０
８，３１１，３１４が有効になればＤフリップフロップ
ＦＦ１〜ＦＦ５は通常のリングカウンターの動作となり
Ｑ出力はそれぞれの位相がクロック信号ＣＬＫの一周期
ずれた１０分周の出力となる。

【００２２】次に入力信号ｆＩＮが図５の時刻１に
“０”から“１”に変化したとする。この時クロック信
号ＣＬＫの立ち下がりのためＤフリップフロップ２０２
のＱ出力が“０”から“１”に変化する。Ｄフリップフ
ロップ２０１のＱ出力はこの時まだ“０”であるためゲ
ート２０５の入力は“０”，“１”となり出力であるエ
ッジ検出信号ＥＧは“１”に変化し、エッジを検出した
ことを示す。このエッジ検出信号ＥＧが“１”になると
図４の複合ゲート４０３，４０４がその時点でのＤフリ
ップフロップＦＦ１とＦＦ２のＱ出力のデコード結果を
とらえその結果をゲート４０５，４０６に出力する。こ
の時に位相比較が行なわれたことになるがゲート４０１
はＤフリップフロップＦＦ１のＱ出力が“１”でＤフリ
ップフロップＦＦ２のＱ出力は“０”であるため“１”
を出力する。同様の入力がゲート４０２にも入力されて
いるのでゲート４０２は“０”を出力する。複合ゲート
４０３，４０４はそれらの結果を取り込むためゲート４
０５には“０”ゲート４０６にも“０”が出力される。
次にクロック信号ＣＬＫが立ち上がり図２のＤフリップ
フロップ２０１がｆＩＮの“１”を取らえＱに“１”を
出力する。ゲート２０５には“１”“１”が入力される
ためＥＧは“０”となり複合ゲート４０３，４０４は保
持の状態となる。更にＤフリップフロップ２０３のＱ出
力は“０”であるためゲート２０４には“１”“０”が
入力され出力であるタイミング調整信号ＴＭは“１”と
なる。よってゲート４０５，４０６が複合ゲート４０
３，４０４の値をそのまま出力に出すためデコード制御
信号ＦＦ，ＳＴＰは共に“０”となる。よってデコード
回路は入力信号ｆＩＮが変化していない状態と同じデコ
ード結果をＦＦ１〜５に出力するためＦＦ１〜５は通常
のリングカウンターの動作となる。

【００２３】次に入力信号ｆＩＮが図６の時刻ｔ₂に
“１”から“０”に変化したとする。入力信号ｆＩＮが
時刻ｔ₃に変化しなければ出力信号ＰＯＵＴと同位相で
はないのでこの場合は入力信号ｆＩＮの方が出力信号Ｐ
ＯＵＴの位相より進んでいることになる。入力信号ｆＩ
Ｎが時刻ｔ₂で“１”から“０”に変化したためクロッ
ク信号ＣＬＫの立ち下がりでＤフリップフロップ２０２
のＱ出力が“１”から“０”になる。Ｄフリップフロッ
プ２０１はこの時点では“１”のままであるためゲート
２０５には“１”が出力されエッジ検出されたことを示
す。エッジ検出信号ＥＧが“１”になったため複合ゲー
ト４０３，４０４はその時のＤフリップフロップＦＦ１
とＦＦ２のＱ出力のデコード結果であるゲート４０１，
４０２の値を取り込む。ＤフリップフロップＦＦ１のＱ
出力は“０”でＦＦ２のＱ出力も“０”なのでゲート４
０１は“１”、ゲート４０２は“１”を出力する。よっ
て複合ゲート４０３，４０４はそれぞれ“０”，“１”
をゲート４０５，４０６に出力する。次にクロック信号
ＣＬＫが立ち上がった時点でＤフリップフロップ２０
１，２０３のＱ出力はそれぞれ“０”“１”となりゲー
ト２０４から“１”が出力される。これによりタイミン
グ調整信号ＴＭが“１”となりゲート４０５，４０６か
ら複合ゲートの値を出力する。よってデコード制御信号
ＳＴＰは“０”でＦＦが“１”となりデコード回路のゲ
ート３０１，３０４，３０７，３１０，３１３のみを有
効にする。これらのゲートはＤフリップフロップＦＦ１
〜５のリングカウンターの値をクロック信号ＣＬＫの一
周期分進ませるデコード結果を出力するためちょうど次
のクロック号信号ＣＬＫの立ち下がりである時刻ｔ₃の
時点でリングカウンターの値が一周期分進んだことにな
り結果として出力信号ＰＯＵＴも進んだことになる。

【００２４】次に入力信号ｆＩＮが図７の時刻ｔ₅に
“１”から“０”に変化したとする。入力信号ｆＩＮは
時刻ｔ₄に変化しなければ出力信号ＰＯＵＴと同位相で
はないのでこの場合は入力信号ｆＩＮの方が出力信号Ｐ
ＯＵＴの位相より遅れていることになる。入力信号ｆＩ
Ｎが時刻ｔ₅で“１”から“０”に変化したためクロッ
ク信号の立ち下がりでＤフリップフロップ２０１，２０
２とゲート２０５によってエッジ検出信号が“０”から
“１”になる。そのため複合ゲート４０３，４０４はそ
の時点のＤフリップフロップＦＦ１とＦＦ２のＱ出力の
デコード結果であるゲート４０１，４０２の値を取り込
む。ＤフリップフロップＦＦ１のＱ出力はこの時点で
“１”ＦＦ２のＱ出力も“１”になのでゲート４０１，
４０２はそれぞれ“０”“０”を出力しそれを取り込ん
だ複合ゲート４０３，４０４はゲート４０５，４０６に
それぞれ“１”“０”を出力する。クロック信号ＣＬＫ
が次に立ち上がりＤフリップフロップ２０１，２０３、
ゲート２０４によってタイミング調整信号ＴＭが“１”
となりゲート４０５，４０６より複合ゲート４０３，４
０４の値が出力される。この場合デコード制御信号ＳＴ
Ｐは“１”でＦＦは“０”となりデコード回路のゲート
３０３，３０６，３０９，３１２，３１５のみを有効に
する。これらのゲートはＤフリップフロップＦＦ１〜５
のリングカウンターの値をクロック信号ＣＬＫの一周期
分止めるデコード結果を出力するため次のクロック信号
ＣＬＫの立ち下がりでリングカウンターの値がＣＬＫ一
周期分遅れたことになり結果として出力信号ＰＯＵＴも
遅れたことになる。

【００２５】以上の動作により入力信号ｆＩＮと位相の
合った分周クロック信号ＰＯＵＴを得ることが可能とな
っている。

【００２６】本実施例は入力信号ｆＩＮに対する出力信
号ＰＯＵＴの位相制御範囲とクロック信号ＣＬＫの±１
クロック分としていたが、デコード回路１０３と位相比
較判定回路を変更するのみで最大±ｎ（ｎはフリップフ
ロップ群１０２のリングカウンターのビット数、すなわ
ち本実施例はｎ＝５）クロック分まで出力信号の位相制
御の範囲を広げることができる。（図５参照）また本実施例は入力信号ｆＩＮの最小反転間隔がクロッ
ク信号ＣＬＫの１０周期であったためＤフリップフロッ
プ群１０２のリングカウンターのビット数を５ビットと
し、入力信号ｆＩＮに対する分解能を１０としたがクロ
ック信号ＣＬＫの周波数を２倍またはリングカウンター
のビット数を２倍とすることで分解能を２０にすること
ができる。

【００２７】さらに本実施例の位相比較の判断であるが
前記したように入力信号ｆＩＮの最小反転間隔がクロッ
ク信号ＣＬＫの１０周期であったためちょうどその中心
に立ち下がりエッジがくるようなＰＯＵＴを発生させて
いる。例えば入力信号ｆＩＮに出力信号ＰＯＵＴが完全
に同期していれば図５のような出力信号ＰＯＵＴが得ら
れるはずである。しかし分解能が±５であるため入力信
号ｆＩＮと出力信号ＰＯＵＴに多少の位相差が生じても
そのずれが微小であれば同位相と判断する状態がある。
これはディジタルＰＬＬ特有の問題でありクロック信号
ＣＬＫの周波数と大きく関係している。その同位相のず
れが大きければ大きいほどＰＬＬの特性は悪く、逆に小
さいほどキャプチャーレシジは広がり特性は良くなる。
図８は本実施例のディジタルＰＬＬの入力信号ｆＩＮの
方が出力信号ＰＯＵＴより位相が進んでいるがその進み
の範囲が同位相と判断される最大の進みの状態、図９は
逆に入力信号ｆＩＮの方が出力信号ＰＯＵＴより位相は
遅れているがその遅れの範囲が同位相と判断される最大
の遅れの状態の時のタイミングチャートである。図８に
示す通り入力信号ｆＩＮのセンターＡ点に対し、出力信
号ＰＯＵＴの立ち下がりエッジはＢ点にありそれはクロ
ック信号ＣＬＫの半分の範囲にある。また図９も入力信
号ｆＩＮのセンターＡ点に対し出力信号ＰＯＵＴの立ち
下がりエッジはＣ点にありこれもクロック信号ＣＬＫの
半分の範囲にある。つまり本実施例では前記した同位相
とみなす微小のずれをクロック信号ＣＬＫの±２分の１
の範囲におさえることで常に内包するジッターを最小限
にすることに成功している。

【００２８】

【発明の効果】以上説明したように本発明は、ディジタ
ルＰＬＬ回路のカウンター部をＤフリップフロップおよ
びデコード回路により構成し、そのＤフリップフロップ
の各Ｑ出力の値を使い位相比較を行い、更にリングカウ
ンター動作を制御することにより定常状態での１クロッ
ク分のジッターをなくし、同期確立時間が増した場合に
はデコード回路と位相差比較判定回路の変更のみでリン
グカウンターの制御を従来のクロック信号１ビット分か
ら２ビット，３ビット分に変更することにより引き込み
範囲を広くすることができる効果がある。更に内包する
ジッターをクロック信号の±２分の１の範囲におさえキ
ャプチャーレシジを高くすることが可能である。

【図面の簡単な説明】

【図１】本発明のディジタルＰＬＬ回路の基本的構成
図。

【図２】本発明のディジタルＰＬＬ回路の実施例のエッ
ジ検出回路

【図３】本発明のディジタルＰＬＬ回路の実施例のデコ
ード回路、およびＤフリップフロップ群

【図４】本発明のディジタルＰＬＬ回路の実施例の位相
差比較判定回路。

【図５】本発明のディジタルＰＬＬ回路の実施例のタイ
ミングチャート。

【図６】本発明のディジタルＰＬＬ回路の実施例のタイ
ミングチャート。

【図７】本発明のディジタルＰＬＬ回路の実施例のタイ
ミングチャート。

【図８】本発明のディジタルＰＬＬ回路の実施例のタイ
ミングチャート。

【図９】本発明のディジタルＰＬＬ回路の実施例のタイ
ミングチャート。

【図１０】従来のディジタルＰＬＬ回路の基本構成図。

【図１１】従来例の回路図。

【図１２】図１１の回路のタイミングチャート。

【符号の説明】

１０１エッジ検出回路１０２Ｄフリップフロップ群１０３デコード回路１０４位相差比較判定回路２０１〜２０３Ｄフリップフロップ２０４〜２０５２入力エクスクルーシブオアゲート３０１〜３１５２入力ナンドゲート３１６２入力ノアゲートＦＦ１〜ＦＦ５Ｄフリップフロップ４０１２入力ナンドゲート４０２２入力ノアゲート４０３〜４０４アンドノア型ＲＳフリップフロップ４０５〜４０６２入力アンドゲートＲＳＴリセット信号又はリセット入力端子ＰＯＵＴ同期クロック出力信号又は同期クロック出
力端子ＣＬＫクロック信号又はクロック入力端子ｆＩＮ同期式伝送信号入力信号又は同期式伝送信号
入力端子ＴＭタイミング調整信号ＥＧエッジ検出信号ＦＦリングカウンター進ませ信号ＳＴＰリングカウンター遅らせ信号ＤＥＣデコーダー出力信号

Claims

(57)【特許請求の範囲】

【請求項１】クロック信号に応答して動作し、入力信号
と出力信号との位相が合っている場合には前記クロック
信号を２ｎ分周して出力するリングカウンタと、前記ク
ロック信号の立ち上がりエッジ及び立ち下がりエッジに
応答して入力信号のレベル変化を検出しエッジ検出信号
を出力するエッジ検出回路と、前記エッジ検出回路が入
力信号のレベル変化を検出した際に、前記エッジ検出信
号と前記リングカウンタの前記出力信号とを比較し、前
記出力信号が前記入力信号の位相よりも早いもしくは遅
い場合に各信号を出力する位相差比較判定回路と、前記
位相差比較判定回路によって前記出力信号の位相が前記
入力信号の位相よりも早い場合には前記リングカウンタ
に位相差に応じてリングカウンタのカウント値を遅らせ
るためのデコード信号を出力し、出力信号の位相が入力
信号の位相よりも遅い場合には前記リングカウンタに位
相差に応じて前記リングカウンタのカウント値を進ませ
るためのデコード信号を出力するデコード回路とを備え
ることを特徴とするディジタルＰＬＬ回路。
【請求項２】クロック信号に応答して動作し、入力信号
と出力信号との位相が合っている場合には前記クロック
信号を２ｎ分周して出力するリングカウンタと、前記ク
ロック信号の立ち上がりエッジ及び立ち下がりエッジに
応答して入力信号のレベル変化を検出しエッジ検出信号
を出力するエッジ検出回路と、前記エッジ検出回路が入
力信号のレベル変化を検出した際に、前記エッジ検出信
号と前記リングカウンタの前記出力信号とを比較し、前
記出力信号が前記入力信号の位相よりも早いもしくは遅
い場合に各信号を出力する位相差比較判定回路と、前記
位相差比較判定回路によって前記出力信号の位相が前記
入力信号の位相よりも早い場合には前記リングカウンタ
に位相差に応じてリングカウンタのカウント値を遅らせ
るようにデコードした値を前記クロック信号の一周期分
出力し、出力信号の位相が入力信号の位相よりも遅い場
合には前記リングカウンタに位相差に応じて前記リング
カウンタのカウント値を進ませるようにデコードした値
を前記クロック信号の一周期分出力するデコード回路と
を備えることを特徴とするディジタルＰＬＬ回路。