JP2000022524A - 遅延型位相同期回路 - Google Patents
遅延型位相同期回路Info
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- 238000001514 detection method Methods 0.000 claims abstract description 72
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 20
- 230000003111 delayed effect Effects 0.000 claims description 13
- 239000000284 extract Substances 0.000 claims description 2
- 230000000630 rising effect Effects 0.000 description 36
- 238000010586 diagram Methods 0.000 description 25
- 101100464779 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CNA1 gene Proteins 0.000 description 10
- 101100464782 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CMP2 gene Proteins 0.000 description 5
- 238000003708 edge detection Methods 0.000 description 5
- 230000002194 synthesizing effect Effects 0.000 description 4
- 230000004913 activation Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 102100023696 Histone-lysine N-methyltransferase SETDB1 Human genes 0.000 description 1
- 101710168120 Histone-lysine N-methyltransferase SETDB1 Proteins 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
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- H03L2207/14—Preventing false-lock or pseudo-lock of the PLL
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】本発明は、基準信号のデューティの制約をなく
すことで応用上の制約をなくすことができ、ミスロック
状態を確実に検出してミスロックから抜け出して正常な
動作に移行させることを最も主要な特徴とする。 【解決手段】ＤＬＬ回路１０は電圧制御遅延回路１１を
有し、ミスロック検出回路１４は回路１１内の複数の遅
延段のうち特定の遅延段よりも前段側の複数の遅延段の
うちそれぞれ互いに隣り合う各２つの遅延段の遅延信号
間の遅延時間に対応したパルス幅を有する複数のパルス
信号と、特定の遅延段を含み特定の遅延段よりも後段側
の複数の遅延段のうちそれぞれ互いに隣り合う各２つの
遅延段の遅延信号間の遅延時間に対応したパルス幅を有
する１個のパルス信号とを加算してパルス信号を生成
し、このパルス信号と基準信号の単位時間当たりのパル
ス数を比較することにより、ＤＬＬ回路１０が正常に動
作しているかを検出する。
すことで応用上の制約をなくすことができ、ミスロック
状態を確実に検出してミスロックから抜け出して正常な
動作に移行させることを最も主要な特徴とする。 【解決手段】ＤＬＬ回路１０は電圧制御遅延回路１１を
有し、ミスロック検出回路１４は回路１１内の複数の遅
延段のうち特定の遅延段よりも前段側の複数の遅延段の
うちそれぞれ互いに隣り合う各２つの遅延段の遅延信号
間の遅延時間に対応したパルス幅を有する複数のパルス
信号と、特定の遅延段を含み特定の遅延段よりも後段側
の複数の遅延段のうちそれぞれ互いに隣り合う各２つの
遅延段の遅延信号間の遅延時間に対応したパルス幅を有
する１個のパルス信号とを加算してパルス信号を生成
し、このパルス信号と基準信号の単位時間当たりのパル
ス数を比較することにより、ＤＬＬ回路１０が正常に動
作しているかを検出する。
Description
【０００１】
【発明の属する技術分野】この発明はＮ逓倍回路や多相
クロック発生回路などに使用され、入力信号を制御電圧
に応じて遅延する遅延型位相同期回路に係り、特にミス
ロック時にミスロック状態を検出してこのミスロック状
態を解除するための制御信号を発生するミスロック検出
回路を有する遅延型位相同期回路に関する。
クロック発生回路などに使用され、入力信号を制御電圧
に応じて遅延する遅延型位相同期回路に係り、特にミス
ロック時にミスロック状態を検出してこのミスロック状
態を解除するための制御信号を発生するミスロック検出
回路を有する遅延型位相同期回路に関する。
【０００２】
【従来の技術】従来の遅延型位相同期回路（Delay Lock
ed Loop 、以下、ＤＬＬ回路と称する）を使用した一般
的なＮ逓倍回路の構成を図１３に示す。このＮ逓倍回路
は、ＤＬＬ回路１０１とＮ逓倍信号合成回路１０２とか
ら構成されている。
ed Loop 、以下、ＤＬＬ回路と称する）を使用した一般
的なＮ逓倍回路の構成を図１３に示す。このＮ逓倍回路
は、ＤＬＬ回路１０１とＮ逓倍信号合成回路１０２とか
ら構成されている。
【０００３】ＤＬＬ回路１０１は、電圧制御遅延回路１
０３と、位相比較器（ＰＨＣ）１０４と、低域通過フィ
ルタ回路（ＬＰＦ）１０５とから構成されている。電圧
制御遅延回路１０３は、直列接続された複数段の遅延段
からなり、初段に入力される基準信号ＦＲＥＦを各遅延
段で順次遅延する。そして、各遅延段における遅延時間
は、低域通過フィルタ回路１０５から出力される制御電
圧ＬＰＦＯに応じてそれぞれ可変とされる。
０３と、位相比較器（ＰＨＣ）１０４と、低域通過フィ
ルタ回路（ＬＰＦ）１０５とから構成されている。電圧
制御遅延回路１０３は、直列接続された複数段の遅延段
からなり、初段に入力される基準信号ＦＲＥＦを各遅延
段で順次遅延する。そして、各遅延段における遅延時間
は、低域通過フィルタ回路１０５から出力される制御電
圧ＬＰＦＯに応じてそれぞれ可変とされる。
【０００４】位相比較器１０４には一方入力として基準
信号ＦＲＥＦが、他方入力として電圧制御遅延回路１０
３の最終段からの遅延信号ＦＳＩＧがそれぞれ供給され
る。この位相比較器１０４は両入力信号ＦＲＥＦ、ＦＳ
ＩＧの立ち上がりまたは立ち下がりエッジにおける位相
差を検出し、この位相差に応じた誤差信号ＶＥＲＲを出
力する。また、位相比較器１０４には、後述するミスロ
ック検出回路から出力される強制アップ信号が入力さ
れ、この信号の状態に応じて誤差信号ＶＥＲＲが強制的
に“Ｈ”状態に設定される。位相比較器１０４からの誤
差信号ＶＥＲＲは低域通過フィルタ回路１０５に入力さ
れる。
信号ＦＲＥＦが、他方入力として電圧制御遅延回路１０
３の最終段からの遅延信号ＦＳＩＧがそれぞれ供給され
る。この位相比較器１０４は両入力信号ＦＲＥＦ、ＦＳ
ＩＧの立ち上がりまたは立ち下がりエッジにおける位相
差を検出し、この位相差に応じた誤差信号ＶＥＲＲを出
力する。また、位相比較器１０４には、後述するミスロ
ック検出回路から出力される強制アップ信号が入力さ
れ、この信号の状態に応じて誤差信号ＶＥＲＲが強制的
に“Ｈ”状態に設定される。位相比較器１０４からの誤
差信号ＶＥＲＲは低域通過フィルタ回路１０５に入力さ
れる。
【０００５】低域通過フィルタ回路１０５は誤差信号Ｖ
ＥＲＲから直流成分のみを取り出し、電圧制御遅延回路
１０３に制御電圧ＬＰＦＯとして出力する。また、電圧
制御遅延回路１０３の任意の遅延段における遅延信号Ｓ
１〜Ｓ４がミスロック検出回路１０６に入力される。こ
こで、基準信号ＦＲＥＦに近い側の２つの遅延信号Ｓ
１、Ｓ２はそれぞれインバータによって反転されてＡＮ
Ｄゲート回路１０７に入力される。また、基準信号ＦＲ
ＥＦに遠い側の２つの遅延信号Ｓ３、Ｓ４はそのままＡ
ＮＤゲート回路１０７に入力される。ＡＮＤゲート回路
１０７の出力はＤ型フリップフロップからなるラッチ回
路１０８に入力され、このラッチ回路１０８の出力が強
制アップ信号として位相比較器１０４に入力される。な
お、ラッチ回路１０８のクロック信号入力端子には基準
信号ＦＲＥＦが入力される。
ＥＲＲから直流成分のみを取り出し、電圧制御遅延回路
１０３に制御電圧ＬＰＦＯとして出力する。また、電圧
制御遅延回路１０３の任意の遅延段における遅延信号Ｓ
１〜Ｓ４がミスロック検出回路１０６に入力される。こ
こで、基準信号ＦＲＥＦに近い側の２つの遅延信号Ｓ
１、Ｓ２はそれぞれインバータによって反転されてＡＮ
Ｄゲート回路１０７に入力される。また、基準信号ＦＲ
ＥＦに遠い側の２つの遅延信号Ｓ３、Ｓ４はそのままＡ
ＮＤゲート回路１０７に入力される。ＡＮＤゲート回路
１０７の出力はＤ型フリップフロップからなるラッチ回
路１０８に入力され、このラッチ回路１０８の出力が強
制アップ信号として位相比較器１０４に入力される。な
お、ラッチ回路１０８のクロック信号入力端子には基準
信号ＦＲＥＦが入力される。
【０００６】Ｎ逓倍信号合成回路１０２は、電圧制御遅
延回路１０３の任意の遅延段から出力される互いに位相
が異なるｎ個の多相クロック信号Ｆ１〜Ｆｎを用いてＮ
逓倍信号を合成する。
延回路１０３の任意の遅延段から出力される互いに位相
が異なるｎ個の多相クロック信号Ｆ１〜Ｆｎを用いてＮ
逓倍信号を合成する。
【０００７】上記構成でなるＮ逓倍回路において、電圧
制御遅延回路１０３、位相比較器１０４及び低域通過フ
ィルタ回路１０５は閉ループを構成しており、この閉ル
ープにより、基準信号ＦＲＥＦと電圧制御遅延回路１０
３の遅延信号ＦＳＩＧとの間の位相差を無くすように制
御電圧ＬＰＦＯの値が調整される。そして、ＤＬＬ回路
が正常に動作している場合、電圧制御遅延回路１０３の
遅延信号ＦＳＩＧは基準信号ＦＲＥＦに対して１周期遅
れた信号になる。
制御遅延回路１０３、位相比較器１０４及び低域通過フ
ィルタ回路１０５は閉ループを構成しており、この閉ル
ープにより、基準信号ＦＲＥＦと電圧制御遅延回路１０
３の遅延信号ＦＳＩＧとの間の位相差を無くすように制
御電圧ＬＰＦＯの値が調整される。そして、ＤＬＬ回路
が正常に動作している場合、電圧制御遅延回路１０３の
遅延信号ＦＳＩＧは基準信号ＦＲＥＦに対して１周期遅
れた信号になる。
【０００８】
【発明が解決しようとする課題】しかし、ＤＬＬ回路で
は、基準信号ＦＲＥＦの立ち上がりまたは立ち下がりエ
ッジと、遅延信号ＦＳＩＧの立ち上がりまたは立ち下が
りエッジの位置が位相比較器１０４で比較されるだけで
あり、電圧制御遅延回路１０３の内部状態が完全に正常
であるかどうかまでの検出は行われない。
は、基準信号ＦＲＥＦの立ち上がりまたは立ち下がりエ
ッジと、遅延信号ＦＳＩＧの立ち上がりまたは立ち下が
りエッジの位置が位相比較器１０４で比較されるだけで
あり、電圧制御遅延回路１０３の内部状態が完全に正常
であるかどうかまでの検出は行われない。
【０００９】ここで電圧制御遅延回路１０３の内部状態
と上記４つの遅延信号Ｓ１〜Ｓ４との関係を図１４に示
す。状態１は電圧制御遅延回路１０３の内部状態が正常
な場合であり、基準信号ＦＲＥＦの１周期分に相当する
時間が電圧制御遅延回路１０３に収まっている。この状
態１では、遅延信号Ｓ１が“Ｌ”、Ｓ２が“Ｌ”、Ｓ３
が“Ｈ”、Ｓ４が“Ｈ”となるので、ミスロック検出回
路１０６のＡＮＤゲート回路１０７の出力信号は“Ｈ”
となる。そして、基準信号ＦＲＥＦの立ち上がりに同期
してＡＮＤゲート回路１０７の出力信号がラッチ回路１
０８でラッチされ、これにより強制アップ信号が“Ｈ”
となる。この場合、ＤＬＬ回路１０１は正常な状態でロ
ックしていると判断され、位相比較器１０４の出力信号
は強制的にアップ、すなわち“Ｈ”にはされず、正常な
動作がそのまま維持される。
と上記４つの遅延信号Ｓ１〜Ｓ４との関係を図１４に示
す。状態１は電圧制御遅延回路１０３の内部状態が正常
な場合であり、基準信号ＦＲＥＦの１周期分に相当する
時間が電圧制御遅延回路１０３に収まっている。この状
態１では、遅延信号Ｓ１が“Ｌ”、Ｓ２が“Ｌ”、Ｓ３
が“Ｈ”、Ｓ４が“Ｈ”となるので、ミスロック検出回
路１０６のＡＮＤゲート回路１０７の出力信号は“Ｈ”
となる。そして、基準信号ＦＲＥＦの立ち上がりに同期
してＡＮＤゲート回路１０７の出力信号がラッチ回路１
０８でラッチされ、これにより強制アップ信号が“Ｈ”
となる。この場合、ＤＬＬ回路１０１は正常な状態でロ
ックしていると判断され、位相比較器１０４の出力信号
は強制的にアップ、すなわち“Ｈ”にはされず、正常な
動作がそのまま維持される。
【００１０】一方、仮に電圧制御遅延回路１０３が正常
ロック時の２倍遅い遅延時間でロックしている場合（１
／２ロック時）、電圧制御遅延回路１０３の内部状態は
状態２に示すようになり、本来、“Ｌ”であるべき遅延
信号Ｓ２が“Ｈ”、本来、“Ｈ”であるべき遅延信号Ｓ
３が“Ｌ”となる。この状態２では、ミスロック検出回
路１０６のＡＮＤゲート回路１０７の出力信号が“Ｌ”
となる。従って、ＡＮＤゲート回路１０７の出力信号を
ラッチするラッチ回路１０８の出力である強制アップ信
号も“Ｌ”となる。この場合、ＤＬＬ回路１０１はミス
ロックしていると判断され、位相比較器１０４の出力信
号が強制的に“Ｈ”にされ、電圧制御遅延回路１０３で
は遅延時間を上げる制御が行われる。
ロック時の２倍遅い遅延時間でロックしている場合（１
／２ロック時）、電圧制御遅延回路１０３の内部状態は
状態２に示すようになり、本来、“Ｌ”であるべき遅延
信号Ｓ２が“Ｈ”、本来、“Ｈ”であるべき遅延信号Ｓ
３が“Ｌ”となる。この状態２では、ミスロック検出回
路１０６のＡＮＤゲート回路１０７の出力信号が“Ｌ”
となる。従って、ＡＮＤゲート回路１０７の出力信号を
ラッチするラッチ回路１０８の出力である強制アップ信
号も“Ｌ”となる。この場合、ＤＬＬ回路１０１はミス
ロックしていると判断され、位相比較器１０４の出力信
号が強制的に“Ｈ”にされ、電圧制御遅延回路１０３で
は遅延時間を上げる制御が行われる。
【００１１】図１４の状態３は、基準信号ＦＲＥＦの３
周期分に相当する時間が電圧制御遅延回路１０３に蓄積
された場合に相当し、ＤＬＬ回路１０１がミスロックし
ている場合（１／３ロック時）の電圧制御遅延回路１０
３の内部状態を示している。この場合、遅延信号Ｓ１〜
Ｓ４の各レベルは正常状態である状態１の場合と同じに
なり、ミスロック検出回路１０６ではあたかも正常なロ
ック状態であるかのように判断されてしまう。
周期分に相当する時間が電圧制御遅延回路１０３に蓄積
された場合に相当し、ＤＬＬ回路１０１がミスロックし
ている場合（１／３ロック時）の電圧制御遅延回路１０
３の内部状態を示している。この場合、遅延信号Ｓ１〜
Ｓ４の各レベルは正常状態である状態１の場合と同じに
なり、ミスロック検出回路１０６ではあたかも正常なロ
ック状態であるかのように判断されてしまう。
【００１２】このような誤判断を避けるためには、ミス
ロック検出回路１０６で検出すべき遅延信号の数及び位
置を増やすことが考えられるが、さらに遅延時間が遅く
なった場合には対応することができない。
ロック検出回路１０６で検出すべき遅延信号の数及び位
置を増やすことが考えられるが、さらに遅延時間が遅く
なった場合には対応することができない。
【００１３】なお、図１４中の状態４は、ミスロックと
して検出可能な電圧制御遅延回路１０３の内部状態を示
している。このように従来のミスロック検出回路は、電
圧制御遅延回路１０３の内部状態によってはミスロック
を検出することができないという問題がある。
して検出可能な電圧制御遅延回路１０３の内部状態を示
している。このように従来のミスロック検出回路は、電
圧制御遅延回路１０３の内部状態によってはミスロック
を検出することができないという問題がある。
【００１４】また、従来のミスロック検出回路は、入力
される遅延信号が予め決まっているので、電圧制御遅延
回路１０３に入力される基準信号ＦＲＥＦのデューティ
を一定にしておく必要がある。そのため、基準信号ＦＲ
ＥＦとしてどのようなデューティの信号でも使用できる
わけではない。
される遅延信号が予め決まっているので、電圧制御遅延
回路１０３に入力される基準信号ＦＲＥＦのデューティ
を一定にしておく必要がある。そのため、基準信号ＦＲ
ＥＦとしてどのようなデューティの信号でも使用できる
わけではない。
【００１５】また、従来のＤＬＬ回路では、基準信号Ｆ
ＲＥＦや制御電圧ＬＰＦＯへのノイズ混入などにより、
位相比較器１０４に入力される基準信号ＦＲＥＦと遅延
信号ＦＳＩＧの位相関係が逆転した場合もミスロックを
防止することができない。
ＲＥＦや制御電圧ＬＰＦＯへのノイズ混入などにより、
位相比較器１０４に入力される基準信号ＦＲＥＦと遅延
信号ＦＳＩＧの位相関係が逆転した場合もミスロックを
防止することができない。
【００１６】以下にミスロックが起る具体例について説
明する。図１５（ａ）は、例えば電源電圧の変動により
制御電圧ＬＰＦＯの電位が一時的に変動した場合の波形
図である。制御電圧ＬＰＦＯの電位変動が原因で遅延信
号ＦＳＩＧのパルスが消失（図中、破線で示している）
すると、基準信号ＦＲＥＦと遅延信号ＦＳＩＧの位相関
係が逆転し、この結果、制御電圧ＬＰＦＯが電源電圧Ｖ
ｄｄに張り付いてしまい、ミスロックに陥る。
明する。図１５（ａ）は、例えば電源電圧の変動により
制御電圧ＬＰＦＯの電位が一時的に変動した場合の波形
図である。制御電圧ＬＰＦＯの電位変動が原因で遅延信
号ＦＳＩＧのパルスが消失（図中、破線で示している）
すると、基準信号ＦＲＥＦと遅延信号ＦＳＩＧの位相関
係が逆転し、この結果、制御電圧ＬＰＦＯが電源電圧Ｖ
ｄｄに張り付いてしまい、ミスロックに陥る。
【００１７】図１５（ｂ）は、基準信号ＦＲＥＦにパル
スノイズが混入した場合の波形図である。この場合、位
相比較器１０４はパルスノイズを基準信号ＦＲＥＦとし
て誤認するため、基準信号ＦＲＥＦと遅延信号ＦＳＩＧ
の位相関係が逆転し、制御電圧ＬＰＦＯが電源電圧Ｖｄ
ｄに張り付いてしまい、ミスロックに陥る。
スノイズが混入した場合の波形図である。この場合、位
相比較器１０４はパルスノイズを基準信号ＦＲＥＦとし
て誤認するため、基準信号ＦＲＥＦと遅延信号ＦＳＩＧ
の位相関係が逆転し、制御電圧ＬＰＦＯが電源電圧Ｖｄ
ｄに張り付いてしまい、ミスロックに陥る。
【００１８】図１５（ｃ）は、制御電圧ＬＰＦＯの電位
が一時的に変動した場合の波形図である。この場合、遅
延信号ＦＳＩＧが基準信号ＦＲＥＦに対して２周期分以
上遅れると、位相比較器１０４では２周期遅れてきた遅
延信号ＦＳＩＧと基準信号ＦＲＥＦの位相差をなくする
ように帰還制御が行われ、ミスロックに陥る。
が一時的に変動した場合の波形図である。この場合、遅
延信号ＦＳＩＧが基準信号ＦＲＥＦに対して２周期分以
上遅れると、位相比較器１０４では２周期遅れてきた遅
延信号ＦＳＩＧと基準信号ＦＲＥＦの位相差をなくする
ように帰還制御が行われ、ミスロックに陥る。
【００１９】以上のような場合、ミスロック検出回路１
０６が設けられていても、正常な動作に移行することは
できない。この発明は上記のような事情を考慮してなさ
れたものであり、その目的は、基準信号のデューティの
制約をなくすことで応用上の制約をなくすことができ、
ミスロック状態を確実に検出してミスロックから抜け出
して正常な動作に移行することができる遅延型位相同期
回路を提供することにある。
０６が設けられていても、正常な動作に移行することは
できない。この発明は上記のような事情を考慮してなさ
れたものであり、その目的は、基準信号のデューティの
制約をなくすことで応用上の制約をなくすことができ、
ミスロック状態を確実に検出してミスロックから抜け出
して正常な動作に移行することができる遅延型位相同期
回路を提供することにある。
【００２０】
【課題を解決するための手段】この発明の遅延型位相同
期回路は、基準信号及び制御電圧が入力され、上記基準
信号を上記制御電圧に応じて複数の遅延段で順次遅延
し、位相が異なる複数の遅延信号を出力する電圧制御遅
延回路と、上記電圧制御遅延回路の複数の遅延段のうち
特定の遅延段からの遅延信号と基準信号とが入力され、
両信号間の位相差を検出し、この位相差に応じた誤差信
号を出力する位相検出器と、上記位相検出器から出力さ
れる誤差信号から直流成分を取り出して上記電圧制御遅
延回路に上記制御電圧として入力する低域通過フィルタ
回路と、上記電圧制御遅延回路の複数の遅延段における
上記特定の遅延段よりも前段側の複数の遅延段のうちそ
れぞれ互いに隣り合う各２つの遅延段の遅延信号間の遅
延時間に対応したパルス幅を有する複数のパルス信号
と、上記特定の遅延段を含み特定の遅延段よりも後段側
の複数の遅延段のうちそれぞれ互いに隣り合う各２つの
遅延段の遅延信号間の遅延時間に対応したパルス幅を有
する少なくとも１個のパルス信号とを加算して加算信号
を生成し、この生成した加算信号と上記基準信号の単位
時間当たりのパルス数を比較することにより、上記電圧
制御遅延回路、位相検出器及び低域通過フィルタ回路か
らなる閉ループ回路がミスロックしているか否かを判断
するミスロック検出回路とを具備している。
期回路は、基準信号及び制御電圧が入力され、上記基準
信号を上記制御電圧に応じて複数の遅延段で順次遅延
し、位相が異なる複数の遅延信号を出力する電圧制御遅
延回路と、上記電圧制御遅延回路の複数の遅延段のうち
特定の遅延段からの遅延信号と基準信号とが入力され、
両信号間の位相差を検出し、この位相差に応じた誤差信
号を出力する位相検出器と、上記位相検出器から出力さ
れる誤差信号から直流成分を取り出して上記電圧制御遅
延回路に上記制御電圧として入力する低域通過フィルタ
回路と、上記電圧制御遅延回路の複数の遅延段における
上記特定の遅延段よりも前段側の複数の遅延段のうちそ
れぞれ互いに隣り合う各２つの遅延段の遅延信号間の遅
延時間に対応したパルス幅を有する複数のパルス信号
と、上記特定の遅延段を含み特定の遅延段よりも後段側
の複数の遅延段のうちそれぞれ互いに隣り合う各２つの
遅延段の遅延信号間の遅延時間に対応したパルス幅を有
する少なくとも１個のパルス信号とを加算して加算信号
を生成し、この生成した加算信号と上記基準信号の単位
時間当たりのパルス数を比較することにより、上記電圧
制御遅延回路、位相検出器及び低域通過フィルタ回路か
らなる閉ループ回路がミスロックしているか否かを判断
するミスロック検出回路とを具備している。
【００２１】
【発明の実施の形態】以下、図面を参照してこの発明を
実施の形態により説明する。図１は、この発明の遅延型
位相同期回路を用いたＮ逓倍回路に係る第１の実施の形
態を示すブロック図である。
実施の形態により説明する。図１は、この発明の遅延型
位相同期回路を用いたＮ逓倍回路に係る第１の実施の形
態を示すブロック図である。
【００２２】このＮ逓倍回路は、ＤＬＬ回路１０とＮ逓
倍信号合成回路２０とから構成されている。ＤＬＬ回路
１０は、電圧制御遅延回路１１と、位相比較器（ＰＨ
Ｃ）１２と、低域通過フィルタ回路（ＬＰＦ）１３と、
ミスロック検出回路１４とから構成されている。また、
上記電圧制御遅延回路１１、位相比較器（ＰＨＣ）１２
及び低域通過フィルタ回路１３は閉ループ回路を構成し
ている。
倍信号合成回路２０とから構成されている。ＤＬＬ回路
１０は、電圧制御遅延回路１１と、位相比較器（ＰＨ
Ｃ）１２と、低域通過フィルタ回路（ＬＰＦ）１３と、
ミスロック検出回路１４とから構成されている。また、
上記電圧制御遅延回路１１、位相比較器（ＰＨＣ）１２
及び低域通過フィルタ回路１３は閉ループ回路を構成し
ている。
【００２３】電圧制御遅延回路１１は第１、第２、第３
の電圧制御遅延回路部１１ａ、１１ｂ、１１ｃで構成さ
れている。これら第１、第２、第３の電圧制御遅延回路
部１１ａ、１１ｂ、１１ｃは直列接続されている。ま
た、第１及び第３の電圧制御遅延回路部１１ａ、１１ｃ
はそれぞれ少なくとも１段の遅延段で構成されており、
第２の電圧制御遅延回路部１１ｂは複数段の遅延段で構
成されている。
の電圧制御遅延回路部１１ａ、１１ｂ、１１ｃで構成さ
れている。これら第１、第２、第３の電圧制御遅延回路
部１１ａ、１１ｂ、１１ｃは直列接続されている。ま
た、第１及び第３の電圧制御遅延回路部１１ａ、１１ｃ
はそれぞれ少なくとも１段の遅延段で構成されており、
第２の電圧制御遅延回路部１１ｂは複数段の遅延段で構
成されている。
【００２４】第１の電圧制御遅延回路部１１ａには基準
信号ＦＲＥＦが入力され、この第１の電圧制御遅延回路
部１１ａからは遅延信号Ｓ１が出力される。第２の電圧
制御遅延回路部１１ｂには上記遅延信号Ｓ１が入力さ
れ、この第２の電圧制御遅延回路部１１ｂからは遅延信
号Ｓ２〜Ｓ５及びＳＸが出力される。なお、遅延信号Ｓ
Ｘは遅延信号Ｓ２〜Ｓ５の中のいずれか１つの遅延信号
と同じものであってもよいし、遅延信号Ｓ２〜Ｓ５とは
別の遅延信号であってもよい。第３の電圧制御遅延回路
部１１ｃには第２の電圧制御遅延回路部１１ｂの最終段
の遅延段からの遅延信号Ｓ５が入力され、この第３の電
圧制御遅延回路部１１ｃからは遅延信号Ｓ６が出力され
る。また、これら第１、第２、第３の電圧制御遅延回路
部１１ａ、１１ｂ、１１ｃ内の各遅延段の遅延時間は、
低域通過フィルタ回路１３から出力される制御電圧ＬＰ
ＦＯに応じてそれぞれ可変とされる。
信号ＦＲＥＦが入力され、この第１の電圧制御遅延回路
部１１ａからは遅延信号Ｓ１が出力される。第２の電圧
制御遅延回路部１１ｂには上記遅延信号Ｓ１が入力さ
れ、この第２の電圧制御遅延回路部１１ｂからは遅延信
号Ｓ２〜Ｓ５及びＳＸが出力される。なお、遅延信号Ｓ
Ｘは遅延信号Ｓ２〜Ｓ５の中のいずれか１つの遅延信号
と同じものであってもよいし、遅延信号Ｓ２〜Ｓ５とは
別の遅延信号であってもよい。第３の電圧制御遅延回路
部１１ｃには第２の電圧制御遅延回路部１１ｂの最終段
の遅延段からの遅延信号Ｓ５が入力され、この第３の電
圧制御遅延回路部１１ｃからは遅延信号Ｓ６が出力され
る。また、これら第１、第２、第３の電圧制御遅延回路
部１１ａ、１１ｂ、１１ｃ内の各遅延段の遅延時間は、
低域通過フィルタ回路１３から出力される制御電圧ＬＰ
ＦＯに応じてそれぞれ可変とされる。
【００２５】なお、電圧制御遅延回路１１内の第１の電
圧制御遅延回路部１１ａは、基準信号ＦＲＥＦの波形整
形用として設けられている。そして、ＤＬＬ回路１０が
正常にロックしている場合、第１の電圧制御遅延回路部
１１ａから出力される遅延信号Ｓ１と、第２の電圧制御
遅延回路部１１ｂの最終段から出力される遅延信号Ｓ５
との間の遅延時間が、基準信号ＦＲＥＦの１周期分の時
間に一致するように、電圧制御遅延回路１１、位相比較
器（ＰＨＣ）１２及び低域通過フィルタ回路１３からな
る閉ループ回路が構成されている。
圧制御遅延回路部１１ａは、基準信号ＦＲＥＦの波形整
形用として設けられている。そして、ＤＬＬ回路１０が
正常にロックしている場合、第１の電圧制御遅延回路部
１１ａから出力される遅延信号Ｓ１と、第２の電圧制御
遅延回路部１１ｂの最終段から出力される遅延信号Ｓ５
との間の遅延時間が、基準信号ＦＲＥＦの１周期分の時
間に一致するように、電圧制御遅延回路１１、位相比較
器（ＰＨＣ）１２及び低域通過フィルタ回路１３からな
る閉ループ回路が構成されている。
【００２６】位相比較器１２には一方入力として第１の
電圧制御遅延回路部１１ａからの遅延信号Ｓ１が供給さ
れ、他方入力として電圧制御遅延回路部１１ｂの最終段
からの遅延信号Ｓ５が供給される。
電圧制御遅延回路部１１ａからの遅延信号Ｓ１が供給さ
れ、他方入力として電圧制御遅延回路部１１ｂの最終段
からの遅延信号Ｓ５が供給される。
【００２７】位相比較器１２は両入力信号Ｓ１、Ｓ５の
立ち上がりまたは立ち下がりエッジにおける位相差を検
出し、この位相差に応じた誤差信号ＶＥＲＲを出力す
る。また、位相比較器１２には、後述するミスロック検
出回路１４から出力されるＰＨＣリセット信号及び強制
アップ信号が入力され、これらの制御信号の状態に応じ
て、内部状態がリセットまたは誤差信号ＶＥＲＲが強制
的に“Ｈ”状態に設定される。位相比較器１２からの誤
差信号ＶＥＲＲは低域通過フィルタ回路１３に入力され
る。
立ち上がりまたは立ち下がりエッジにおける位相差を検
出し、この位相差に応じた誤差信号ＶＥＲＲを出力す
る。また、位相比較器１２には、後述するミスロック検
出回路１４から出力されるＰＨＣリセット信号及び強制
アップ信号が入力され、これらの制御信号の状態に応じ
て、内部状態がリセットまたは誤差信号ＶＥＲＲが強制
的に“Ｈ”状態に設定される。位相比較器１２からの誤
差信号ＶＥＲＲは低域通過フィルタ回路１３に入力され
る。
【００２８】低域通過フィルタ回路１３は誤差信号ＶＥ
ＲＲから直流成分のみを取り出し、この直流電圧を電圧
制御遅延回路１１の各電圧制御遅延回路１１ａ、１１
ｂ、１１ｃに制御電圧ＬＰＦＯとして出力する。
ＲＲから直流成分のみを取り出し、この直流電圧を電圧
制御遅延回路１１の各電圧制御遅延回路１１ａ、１１
ｂ、１１ｃに制御電圧ＬＰＦＯとして出力する。
【００２９】また、電圧制御遅延回路１１内の第２の電
圧制御遅延回路部１１ｂから出力される遅延信号Ｓ１〜
Ｓ５及びＳＸ、第３の電圧制御遅延回路部１１ｃから出
力される遅延信号Ｓ６は、基準信号ＦＲＥＦと共にミス
ロック検出回路１４に入力される。
圧制御遅延回路部１１ｂから出力される遅延信号Ｓ１〜
Ｓ５及びＳＸ、第３の電圧制御遅延回路部１１ｃから出
力される遅延信号Ｓ６は、基準信号ＦＲＥＦと共にミス
ロック検出回路１４に入力される。
【００３０】ミスロック検出回路１４はこれらの遅延信
号に基づいてＤＬＬ回路１０が正常に動作しているかを
検出し、遅延時間が遅すぎる場合には強制アップ信号を
活性化レベル（例えば“Ｈ”）とし、遅延時間が速すぎ
る場合にはＰＨＣリセット信号を活性化レベルにする。
号に基づいてＤＬＬ回路１０が正常に動作しているかを
検出し、遅延時間が遅すぎる場合には強制アップ信号を
活性化レベル（例えば“Ｈ”）とし、遅延時間が速すぎ
る場合にはＰＨＣリセット信号を活性化レベルにする。
【００３１】Ｎ逓倍信号合成回路２０は、電圧制御遅延
回路１１の任意の遅延段から出力される互いに位相が異
なるｎ個の多相クロック信号Ｆ１〜Ｆｎを用いてＮ逓倍
信号を合成する。
回路１１の任意の遅延段から出力される互いに位相が異
なるｎ個の多相クロック信号Ｆ１〜Ｆｎを用いてＮ逓倍
信号を合成する。
【００３２】図１中のミスロック検出回路１４の具体的
な構成を図２のブロック図に示す。ミスロック検出回路
１４は、逓倍信号生成回路３１と、第１及び第２のカウ
ンタ３２、３３と、第１ないし第３の比較回路３４〜３
６と、ＡＮＤゲート回路３７、３８と、エッジ検出型の
ＲＳフリップフロップ回路（以下、単にフリップフロッ
プ回路と称する）３９、４０とから構成されている。
な構成を図２のブロック図に示す。ミスロック検出回路
１４は、逓倍信号生成回路３１と、第１及び第２のカウ
ンタ３２、３３と、第１ないし第３の比較回路３４〜３
６と、ＡＮＤゲート回路３７、３８と、エッジ検出型の
ＲＳフリップフロップ回路（以下、単にフリップフロッ
プ回路と称する）３９、４０とから構成されている。
【００３３】さらに上記逓倍信号生成回路３１は、３個
の立ち上がり検出回路４１〜４３と、加算回路４４と、
１／２分周回路４５とから構成されている。立ち上がり
検出回路４１には遅延信号Ｓ１とＳ２が入力され、この
立ち上がり検出回路４１は一方の遅延信号Ｓ１の立ち上
がりエッジから他方の遅延信号Ｓ２の立ち上がりエッジ
までの時間に相当するパルス幅を持つパルス信号Ｅ１を
出力する。立ち上がり検出回路４２には遅延信号Ｓ３と
Ｓ４が入力され、この立ち上がり検出回路４２は一方の
遅延信号Ｓ３の立ち上がりエッジから他方の遅延信号Ｓ
４の立ち上がりエッジまでの時間に相当するパルス幅を
持つパルス信号Ｅ２を出力する。同様に、立ち上がり検
出回路４３には遅延信号Ｓ５とＳ６が入力され、この立
ち上がり検出回路４２は一方の遅延信号Ｓ５の立ち上が
りエッジから他方の遅延信号Ｓ６の立ち上がりエッジま
での時間に相当するパルス幅を持つパルス信号Ｅ３を出
力する。
の立ち上がり検出回路４１〜４３と、加算回路４４と、
１／２分周回路４５とから構成されている。立ち上がり
検出回路４１には遅延信号Ｓ１とＳ２が入力され、この
立ち上がり検出回路４１は一方の遅延信号Ｓ１の立ち上
がりエッジから他方の遅延信号Ｓ２の立ち上がりエッジ
までの時間に相当するパルス幅を持つパルス信号Ｅ１を
出力する。立ち上がり検出回路４２には遅延信号Ｓ３と
Ｓ４が入力され、この立ち上がり検出回路４２は一方の
遅延信号Ｓ３の立ち上がりエッジから他方の遅延信号Ｓ
４の立ち上がりエッジまでの時間に相当するパルス幅を
持つパルス信号Ｅ２を出力する。同様に、立ち上がり検
出回路４３には遅延信号Ｓ５とＳ６が入力され、この立
ち上がり検出回路４２は一方の遅延信号Ｓ５の立ち上が
りエッジから他方の遅延信号Ｓ６の立ち上がりエッジま
での時間に相当するパルス幅を持つパルス信号Ｅ３を出
力する。
【００３４】上記３個の立ち上がり検出回路４１〜４３
から出力されるパルス信号Ｅ１〜Ｅ３は加算回路４４に
入力され、加算される。この加算回路４４の出力信号Ｄ
２は１／２分周回路４５に入力され、分周される。
から出力されるパルス信号Ｅ１〜Ｅ３は加算回路４４に
入力され、加算される。この加算回路４４の出力信号Ｄ
２は１／２分周回路４５に入力され、分周される。
【００３５】第１のカウンタ３２にはカウント入力とし
て基準信号ＦＲＥＦが入力され、第２のカウンタ３３に
はカウント入力として上記１／２分周回路４５からの分
周出力信号Ｄ０が入力される。第１のカウンタ３２のカ
ウント出力信号Ｃ１は第１の比較回路３４に入力され
る。また、第２のカウンタ３３のカウント出力信号Ｃ２
は第２の比較回路３５及び第３の比較回路３６に入力さ
れる。
て基準信号ＦＲＥＦが入力され、第２のカウンタ３３に
はカウント入力として上記１／２分周回路４５からの分
周出力信号Ｄ０が入力される。第１のカウンタ３２のカ
ウント出力信号Ｃ１は第１の比較回路３４に入力され
る。また、第２のカウンタ３３のカウント出力信号Ｃ２
は第２の比較回路３５及び第３の比較回路３６に入力さ
れる。
【００３６】第１の比較回路３４は、カウント出力信号
Ｃ１の値と第１の固定値Ｎとの一致検出を行い、両値が
一致した際に活性化（例えば“Ｈ”）される信号ＧＡＴ
Ｅを出力する。この信号ＧＡＴＥはリセット信号として
第１、第２のカウンタ３２、３３に入力されると共にＡ
ＮＤゲート回路３７、３８に入力される。第２の比較回
路３５は、カウント出力信号Ｃ２の値と先の第１の固定
値Ｎの０．５倍の値（０．５Ｎ）との大小検出を行い、
Ｃ２≦０．５Ｎの時に活性化される信号ＣＭＰ１を出力
する。この信号ＣＭＰ１はＡＮＤゲート回路３７に入力
される。第３の比較回路３６は、カウント出力信号Ｃ２
の値と先の第１の固定値Ｎの１．５倍の値（１．５Ｎ）
との大小検出を行い、Ｃ２≧１．５Ｎの時に活性化され
る信号ＣＭＰ２を出力する。この信号ＣＭＰ２はＡＮＤ
ゲート回路３８に入力される。
Ｃ１の値と第１の固定値Ｎとの一致検出を行い、両値が
一致した際に活性化（例えば“Ｈ”）される信号ＧＡＴ
Ｅを出力する。この信号ＧＡＴＥはリセット信号として
第１、第２のカウンタ３２、３３に入力されると共にＡ
ＮＤゲート回路３７、３８に入力される。第２の比較回
路３５は、カウント出力信号Ｃ２の値と先の第１の固定
値Ｎの０．５倍の値（０．５Ｎ）との大小検出を行い、
Ｃ２≦０．５Ｎの時に活性化される信号ＣＭＰ１を出力
する。この信号ＣＭＰ１はＡＮＤゲート回路３７に入力
される。第３の比較回路３６は、カウント出力信号Ｃ２
の値と先の第１の固定値Ｎの１．５倍の値（１．５Ｎ）
との大小検出を行い、Ｃ２≧１．５Ｎの時に活性化され
る信号ＣＭＰ２を出力する。この信号ＣＭＰ２はＡＮＤ
ゲート回路３８に入力される。
【００３７】上記ＡＮＤゲート回路３７は上記信号ＧＡ
ＴＥ及び信号ＣＭＰ１に基づいて遅いミスロック判定信
号を生成する。この遅いミスロック判定信号はフリップ
フロップ回路３９のセット入力端に入力される。また、
ＡＮＤゲート回路３８は上記信号ＧＡＴＥ及び信号ＣＭ
Ｐ２に基づいて速いミスロック判定信号を生成する。こ
の速いミスロック判定信号はフリップフロップ回路３９
のリセット入力端に入力されると共にフリップフロップ
回路４０のセット入力端に入力される。また、フリップ
フロップ回路４０のリセット入力端には先の電圧制御遅
延回路部１１ｂから出力される遅延信号ＳＸが入力され
る。フリップフロップ回路３９は、入力される遅いミス
ロック判定信号と速いミスロック判定信号とに応じて強
制アップ信号を生成する。フリップフロップ回路４０
は、入力される速いミスロック判定信号と遅延信号ＳＸ
に応じて先のＰＨＣリセット信号を生成する。
ＴＥ及び信号ＣＭＰ１に基づいて遅いミスロック判定信
号を生成する。この遅いミスロック判定信号はフリップ
フロップ回路３９のセット入力端に入力される。また、
ＡＮＤゲート回路３８は上記信号ＧＡＴＥ及び信号ＣＭ
Ｐ２に基づいて速いミスロック判定信号を生成する。こ
の速いミスロック判定信号はフリップフロップ回路３９
のリセット入力端に入力されると共にフリップフロップ
回路４０のセット入力端に入力される。また、フリップ
フロップ回路４０のリセット入力端には先の電圧制御遅
延回路部１１ｂから出力される遅延信号ＳＸが入力され
る。フリップフロップ回路３９は、入力される遅いミス
ロック判定信号と速いミスロック判定信号とに応じて強
制アップ信号を生成する。フリップフロップ回路４０
は、入力される速いミスロック判定信号と遅延信号ＳＸ
に応じて先のＰＨＣリセット信号を生成する。
【００３８】次に上記のような構成でなる回路の動作を
説明する。まず、図２のミスロック検出回路１４内の逓
倍信号生成回路３１において、遅延信号Ｓ１〜Ｓ６が入
力されてから信号Ｄ０が出力されるまでの動作につい
て、図３、図４及び図５を参照して説明する。
説明する。まず、図２のミスロック検出回路１４内の逓
倍信号生成回路３１において、遅延信号Ｓ１〜Ｓ６が入
力されてから信号Ｄ０が出力されるまでの動作につい
て、図３、図４及び図５を参照して説明する。
【００３９】まず、ＤＬＬ回路１０が正常にロックして
いる状態の場合を図３の波形図で説明する。遅延信号Ｓ
１の立ち上がりエッジから遅延信号Ｓ５の立ち上がりエ
ッジまでの時間は基準信号ＦＲＥＦの１周期の時間Ｔと
同じなので、遅延信号Ｓ５の立ち上がりエッジから遅延
信号Ｓ６の立ち上がりエッジまでの時間に相当するパル
ス幅を持ち、立ち上がり検出回路４３から出力されるパ
ルス信号Ｅ３は、立ち上がり検出回路４１から出力さ
れ、遅延信号Ｓ１の立ち上がりエッジから遅延信号Ｓ２
の立ち上がりエッジまでの時間に相当するパルス幅を持
つパルス信号Ｅ１と同じ位相となる。このため、パルス
信号Ｅ１〜Ｅ３を加算回路４４で加算することによって
得られる信号Ｄ２において、遅延信号Ｓ１の１周期期間
に含まれるパルスの数は２個となり、この信号Ｄ２を１
／２分周回路４５で分周することによって得られる分周
出力信号Ｄ０の、遅延信号Ｓ１の１周期期間に含まれる
パルスの数は１個となる。
いる状態の場合を図３の波形図で説明する。遅延信号Ｓ
１の立ち上がりエッジから遅延信号Ｓ５の立ち上がりエ
ッジまでの時間は基準信号ＦＲＥＦの１周期の時間Ｔと
同じなので、遅延信号Ｓ５の立ち上がりエッジから遅延
信号Ｓ６の立ち上がりエッジまでの時間に相当するパル
ス幅を持ち、立ち上がり検出回路４３から出力されるパ
ルス信号Ｅ３は、立ち上がり検出回路４１から出力さ
れ、遅延信号Ｓ１の立ち上がりエッジから遅延信号Ｓ２
の立ち上がりエッジまでの時間に相当するパルス幅を持
つパルス信号Ｅ１と同じ位相となる。このため、パルス
信号Ｅ１〜Ｅ３を加算回路４４で加算することによって
得られる信号Ｄ２において、遅延信号Ｓ１の１周期期間
に含まれるパルスの数は２個となり、この信号Ｄ２を１
／２分周回路４５で分周することによって得られる分周
出力信号Ｄ０の、遅延信号Ｓ１の１周期期間に含まれる
パルスの数は１個となる。
【００４０】すなわち、ＤＬＬ回路１０が正常にロック
している状態のとき、分周出力信号Ｄ０に含まれるパル
スの単位時間当たりの個数は基準信号ＦＲＥＦと同じ個
数になる。
している状態のとき、分周出力信号Ｄ０に含まれるパル
スの単位時間当たりの個数は基準信号ＦＲＥＦと同じ個
数になる。
【００４１】次に、ＤＬＬ回路１０内の電圧制御遅延回
路１１の遅延時間が速い状態でロックしている場合を図
４の波形図で説明する。この場合、図示のように、次の
サイクルの遅延信号Ｓ１が立ち上がる前に遅延信号Ｓ６
の立ち上がりエッジが到来するので、立ち上がり検出回
路４３から出力されるパルス信号Ｅ３は、立ち上がり検
出回路４１から出力されるパルス信号Ｅ１と異なる位相
となる。このため、パルス信号Ｅ１〜Ｅ３を加算回路４
４で加算することによって得られる信号Ｄ２において、
遅延信号Ｓ１の１周期期間に含まれるパルスの数は３個
となり、この信号Ｄ２を１／２分周回路４５で分周する
ことによって得られる分周出力信号Ｄ０の、遅延信号Ｓ
１の１周期期間に含まれるパルスの数は１．５個とな
る。
路１１の遅延時間が速い状態でロックしている場合を図
４の波形図で説明する。この場合、図示のように、次の
サイクルの遅延信号Ｓ１が立ち上がる前に遅延信号Ｓ６
の立ち上がりエッジが到来するので、立ち上がり検出回
路４３から出力されるパルス信号Ｅ３は、立ち上がり検
出回路４１から出力されるパルス信号Ｅ１と異なる位相
となる。このため、パルス信号Ｅ１〜Ｅ３を加算回路４
４で加算することによって得られる信号Ｄ２において、
遅延信号Ｓ１の１周期期間に含まれるパルスの数は３個
となり、この信号Ｄ２を１／２分周回路４５で分周する
ことによって得られる分周出力信号Ｄ０の、遅延信号Ｓ
１の１周期期間に含まれるパルスの数は１．５個とな
る。
【００４２】すなわち、ＤＬＬ回路１０内の電圧制御遅
延回路１１の遅延時間が速い状態でロックしていると
き、分周出力信号Ｄ０に含まれるパルスの単位時間当た
りの個数は基準信号ＦＲＥＦよりも１．５倍以上多くな
る。
延回路１１の遅延時間が速い状態でロックしていると
き、分周出力信号Ｄ０に含まれるパルスの単位時間当た
りの個数は基準信号ＦＲＥＦよりも１．５倍以上多くな
る。
【００４３】一方、ＤＬＬ回路１０内の電圧制御遅延回
路１１の遅延時間が遅い状態でロックしている場合を図
５の波形図で説明する。この例では、立ち上がり検出回
路４１、４２、４３から出力されるパルス信号Ｅ１〜Ｅ
３は全て同位相となる。このようなパルス信号Ｅ１〜Ｅ
３を加算回路４４で加算することによって得られる信号
Ｄ２において、遅延信号Ｓ１の１周期期間に含まれるパ
ルスの数は例えば１個となり、この信号Ｄ２を１／２分
周回路４５で分周することによって得られる分周出力信
号Ｄ０の、遅延信号Ｓ１の１周期期間に含まれるパルス
の数は０．５個となる。すなわち、ＤＬＬ回路１０内の
電圧制御遅延回路１１の遅延時間が遅い状態でロックし
ているとき、分周出力信号Ｄ０に含まれるパルスの単位
時間当たりの個数は基準信号ＦＲＥＦよりも半分以下に
少なくなる。
路１１の遅延時間が遅い状態でロックしている場合を図
５の波形図で説明する。この例では、立ち上がり検出回
路４１、４２、４３から出力されるパルス信号Ｅ１〜Ｅ
３は全て同位相となる。このようなパルス信号Ｅ１〜Ｅ
３を加算回路４４で加算することによって得られる信号
Ｄ２において、遅延信号Ｓ１の１周期期間に含まれるパ
ルスの数は例えば１個となり、この信号Ｄ２を１／２分
周回路４５で分周することによって得られる分周出力信
号Ｄ０の、遅延信号Ｓ１の１周期期間に含まれるパルス
の数は０．５個となる。すなわち、ＤＬＬ回路１０内の
電圧制御遅延回路１１の遅延時間が遅い状態でロックし
ているとき、分周出力信号Ｄ０に含まれるパルスの単位
時間当たりの個数は基準信号ＦＲＥＦよりも半分以下に
少なくなる。
【００４４】この実施の形態におけるミスロック検出回
路１４では、基準信号ＦＲＥＦの１周期当たりの分周出
力信号Ｄ０のパルス数の端数を拡大させるために、第１
及び第２のカウンタ３２、３３を使用している。
路１４では、基準信号ＦＲＥＦの１周期当たりの分周出
力信号Ｄ０のパルス数の端数を拡大させるために、第１
及び第２のカウンタ３２、３３を使用している。
【００４５】次に、図２中のミスロック検出回路１４に
おける上記逓倍信号生成回路３１以外の回路の動作につ
いて、図６を参照して説明する。図６（ａ）はＤＬＬ回
路１０が正常にロックしている場合の波形図であり、分
周出力信号Ｄ０が入力される第２のカウンタ３３、基準
信号ＦＲＥＦが入力される第１のカウンタ３２はそれぞ
れの入力信号をカウントしており、第１のカウンタ３２
のカウント出力信号Ｃ１の値がＮになったときに、第１
の比較回路３４の出力信号ＧＡＴＥが“Ｈ”になる。こ
のとき、ＤＬＬ回路１０は正常にロックしており、第２
のカウンタ３３のカウント出力信号Ｃ２の値もＮになる
ので、第２の比較回路３５の出力信号ＣＭＰ１及び第３
の比較回路３６の出力信号ＣＭＰ１は共に“Ｌ”とな
る。従って、ＡＮＤゲート回路３７の出力信号である遅
いミスロック判定信号は“Ｌ”、ＡＮＤゲート回路３８
の出力信号である速いミスロック判定信号も“Ｌ”とな
り、フリップフロップ回路３９、４０はセットされな
い。すなわち、ＤＬＬ回路１０が正常にロックしている
場合には、フリップフロップ回路３９の出力信号である
強制アップ信号及びフリップフロップ回路４０の出力信
号であるＰＨＣリセット信号は共に“Ｌ”になり、図１
中の位相比較器１２の内部状態がリセットされることも
誤差信号ＶＥＲＲが強制的に“Ｈ”状態に設定されるこ
ともなく、以前の状態がそのまま維持される。
おける上記逓倍信号生成回路３１以外の回路の動作につ
いて、図６を参照して説明する。図６（ａ）はＤＬＬ回
路１０が正常にロックしている場合の波形図であり、分
周出力信号Ｄ０が入力される第２のカウンタ３３、基準
信号ＦＲＥＦが入力される第１のカウンタ３２はそれぞ
れの入力信号をカウントしており、第１のカウンタ３２
のカウント出力信号Ｃ１の値がＮになったときに、第１
の比較回路３４の出力信号ＧＡＴＥが“Ｈ”になる。こ
のとき、ＤＬＬ回路１０は正常にロックしており、第２
のカウンタ３３のカウント出力信号Ｃ２の値もＮになる
ので、第２の比較回路３５の出力信号ＣＭＰ１及び第３
の比較回路３６の出力信号ＣＭＰ１は共に“Ｌ”とな
る。従って、ＡＮＤゲート回路３７の出力信号である遅
いミスロック判定信号は“Ｌ”、ＡＮＤゲート回路３８
の出力信号である速いミスロック判定信号も“Ｌ”とな
り、フリップフロップ回路３９、４０はセットされな
い。すなわち、ＤＬＬ回路１０が正常にロックしている
場合には、フリップフロップ回路３９の出力信号である
強制アップ信号及びフリップフロップ回路４０の出力信
号であるＰＨＣリセット信号は共に“Ｌ”になり、図１
中の位相比較器１２の内部状態がリセットされることも
誤差信号ＶＥＲＲが強制的に“Ｈ”状態に設定されるこ
ともなく、以前の状態がそのまま維持される。
【００４６】なお、第１のカウンタ３２のカウント出力
信号Ｃ１の値がＮになったとき、第２のカウンタ３３の
カウント出力信号Ｃ２の値が０．５Ｎよりも大きく１．
５Ｎより小さい場合は、ＤＬＬ回路１０が引き込み過程
にあるが、この場合にも第２のカウンタ３３のカウント
出力信号Ｃ２の値が０．５Ｎより大きく、また１．５Ｎ
より小さいために、上記の場合と同様に強制アップ信号
及びＰＨＣリセット信号は共に“Ｌ”になる。
信号Ｃ１の値がＮになったとき、第２のカウンタ３３の
カウント出力信号Ｃ２の値が０．５Ｎよりも大きく１．
５Ｎより小さい場合は、ＤＬＬ回路１０が引き込み過程
にあるが、この場合にも第２のカウンタ３３のカウント
出力信号Ｃ２の値が０．５Ｎより大きく、また１．５Ｎ
より小さいために、上記の場合と同様に強制アップ信号
及びＰＨＣリセット信号は共に“Ｌ”になる。
【００４７】図６（ｂ）はＤＬＬ回路１０内の電圧制御
遅延回路１１の遅延時間が遅い状態でロックしたミスロ
ック状態の場合の波形図である。この場合、第１のカウ
ンタ３２のカウント出力Ｃ１の値がＮになったとき、第
２のカウンタ３３のカウント出力Ｃ２の値は０．５Ｎ以
下であるので、第２の比較回路３５の出力信号ＣＭＰ１
が“Ｈ”となる。これによりＡＮＤゲート回路３７の出
力信号である遅いミスロック判定信号が“Ｈ”となり、
この後、フリップフロップ回路３９がセットされて強制
アップ信号が“Ｈ”となる。強制アップ信号が“Ｈ”に
なると、図１中の位相比較器１２から出力される誤差信
号ＶＥＲＲが強制的に“Ｈ”状態に設定される。これに
より、電圧制御遅延回路１１内の各遅延段における遅延
時間が速くされる。この状態は、速いミスロック状態と
なってＡＮＤゲート回路３８から速いミスロック判定信
号が出力されるまで続く。そして、ＡＮＤゲート回路３
８から速いミスロック判定信号が出力されると、フリッ
プフロップ回路３９がリセットされ、強制アップ信号が
“Ｌ”にされる。
遅延回路１１の遅延時間が遅い状態でロックしたミスロ
ック状態の場合の波形図である。この場合、第１のカウ
ンタ３２のカウント出力Ｃ１の値がＮになったとき、第
２のカウンタ３３のカウント出力Ｃ２の値は０．５Ｎ以
下であるので、第２の比較回路３５の出力信号ＣＭＰ１
が“Ｈ”となる。これによりＡＮＤゲート回路３７の出
力信号である遅いミスロック判定信号が“Ｈ”となり、
この後、フリップフロップ回路３９がセットされて強制
アップ信号が“Ｈ”となる。強制アップ信号が“Ｈ”に
なると、図１中の位相比較器１２から出力される誤差信
号ＶＥＲＲが強制的に“Ｈ”状態に設定される。これに
より、電圧制御遅延回路１１内の各遅延段における遅延
時間が速くされる。この状態は、速いミスロック状態と
なってＡＮＤゲート回路３８から速いミスロック判定信
号が出力されるまで続く。そして、ＡＮＤゲート回路３
８から速いミスロック判定信号が出力されると、フリッ
プフロップ回路３９がリセットされ、強制アップ信号が
“Ｌ”にされる。
【００４８】図６（ｃ）はＤＬＬ回路１０内の電圧制御
遅延回路１１の遅延時間が速い状態でロックしたミスロ
ック状態の場合の波形図である。この場合、第１のカウ
ンタ３２のカウント出力Ｃ１の値がＮになったとき、第
２のカウンタ３３のカウント出力Ｃ２の値が１．５Ｎ以
上であるので、第３の比較回路３６の出力信号ＣＭＰ２
が“Ｈ”となる。これによりＡＮＤゲート回路３８の出
力信号である速いミスロック判定信号が“Ｈ”となり、
この後、フリップフロップ回路４０がセットされてＰＨ
Ｃリセット信号が“Ｈ”となる。ＰＨＣリセット信号が
“Ｈ”になると、図１中の位相比較器１２の内部状態が
リセットされる。その後、遅延信号Ｓ１から十分に遅れ
た遅延信号ＳＸのタイミングでフリップフロップ回路４
０がリセットされ、ＰＨＣリセット信号が“Ｌ”にな
る。
遅延回路１１の遅延時間が速い状態でロックしたミスロ
ック状態の場合の波形図である。この場合、第１のカウ
ンタ３２のカウント出力Ｃ１の値がＮになったとき、第
２のカウンタ３３のカウント出力Ｃ２の値が１．５Ｎ以
上であるので、第３の比較回路３６の出力信号ＣＭＰ２
が“Ｈ”となる。これによりＡＮＤゲート回路３８の出
力信号である速いミスロック判定信号が“Ｈ”となり、
この後、フリップフロップ回路４０がセットされてＰＨ
Ｃリセット信号が“Ｈ”となる。ＰＨＣリセット信号が
“Ｈ”になると、図１中の位相比較器１２の内部状態が
リセットされる。その後、遅延信号Ｓ１から十分に遅れ
た遅延信号ＳＸのタイミングでフリップフロップ回路４
０がリセットされ、ＰＨＣリセット信号が“Ｌ”にな
る。
【００４９】なお、速いミスロック状態の検出にエッジ
検出型のＲＳフリップフロップ回路を使用している理由
は、遅延信号ＳＸが電圧制御遅延回路１１の中間遅延段
からの出力信号であり、ミスロック状態後の信号ＳＸの
状態が確定できないためである。
検出型のＲＳフリップフロップ回路を使用している理由
は、遅延信号ＳＸが電圧制御遅延回路１１の中間遅延段
からの出力信号であり、ミスロック状態後の信号ＳＸの
状態が確定できないためである。
【００５０】一方、第１及び第２のカウンタ３２、３３
は、第１の比較回路３４の出力信号ＧＡＴＥの立ち上が
りエッジでそれぞれリセットされ、再びパルスのカウン
トが開始されてミスロック状態になっているかどうかの
判定が行われる。
は、第１の比較回路３４の出力信号ＧＡＴＥの立ち上が
りエッジでそれぞれリセットされ、再びパルスのカウン
トが開始されてミスロック状態になっているかどうかの
判定が行われる。
【００５１】このように上記実施の形態によれば、電圧
制御遅延回路から出力される遅延信号を用いて複数のパ
ルス信号を生成し、これらのパルス信号を加算して加算
信号を生成し、この生成した加算信号と基準信号の単位
時間当たりのパルス数を比較することによって、ミスロ
ック状態の検出を行うようにしているので、基準信号の
デューティの制約をなくすことができ、これにより応用
上の制約をなくすことができる。
制御遅延回路から出力される遅延信号を用いて複数のパ
ルス信号を生成し、これらのパルス信号を加算して加算
信号を生成し、この生成した加算信号と基準信号の単位
時間当たりのパルス数を比較することによって、ミスロ
ック状態の検出を行うようにしているので、基準信号の
デューティの制約をなくすことができ、これにより応用
上の制約をなくすことができる。
【００５２】さらに、ミスロック状態の検出を行う際
に、使用する遅延信号の位置及び数は特定されないの
で、ミスロック状態を確実に検出してミスロックから抜
け出して正常な動作に移行することができる。
に、使用する遅延信号の位置及び数は特定されないの
で、ミスロック状態を確実に検出してミスロックから抜
け出して正常な動作に移行することができる。
【００５３】次にこの発明の第２の実施の形態について
説明する。図７は、この発明に係るＮ逓倍回路で使用さ
れる図２とは異なる他の構成のミスロック検出回路１４
のブロック図を示している。このミスロック検出回路１
４が図２のものと異なる点は、新たにＮＯＲゲート回路
４６と、それぞれＤ型フリップフロップ回路で構成され
た４個のラッチ回路４７〜５０とが追加されていること
である。
説明する。図７は、この発明に係るＮ逓倍回路で使用さ
れる図２とは異なる他の構成のミスロック検出回路１４
のブロック図を示している。このミスロック検出回路１
４が図２のものと異なる点は、新たにＮＯＲゲート回路
４６と、それぞれＤ型フリップフロップ回路で構成され
た４個のラッチ回路４７〜５０とが追加されていること
である。
【００５４】上記ＮＯＲゲート回路４６は、逓倍信号生
成回路３１からの分周出力信号Ｄ０の供給経路の途中に
挿入されており、信号Ｄ０はこのＮＯＲゲート回路４６
を介して第２のカウンタ３３に供給される。なお、上記
ＮＯＲゲート回路４６には、後述するラッチ回路４７の
出力信号が供給される。
成回路３１からの分周出力信号Ｄ０の供給経路の途中に
挿入されており、信号Ｄ０はこのＮＯＲゲート回路４６
を介して第２のカウンタ３３に供給される。なお、上記
ＮＯＲゲート回路４６には、後述するラッチ回路４７の
出力信号が供給される。
【００５５】ラッチ回路４７には第１の比較回路３４の
出力信号が供給される。このラッチ回路４７には同期信
号として基準信号ＦＲＥＦが供給されており、基準信号
ＦＲＥＦが立ち上がるタイミングで第１の比較回路３４
の出力信号がラッチ回路４７にラッチされ、このラッチ
回路４７から先の信号ＧＡＴＥが出力される。この信号
ＧＡＴＥはＡＮＤゲート回路３７、３８に供給されると
共にＮＯＲゲート回路４６に供給される。
出力信号が供給される。このラッチ回路４７には同期信
号として基準信号ＦＲＥＦが供給されており、基準信号
ＦＲＥＦが立ち上がるタイミングで第１の比較回路３４
の出力信号がラッチ回路４７にラッチされ、このラッチ
回路４７から先の信号ＧＡＴＥが出力される。この信号
ＧＡＴＥはＡＮＤゲート回路３７、３８に供給されると
共にＮＯＲゲート回路４６に供給される。
【００５６】ラッチ回路４８には上記信号ＧＡＴＥが供
給される。このラッチ回路４８には同期信号として基準
信号ＦＲＥＦが供給されており、基準信号ＦＲＥＦが立
ち上がるタイミングで上記信号ＧＡＴＥがラッチ回路４
８にラッチされ、このラッチ回路４８の出力信号が、第
１、第２のカウンタ３２、３３に対しリセット信号ＣＲ
ＥＳＥＴとして供給される。
給される。このラッチ回路４８には同期信号として基準
信号ＦＲＥＦが供給されており、基準信号ＦＲＥＦが立
ち上がるタイミングで上記信号ＧＡＴＥがラッチ回路４
８にラッチされ、このラッチ回路４８の出力信号が、第
１、第２のカウンタ３２、３３に対しリセット信号ＣＲ
ＥＳＥＴとして供給される。
【００５７】ラッチ回路４９には第２の比較回路３５の
出力信号が供給される。このラッチ回路４９には同期信
号として基準信号ＦＲＥＦが供給されており、基準信号
ＦＲＥＦが立ち上がるタイミングで第２の比較回路３５
の出力信号がラッチ回路４９にラッチされ、このラッチ
回路４９から先の信号ＣＭＰ１が出力される。
出力信号が供給される。このラッチ回路４９には同期信
号として基準信号ＦＲＥＦが供給されており、基準信号
ＦＲＥＦが立ち上がるタイミングで第２の比較回路３５
の出力信号がラッチ回路４９にラッチされ、このラッチ
回路４９から先の信号ＣＭＰ１が出力される。
【００５８】ラッチ回路５０には第３の比較回路３６の
出力信号が供給される。このラッチ回路５０には同期信
号として基準信号ＦＲＥＦが供給されており、基準信号
ＦＲＥＦが立ち上がるタイミングで第３の比較回路３６
の出力信号がラッチ回路５０にラッチされ、このラッチ
回路５０から先の信号ＣＭＰ２が出力される。
出力信号が供給される。このラッチ回路５０には同期信
号として基準信号ＦＲＥＦが供給されており、基準信号
ＦＲＥＦが立ち上がるタイミングで第３の比較回路３６
の出力信号がラッチ回路５０にラッチされ、このラッチ
回路５０から先の信号ＣＭＰ２が出力される。
【００５９】このような構成の回路では、第１ないし第
３の比較回路３４、３５、３６の出力が、基準信号ＦＲ
ＥＦに同期してラッチ回路４７、４９、５０でラッチさ
れる。第１のカウンタ３２の出力信号Ｃ１の値がＮにな
ったとき、ラッチ回路４７の出力信号ＧＡＴＥが“Ｈ”
となり、これによりＮＯＲゲート回路４６の出力信号が
強制的に“Ｌ”に固定され、これ以降は第２のカウンタ
３３のカウント動作が停止される。
３の比較回路３４、３５、３６の出力が、基準信号ＦＲ
ＥＦに同期してラッチ回路４７、４９、５０でラッチさ
れる。第１のカウンタ３２の出力信号Ｃ１の値がＮにな
ったとき、ラッチ回路４７の出力信号ＧＡＴＥが“Ｈ”
となり、これによりＮＯＲゲート回路４６の出力信号が
強制的に“Ｌ”に固定され、これ以降は第２のカウンタ
３３のカウント動作が停止される。
【００６０】これにより、第１のカウンタ３２の出力信
号Ｃ１の値がＮになったときに、第２のカウンタ３３で
カウントされた値が第２、第３の比較回路３５、３６で
比較され、さらにラッチ回路４９、５０のラッチ信号の
状態によって、ＡＮＤゲート回路３７、３８で正常動
作、遅いミスロック状態、速いミスロック状態が判定さ
れる。
号Ｃ１の値がＮになったときに、第２のカウンタ３３で
カウントされた値が第２、第３の比較回路３５、３６で
比較され、さらにラッチ回路４９、５０のラッチ信号の
状態によって、ＡＮＤゲート回路３７、３８で正常動
作、遅いミスロック状態、速いミスロック状態が判定さ
れる。
【００６１】次に、図７のような構成のミスロック検出
回路の動作を図８の波形図を参照して説明する。図８
（ａ）はＤＬＬ回路１０が正常にロックしている場合の
波形図である。いま、第１のカウンタ３２のカウント出
力信号Ｃ１の値がＮになったときに、第１の比較回路３
４の出力信号が基準信号ＦＲＥＦの立ち上がりに同期し
てラッチ回路４７でラッチされ、ラッチ回路４７の出力
信号ＧＡＴＥが“Ｈ”になる。これによりＮＯＲゲート
回路４６の出力信号が“Ｈ”となり、第２のカウンタ３
３には逓倍信号生成回路３１からの分周出力信号Ｄ０が
伝わらなくなる。そして、それ以前に入力された分周出
力信号Ｄ０をカウントしている第２のカウンタ３３のカ
ウント出力信号Ｃ２の値もＮになるので、この時の第２
の比較回路３５の出力信号及び第３の比較回路３６の出
力信号が共に“Ｌ”となる。そして、先のラッチ回路４
７で第１の比較回路３４の出力信号がラッチされるタイ
ミングで第２の比較回路３５の出力信号及び第３の比較
回路３６の出力信号がラッチ回路４９、５０でラッチさ
れ、それぞれの出力信号である信号ＣＭＰ１、ＣＭＰ２
はそれぞれ“Ｌ”となる。
回路の動作を図８の波形図を参照して説明する。図８
（ａ）はＤＬＬ回路１０が正常にロックしている場合の
波形図である。いま、第１のカウンタ３２のカウント出
力信号Ｃ１の値がＮになったときに、第１の比較回路３
４の出力信号が基準信号ＦＲＥＦの立ち上がりに同期し
てラッチ回路４７でラッチされ、ラッチ回路４７の出力
信号ＧＡＴＥが“Ｈ”になる。これによりＮＯＲゲート
回路４６の出力信号が“Ｈ”となり、第２のカウンタ３
３には逓倍信号生成回路３１からの分周出力信号Ｄ０が
伝わらなくなる。そして、それ以前に入力された分周出
力信号Ｄ０をカウントしている第２のカウンタ３３のカ
ウント出力信号Ｃ２の値もＮになるので、この時の第２
の比較回路３５の出力信号及び第３の比較回路３６の出
力信号が共に“Ｌ”となる。そして、先のラッチ回路４
７で第１の比較回路３４の出力信号がラッチされるタイ
ミングで第２の比較回路３５の出力信号及び第３の比較
回路３６の出力信号がラッチ回路４９、５０でラッチさ
れ、それぞれの出力信号である信号ＣＭＰ１、ＣＭＰ２
はそれぞれ“Ｌ”となる。
【００６２】従って、ＡＮＤゲート回路３７の出力信号
である遅いミスロック判定信号は“Ｌ”、ＡＮＤゲート
回路３８の出力信号である速いミスロック判定信号も
“Ｌ”となり、フリップフロップ回路３９、４０はセッ
トされない。
である遅いミスロック判定信号は“Ｌ”、ＡＮＤゲート
回路３８の出力信号である速いミスロック判定信号も
“Ｌ”となり、フリップフロップ回路３９、４０はセッ
トされない。
【００６３】すなわち、ＤＬＬ回路１０が正常にロック
している場合に、強制アップ信号及びＰＨＣリセット信
号は共に“Ｌ”になり、図１中の位相比較器１２の内部
状態がリセットされることも誤差信号ＶＥＲＲが強制的
に“Ｈ”状態に設定されることもなく、以前の状態がそ
のまま維持される。
している場合に、強制アップ信号及びＰＨＣリセット信
号は共に“Ｌ”になり、図１中の位相比較器１２の内部
状態がリセットされることも誤差信号ＶＥＲＲが強制的
に“Ｈ”状態に設定されることもなく、以前の状態がそ
のまま維持される。
【００６４】なお、第１のカウンタ３２のカウント出力
信号Ｃ１の値がＮになったとき、第２のカウンタ３３の
カウント出力信号Ｃ２の値が０．５Ｎよりも大きく１．
５Ｎより小さい場合は、ＤＬＬ回路１０が引き込み過程
にあるが、この場合にも第２のカウンタ３３のカウント
出力信号Ｃ２の値が０．５Ｎより大きく、また１．５Ｎ
より小さいために、上記の場合と同様に強制アップ信号
及びＰＨＣリセット信号は共に“Ｌ”になる。
信号Ｃ１の値がＮになったとき、第２のカウンタ３３の
カウント出力信号Ｃ２の値が０．５Ｎよりも大きく１．
５Ｎより小さい場合は、ＤＬＬ回路１０が引き込み過程
にあるが、この場合にも第２のカウンタ３３のカウント
出力信号Ｃ２の値が０．５Ｎより大きく、また１．５Ｎ
より小さいために、上記の場合と同様に強制アップ信号
及びＰＨＣリセット信号は共に“Ｌ”になる。
【００６５】図８（ｂ）はＤＬＬ回路１０内の電圧制御
遅延回路１１の遅延時間が遅い状態でロックしたミスロ
ック状態の場合の波形図である。この場合、第１のカウ
ンタ３２のカウント出力Ｃ１の値がＮになったとき、第
２のカウンタ３３のカウント出力Ｃ２の値は０．５Ｎ以
下であるので、第２の比較回路３５の出力信号が“Ｈ”
となる。そして、ラッチ回路４７で第１の比較回路３４
の出力信号がラッチされるタイミングで第２の比較回路
３５の出力信号及び第３の比較回路３６の出力信号がラ
ッチ回路４９、５０でラッチされ、ラッチ回路４９の出
力信号ＣＭＰ１が“Ｈ”、ラッチ回路５０の出力信号Ｃ
ＭＰ２が“Ｌ”となる。これによりＡＮＤゲート回路３
７の出力信号である遅いミスロック判定信号が“Ｈ”と
なり、この後、フリップフロップ回路３９がセットされ
て強制アップ信号が“Ｈ”となる。
遅延回路１１の遅延時間が遅い状態でロックしたミスロ
ック状態の場合の波形図である。この場合、第１のカウ
ンタ３２のカウント出力Ｃ１の値がＮになったとき、第
２のカウンタ３３のカウント出力Ｃ２の値は０．５Ｎ以
下であるので、第２の比較回路３５の出力信号が“Ｈ”
となる。そして、ラッチ回路４７で第１の比較回路３４
の出力信号がラッチされるタイミングで第２の比較回路
３５の出力信号及び第３の比較回路３６の出力信号がラ
ッチ回路４９、５０でラッチされ、ラッチ回路４９の出
力信号ＣＭＰ１が“Ｈ”、ラッチ回路５０の出力信号Ｃ
ＭＰ２が“Ｌ”となる。これによりＡＮＤゲート回路３
７の出力信号である遅いミスロック判定信号が“Ｈ”と
なり、この後、フリップフロップ回路３９がセットされ
て強制アップ信号が“Ｈ”となる。
【００６６】強制アップ信号が“Ｈ”になると、図１中
の位相比較器１２から出力される誤差信号ＶＥＲＲが強
制的に“Ｈ”状態に設定される。これにより、電圧制御
遅延回路１１内の各遅延段における遅延時間が速くな
り、この状態は速いミスロック状態となり、ＡＮＤゲー
ト回路３８から速いミスロック検出信号が出力されるま
で続く。そして、ＡＮＤゲート回路３８から速いミスロ
ック検出信号が出力されると、フリップフロップ回路３
９がリセットされ、強制アップ信号は“Ｌ”になる。
の位相比較器１２から出力される誤差信号ＶＥＲＲが強
制的に“Ｈ”状態に設定される。これにより、電圧制御
遅延回路１１内の各遅延段における遅延時間が速くな
り、この状態は速いミスロック状態となり、ＡＮＤゲー
ト回路３８から速いミスロック検出信号が出力されるま
で続く。そして、ＡＮＤゲート回路３８から速いミスロ
ック検出信号が出力されると、フリップフロップ回路３
９がリセットされ、強制アップ信号は“Ｌ”になる。
【００６７】図８（ｃ）はＤＬＬ回路１０内の電圧制御
遅延回路１１の遅延時間が速い状態でロックしたミスロ
ック状態の場合の波形図である。この場合、第１のカウ
ンタ３２のカウント出力Ｃ１の値がＮになったとき、第
２のカウンタ３３のカウント出力Ｃ２の値が１．５Ｎ以
上になるので、第３の比較回路３６の出力信号が“Ｈ”
となる。そして、ラッチ回路４７で第１の比較回路３４
の出力信号がラッチされるタイミングで第２の比較回路
３５の出力信号及び第３の比較回路３６の出力信号がラ
ッチ回路４９、５０でラッチされ、ラッチ回路４９の出
力信号ＣＭＰ１が“Ｌ”、ラッチ回路５０の出力信号Ｃ
ＭＰ２が“Ｈ”となる。これによりＡＮＤゲート回路３
８の出力信号である速いミスロック判定信号が“Ｈ”と
なり、この後、フリップフロップ回路４０がセットされ
てＰＨＣリセット信号が“Ｈ”となる。
遅延回路１１の遅延時間が速い状態でロックしたミスロ
ック状態の場合の波形図である。この場合、第１のカウ
ンタ３２のカウント出力Ｃ１の値がＮになったとき、第
２のカウンタ３３のカウント出力Ｃ２の値が１．５Ｎ以
上になるので、第３の比較回路３６の出力信号が“Ｈ”
となる。そして、ラッチ回路４７で第１の比較回路３４
の出力信号がラッチされるタイミングで第２の比較回路
３５の出力信号及び第３の比較回路３６の出力信号がラ
ッチ回路４９、５０でラッチされ、ラッチ回路４９の出
力信号ＣＭＰ１が“Ｌ”、ラッチ回路５０の出力信号Ｃ
ＭＰ２が“Ｈ”となる。これによりＡＮＤゲート回路３
８の出力信号である速いミスロック判定信号が“Ｈ”と
なり、この後、フリップフロップ回路４０がセットされ
てＰＨＣリセット信号が“Ｈ”となる。
【００６８】ＰＨＣリセット信号が“Ｈ”になると、図
１中の位相比較器１２の内部状態がリセットされる。そ
の後、遅延信号Ｓ１から十分遅れた遅延信号ＳＸのタイ
ミンクでフリップフロップ回路４０がリセットされ、Ｐ
ＨＣリセット信号が“Ｌ”になる。
１中の位相比較器１２の内部状態がリセットされる。そ
の後、遅延信号Ｓ１から十分遅れた遅延信号ＳＸのタイ
ミンクでフリップフロップ回路４０がリセットされ、Ｐ
ＨＣリセット信号が“Ｌ”になる。
【００６９】このように第２の実施の形態によるＮ逓倍
回路でも、第１の実施の形態と同様に、基準信号のデュ
ーティの制約をなくすことができ、これにより応用上の
制約をなくすことができ、かつミスロック状態を確実に
検出してミスロックから抜け出して正常な動作に移行す
ることができるという効果が得られる他に、さらに以下
のような効果が得られる。
回路でも、第１の実施の形態と同様に、基準信号のデュ
ーティの制約をなくすことができ、これにより応用上の
制約をなくすことができ、かつミスロック状態を確実に
検出してミスロックから抜け出して正常な動作に移行す
ることができるという効果が得られる他に、さらに以下
のような効果が得られる。
【００７０】すなわち、第１のカウンタ３２のカウント
出力Ｃ１の値がＮになったとき、第１の比較回路３４の
出力状態をラッチ回路４７でラッチし、このラッチ出力
で第２のカウンタ３３におけるカウント動作を停止さ
せ、カウント停止時の第２、第３の比較回路３５、３６
の出力状態をラッチ回路４９、５０でラッチしている。
このため、第１、第２のカウンタ３２、３３として高速
な同期式カウンタばかりではなく、比較的低速の非同期
式カウンタも使用しても回路の安定性が損なわれる恐れ
はない。また、非同期式カウンタを使用すれば、回路規
模を削減することができる。
出力Ｃ１の値がＮになったとき、第１の比較回路３４の
出力状態をラッチ回路４７でラッチし、このラッチ出力
で第２のカウンタ３３におけるカウント動作を停止さ
せ、カウント停止時の第２、第３の比較回路３５、３６
の出力状態をラッチ回路４９、５０でラッチしている。
このため、第１、第２のカウンタ３２、３３として高速
な同期式カウンタばかりではなく、比較的低速の非同期
式カウンタも使用しても回路の安定性が損なわれる恐れ
はない。また、非同期式カウンタを使用すれば、回路規
模を削減することができる。
【００７１】ところで、図２及び図７に示した逓倍信号
生成回路３１では、立ち上がり検出回路４１〜４３及び
加算回路４４で疑似的に基準信号ＦＲＥＦの２逓倍信号
を生成し、これを１／２分周回路４５で分周して信号Ｄ
０を生成しているが、これは基準信号ＦＲＥＦのｍ逓倍
信号を生成し、これを１／ｍ分周して信号Ｄ０を生成す
るようにしてもよい。
生成回路３１では、立ち上がり検出回路４１〜４３及び
加算回路４４で疑似的に基準信号ＦＲＥＦの２逓倍信号
を生成し、これを１／２分周回路４５で分周して信号Ｄ
０を生成しているが、これは基準信号ＦＲＥＦのｍ逓倍
信号を生成し、これを１／ｍ分周して信号Ｄ０を生成す
るようにしてもよい。
【００７２】図９は、上記のように基準信号ＦＲＥＦの
ｍ逓倍信号（ｍは２以上の正の整数）を生成し、これを
１／ｍ分周して信号Ｄ０を生成するようにした、この発
明の第３の実施の形態で使用されるミスロック検出回路
の一部の構成を電圧制御遅延回路１１などと共に示すブ
ロック図である。
ｍ逓倍信号（ｍは２以上の正の整数）を生成し、これを
１／ｍ分周して信号Ｄ０を生成するようにした、この発
明の第３の実施の形態で使用されるミスロック検出回路
の一部の構成を電圧制御遅延回路１１などと共に示すブ
ロック図である。
【００７３】この実施の形態の場合、電圧制御遅延回路
１１は直列接続された第１、第２、第３の電圧制御遅延
回路部１１ｄ、１１ｅ、１１ｆで構成されている。ま
た、第１及び第３の電圧制御遅延回路部１１ｄ、１１ｆ
はそれぞれ少なくとも１段の遅延段で構成されており、
第２の電圧制御遅延回路部１１ｅは図１中の電圧制御遅
延回路部１１ｂよりも多い段数の遅延段で構成されてい
る。そして、第１の電圧制御遅延回路部１１ｄからの遅
延信号Ｓ１、第２の電圧制御遅延回路部１１ｅからの遅
延信号Ｓ２〜，Ｓ2m ，Ｓ2m+1、第３の電圧制御遅延回
路部１１ｆからの遅延信号Ｓ2m+2が逓倍信号生成回路３
１に入力されると共に、第１の電圧制御遅延回路部１１
ｄからの遅延信号Ｓ１と第２の電圧制御遅延回路部１１
ｅの最終段の遅延信号Ｓ2m+1が位相比較器１２に入力さ
れる。
１１は直列接続された第１、第２、第３の電圧制御遅延
回路部１１ｄ、１１ｅ、１１ｆで構成されている。ま
た、第１及び第３の電圧制御遅延回路部１１ｄ、１１ｆ
はそれぞれ少なくとも１段の遅延段で構成されており、
第２の電圧制御遅延回路部１１ｅは図１中の電圧制御遅
延回路部１１ｂよりも多い段数の遅延段で構成されてい
る。そして、第１の電圧制御遅延回路部１１ｄからの遅
延信号Ｓ１、第２の電圧制御遅延回路部１１ｅからの遅
延信号Ｓ２〜，Ｓ2m ，Ｓ2m+1、第３の電圧制御遅延回
路部１１ｆからの遅延信号Ｓ2m+2が逓倍信号生成回路３
１に入力されると共に、第１の電圧制御遅延回路部１１
ｄからの遅延信号Ｓ１と第２の電圧制御遅延回路部１１
ｅの最終段の遅延信号Ｓ2m+1が位相比較器１２に入力さ
れる。
【００７４】逓倍信号生成回路３１は、ｍ個の立ち上が
り検出回路６１1 〜６１m と、加算回路６２と、１／ｍ
分周回路６３とから構成されている。上記ｍ個の各立ち
上がり検出回路６１1 〜６１m には、遅延信号Ｓ１とＳ
２、Ｓ３とＳ４、…Ｓ2m+1とＳ2m+2の如く互いに隣り合
った２個の遅延信号が入力される。これら各立ち上がり
検出回路６１1 〜６１m はそれぞれ、図２または図７中
の立ち上がり検出回路４１〜４３と同様に一方の遅延信
号の立ち上がりエッジから他方の遅延信号の立ち上がり
エッジまでの時間に相当するパルス幅を持つパルス信号
Ｅ１〜Ｅｍを出力する。これら立ち上がり検出回路６１
1 〜６１m から出力されるパルス信号Ｅ１〜Ｅｍが加算
回路６２で加算されることによって基準信号ＦＲＥＦの
ｍ逓倍信号Ｄ２が生成され、このｍ逓倍信号Ｄ２が１／
ｍ分周回路６３で分周されることによつて信号Ｄ０が生
成される。
り検出回路６１1 〜６１m と、加算回路６２と、１／ｍ
分周回路６３とから構成されている。上記ｍ個の各立ち
上がり検出回路６１1 〜６１m には、遅延信号Ｓ１とＳ
２、Ｓ３とＳ４、…Ｓ2m+1とＳ2m+2の如く互いに隣り合
った２個の遅延信号が入力される。これら各立ち上がり
検出回路６１1 〜６１m はそれぞれ、図２または図７中
の立ち上がり検出回路４１〜４３と同様に一方の遅延信
号の立ち上がりエッジから他方の遅延信号の立ち上がり
エッジまでの時間に相当するパルス幅を持つパルス信号
Ｅ１〜Ｅｍを出力する。これら立ち上がり検出回路６１
1 〜６１m から出力されるパルス信号Ｅ１〜Ｅｍが加算
回路６２で加算されることによって基準信号ＦＲＥＦの
ｍ逓倍信号Ｄ２が生成され、このｍ逓倍信号Ｄ２が１／
ｍ分周回路６３で分周されることによつて信号Ｄ０が生
成される。
【００７５】また、この実施の形態において、遅延信号
Ｓ2m+2の取り出し位置を変えることで、ミスロックして
いるかどうかの判定を調整することができる。図１０
は、上記各実施の形態で使用される電圧制御遅延回路１
１の第２の電圧制御遅延回路部１１ｂまたは１１ｅの詳
細な回路構成の一例を示している。
Ｓ2m+2の取り出し位置を変えることで、ミスロックして
いるかどうかの判定を調整することができる。図１０
は、上記各実施の形態で使用される電圧制御遅延回路１
１の第２の電圧制御遅延回路部１１ｂまたは１１ｅの詳
細な回路構成の一例を示している。
【００７６】各遅延段７１はそれぞれ直列接続された２
個のＣＭＯＳ反転回路７２ａ、７２ｂで構成され、各Ｃ
ＭＯＳ反転回路はそれぞれ２個の直列接続されたＰチャ
ネルＭＯＳトランジスタ７３、７４とＮチャネルＭＯＳ
トランジスタ７５、７６を有している。２個のＰチャネ
ルＭＯＳトランジスタ７３、７４のソース・ドレイン間
は電源電圧Ｖｄｄのノードと出力ノードとの間に直列接
続されており、２個のＮチャネルＭＯＳトランジスタ７
５、７６のソース・ドレイン間は上記出力ノードと接地
電圧ＧＮＤのノードとの間に直列接続されている。
個のＣＭＯＳ反転回路７２ａ、７２ｂで構成され、各Ｃ
ＭＯＳ反転回路はそれぞれ２個の直列接続されたＰチャ
ネルＭＯＳトランジスタ７３、７４とＮチャネルＭＯＳ
トランジスタ７５、７６を有している。２個のＰチャネ
ルＭＯＳトランジスタ７３、７４のソース・ドレイン間
は電源電圧Ｖｄｄのノードと出力ノードとの間に直列接
続されており、２個のＮチャネルＭＯＳトランジスタ７
５、７６のソース・ドレイン間は上記出力ノードと接地
電圧ＧＮＤのノードとの間に直列接続されている。
【００７７】そして、上記各２個のＰチャネルＭＯＳト
ランジスタ７３、７４のうち一方のゲートには先の低域
通過フィルタ回路１３から出力される制御電圧ＬＰＦＯ
に応じた電圧ＶＰが供給され、他方のゲートには前段の
遅延段からの出力信号もしくは同じ遅延段内の他のＣＭ
ＯＳ反転回路の出力信号が供給される。上記各２個のＮ
チャネルＭＯＳトランジスタ７５、７６のうち一方のゲ
ートには先の低域通過フィルタ回路１３から出力される
制御電圧ＬＰＦＯに応じた電圧ＶＮが供給され、他方の
ゲートには前段の遅延段からの出力信号もしくは同じ遅
延段内の他のＣＭＯＳ反転回路の出力信号が供給され
る。
ランジスタ７３、７４のうち一方のゲートには先の低域
通過フィルタ回路１３から出力される制御電圧ＬＰＦＯ
に応じた電圧ＶＰが供給され、他方のゲートには前段の
遅延段からの出力信号もしくは同じ遅延段内の他のＣＭ
ＯＳ反転回路の出力信号が供給される。上記各２個のＮ
チャネルＭＯＳトランジスタ７５、７６のうち一方のゲ
ートには先の低域通過フィルタ回路１３から出力される
制御電圧ＬＰＦＯに応じた電圧ＶＮが供給され、他方の
ゲートには前段の遅延段からの出力信号もしくは同じ遅
延段内の他のＣＭＯＳ反転回路の出力信号が供給され
る。
【００７８】このような構成の第２の電圧制御遅延回路
部では、ゲートに電圧ＶＰまたはＶＮが供給されている
Ｐチャネル及びＮチャネルＭＯＳトランジスタのオン抵
抗が電圧ＶＰまたはＶＮに応じて変化することにより、
個々のＣＭＯＳ反転回路の入出力間の遅延時間が制御さ
れる。
部では、ゲートに電圧ＶＰまたはＶＮが供給されている
Ｐチャネル及びＮチャネルＭＯＳトランジスタのオン抵
抗が電圧ＶＰまたはＶＮに応じて変化することにより、
個々のＣＭＯＳ反転回路の入出力間の遅延時間が制御さ
れる。
【００７９】なお、第２の電圧制御遅延回路部以外の電
圧制御遅延回路部もこれと同様に構成されている。図１
１は、上記各実施の形態で使用される第１の比較回路３
４の一例を示している。この例では、先の第１のカウン
タ３２の出力信号が４ビットであり、第１の比較回路３
４で検出するＮの数が１６の場合であり、第１の比較回
路３４として第１のカウンタ３２の４ビットの出力信号
の全てが“Ｈ”であることを検出するＡＮＤゲート回路
が使用される。このようにして、第２及び第３の比較回
路３５、３６もいくつかの論理ゲート回路を用いて容易
に構成することができる。
圧制御遅延回路部もこれと同様に構成されている。図１
１は、上記各実施の形態で使用される第１の比較回路３
４の一例を示している。この例では、先の第１のカウン
タ３２の出力信号が４ビットであり、第１の比較回路３
４で検出するＮの数が１６の場合であり、第１の比較回
路３４として第１のカウンタ３２の４ビットの出力信号
の全てが“Ｈ”であることを検出するＡＮＤゲート回路
が使用される。このようにして、第２及び第３の比較回
路３５、３６もいくつかの論理ゲート回路を用いて容易
に構成することができる。
【００８０】図１２（ａ）は、上記各実施の形態で使用
される立ち上がり検出回路の一例を示している。この例
は遅延信号Ｓ１とＳ２から信号Ｅ１を生成する先の立ち
上がり検出回路４１または６１1 の場合であり、２個の
ＮＯＲゲート回路８１、８２で構成されている。上記２
個のＮＯＲゲート回路８１、８２は、それぞれ２つの入
力端子を有し、一方のＮＯＲゲート回路の一方の入力端
子が他方のＮＯＲゲート回路の出力端子に接続される如
く入出間が互いに交差接続されてフリップフロップ回路
を構成している。そして、ＮＯＲゲート回路８１の他方
の入力端子には遅延信号Ｓ１が、ＮＯＲゲート回路８２
の他方の入力端子には遅延信号Ｓ２がそれぞれ供給さ
れ、ＮＯＲゲート回路８２の出力端子から信号Ｅ１が出
力される。なお、上記立ち上がり検出回路４１、６１1
以外の立ち上がり検出回路は、入力信号が異なるだけで
あり、全て図１２（ａ）のものと同様に構成されてい
る。
される立ち上がり検出回路の一例を示している。この例
は遅延信号Ｓ１とＳ２から信号Ｅ１を生成する先の立ち
上がり検出回路４１または６１1 の場合であり、２個の
ＮＯＲゲート回路８１、８２で構成されている。上記２
個のＮＯＲゲート回路８１、８２は、それぞれ２つの入
力端子を有し、一方のＮＯＲゲート回路の一方の入力端
子が他方のＮＯＲゲート回路の出力端子に接続される如
く入出間が互いに交差接続されてフリップフロップ回路
を構成している。そして、ＮＯＲゲート回路８１の他方
の入力端子には遅延信号Ｓ１が、ＮＯＲゲート回路８２
の他方の入力端子には遅延信号Ｓ２がそれぞれ供給さ
れ、ＮＯＲゲート回路８２の出力端子から信号Ｅ１が出
力される。なお、上記立ち上がり検出回路４１、６１1
以外の立ち上がり検出回路は、入力信号が異なるだけで
あり、全て図１２（ａ）のものと同様に構成されてい
る。
【００８１】また、上記各実施の形態では、逓倍信号生
成回路３１内に立ち上がり検出回路を設け、これらの立
ち上がり検出回路で一方の遅延信号の立ち上がりエッジ
から他方の遅延信号の立ち上がりエッジまでの時間に相
当するパルス幅を持つパルス信号Ｅ１〜Ｅｍを生成し、
これらのパルス信号Ｅ１〜Ｅｍを加算回路で加算し、こ
の加算信号を分周して分周出力信号Ｄ０を生成する場合
について説明したが、立ち上がり検出回路に替えて、図
１２（ｂ）に示すような立ち下がり検出回路を設けるよ
うにしてもよい。
成回路３１内に立ち上がり検出回路を設け、これらの立
ち上がり検出回路で一方の遅延信号の立ち上がりエッジ
から他方の遅延信号の立ち上がりエッジまでの時間に相
当するパルス幅を持つパルス信号Ｅ１〜Ｅｍを生成し、
これらのパルス信号Ｅ１〜Ｅｍを加算回路で加算し、こ
の加算信号を分周して分周出力信号Ｄ０を生成する場合
について説明したが、立ち上がり検出回路に替えて、図
１２（ｂ）に示すような立ち下がり検出回路を設けるよ
うにしてもよい。
【００８２】この例は遅延信号Ｓ１とＳ２から信号Ｅ１
を生成する立ち下がり検出回路の場合であり、２個のＮ
ＡＮＤゲート回路８３、８４で構成されている。上記２
個のＮＡＮＤゲート回路８３、８４は、それぞれ２つの
入力端子を有し、一方のＮＡＮＤゲート回路の一方の入
力端子が他方のＮＡＮＤゲート回路の出力端子に接続さ
れる如く入出間が互いに交差接続されてフリップフロッ
プ回路を構成している。そして、ＮＡＮＤゲート回路８
３の他方の入力端子には遅延信号Ｓ１が、ＮＡＮＤゲー
ト回路８４の他方の入力端子には遅延信号Ｓ２がそれぞ
れ供給され、ＮＡＮＤゲート回路８４の出力端子からパ
ルス信号Ｅ１が出力される。また、上記立ち上がり、立
ち下がり検出回路は、必ずしもフリップフロップ回路で
構成する必要はない。
を生成する立ち下がり検出回路の場合であり、２個のＮ
ＡＮＤゲート回路８３、８４で構成されている。上記２
個のＮＡＮＤゲート回路８３、８４は、それぞれ２つの
入力端子を有し、一方のＮＡＮＤゲート回路の一方の入
力端子が他方のＮＡＮＤゲート回路の出力端子に接続さ
れる如く入出間が互いに交差接続されてフリップフロッ
プ回路を構成している。そして、ＮＡＮＤゲート回路８
３の他方の入力端子には遅延信号Ｓ１が、ＮＡＮＤゲー
ト回路８４の他方の入力端子には遅延信号Ｓ２がそれぞ
れ供給され、ＮＡＮＤゲート回路８４の出力端子からパ
ルス信号Ｅ１が出力される。また、上記立ち上がり、立
ち下がり検出回路は、必ずしもフリップフロップ回路で
構成する必要はない。
【００８３】
【発明の効果】以上説明したようにこの発明によれば、
基準信号のデューティの制約をなくすことで応用上の制
約をなくすことができ、ミスロック状態を確実に検出し
てミスロックから抜け出して正常な動作に移行すること
ができる遅延型位相同期回路を提供することができる。
基準信号のデューティの制約をなくすことで応用上の制
約をなくすことができ、ミスロック状態を確実に検出し
てミスロックから抜け出して正常な動作に移行すること
ができる遅延型位相同期回路を提供することができる。
【図１】この発明の遅延型位相同期回路を用いたＮ逓倍
回路に係る第１の実施の形態を示すブロック図。
回路に係る第１の実施の形態を示すブロック図。
【図２】図１中のミスロック検出回路の具体的な構成を
示すブロック図。
示すブロック図。
【図３】図２中のミスロック検出回路の逓倍信号生成回
路の動作を説明するための波形図。
路の動作を説明するための波形図。
【図４】図２中のミスロック検出回路の逓倍信号生成回
路の動作を説明するための波形図。
路の動作を説明するための波形図。
【図５】図２中のミスロック検出回路の逓倍信号生成回
路の動作を説明するための波形図。
路の動作を説明するための波形図。
【図６】図２中のミスロック検出回路における上記逓倍
信号生成回路以外の回路の動作を説明するための波形
図。
信号生成回路以外の回路の動作を説明するための波形
図。
【図７】この発明の第２の実施の形態に係るＮ逓倍回路
で使用される図２とは異なる他の構成のミスロック検出
回路のブロック図。
で使用される図２とは異なる他の構成のミスロック検出
回路のブロック図。
【図８】図７のミスロック検出回路の動作を説明するた
めの波形図。
めの波形図。
【図９】この発明の第３の実施の形態で使用されるミス
ロック検出回路の一部の構成を電圧制御遅延回路などと
共に示すブロック図。
ロック検出回路の一部の構成を電圧制御遅延回路などと
共に示すブロック図。
【図１０】上記各実施の形態で使用される電圧制御遅延
回路の第２の電圧制御遅延回路部の詳細な回路構成の一
例を示す回路図。
回路の第２の電圧制御遅延回路部の詳細な回路構成の一
例を示す回路図。
【図１１】上記各実施の形態で使用される第１の比較回
路の一例を示す回路図。
路の一例を示す回路図。
【図１２】上記各実施の形態で使用される立ち上がり検
出回路及び立ち下がり検出回路の一例を示す回路図。
出回路及び立ち下がり検出回路の一例を示す回路図。
【図１３】従来の遅延型位相同期回路を使用した一般的
なＮ逓倍回路の構成を示す回路図。
なＮ逓倍回路の構成を示す回路図。
【図１４】図１３のＮ逓倍回路における電圧制御遅延回
路の内部状態と遅延信号との関係を示す図。
路の内部状態と遅延信号との関係を示す図。
【図１５】遅延型位相同期回路においてミスロックが起
る具体例を示す波形図。
る具体例を示す波形図。
１０…ＤＬＬ回路、 １１…電圧制御遅延回路、 １１ａ、１１ｄ…第１の電圧制御遅延回路部、 １１ｂ、１１ｅ…第２の電圧制御遅延回路部、 １１ｃ、１１ｆ…第３の電圧制御遅延回路部、 １２…位相比較器（ＰＨＣ）、 １３…低域通過フィルタ回路（ＬＰＦ）、 １４…ミスロック検出回路、 ２０…Ｎ逓倍信号合成回路、 ３１…逓倍信号生成回路、 ３２…第１のカウンタ、 ３３…第２のカウンタ、 ３４…第１の比較回路、 ３５…第２の比較回路、 ３６…第３の比較回路、 ３７、３８…ＡＮＤゲート回路、 ３９、４０…エッジ検出型のＲＳフリップフロップ回
路、 ４１〜４３、６１1 〜６１m …立ち上がり検出回路、 ４４、６２…加算回路、 ４５…１／２分周回路、 ４６…ＮＯＲゲート回路、 ４７〜５０…ラッチ回路、 ６３…１／ｍ分周回路、 ７１…遅延段、 ７２ａ、７２ｂ…ＣＭＯＳ反転回路、 ７３、７４…ＰチャネルＭＯＳトランジスタ、 ７５、７６…ＮチャネルＭＯＳトランジスタ。
路、 ４１〜４３、６１1 〜６１m …立ち上がり検出回路、 ４４、６２…加算回路、 ４５…１／２分周回路、 ４６…ＮＯＲゲート回路、 ４７〜５０…ラッチ回路、 ６３…１／ｍ分周回路、 ７１…遅延段、 ７２ａ、７２ｂ…ＣＭＯＳ反転回路、 ７３、７４…ＰチャネルＭＯＳトランジスタ、 ７５、７６…ＮチャネルＭＯＳトランジスタ。
フロントページの続き Ｆターム(参考） 5J039 AC03 JJ07 KK05 KK10 KK13 KK20 KK23 MM01 MM12 5J060 AA05 CC21 CC41 CC52 CC54 CC59 DD06 DD13 DD17 DD24 DD43 DD48 EE08 JJ09 KK30 LL00
Claims (6)
- 【請求項１】 基準信号及び制御電圧が入力され、上記
基準信号を上記制御電圧に応じて複数の遅延段で順次遅
延し、位相が異なる複数の遅延信号を出力する電圧制御
遅延回路と、 上記電圧制御遅延回路の複数の遅延段のうち特定の遅延
段からの遅延信号と基準信号とが入力され、両信号間の
位相差を検出し、この位相差に応じた誤差信号を出力す
る位相検出器と、 上記位相検出器から出力される誤差信号から直流成分を
取り出して上記電圧制御遅延回路に上記制御電圧として
入力する低域通過フィルタ回路と、 上記電圧制御遅延回路の複数の遅延段における上記特定
の遅延段よりも前段側の複数の遅延段のうちそれぞれ互
いに隣り合う各２つの遅延段の遅延信号間の遅延時間に
対応したパルス幅を有する複数のパルス信号と、上記特
定の遅延段を含み特定の遅延段よりも後段側の複数の遅
延段のうちそれぞれ互いに隣り合う各２つの遅延段の遅
延信号間の遅延時間に対応したパルス幅を有する少なく
とも１個のパルス信号とを加算して加算信号を生成し、
この生成した加算信号と上記基準信号の単位時間当たり
のパルス数を比較することにより、上記電圧制御遅延回
路、位相検出器及び低域通過フィルタ回路からなる閉ル
ープ回路がミスロックしているか否かを判断するミスロ
ック検出回路とを具備したことを特徴とする遅延型位相
同期回路。 - 【請求項２】 前記基準信号と前記電圧制御遅延回路の
前記特定の遅延段からの遅延信号との間の遅延時間が、
前記基準信号の１周期に相当する時間に一致するように
前記閉ループ回路が構成されていることを特徴とする請
求項１に記載の遅延型位相同期回路。 - 【請求項３】 前記ミスロック検出回路は、 前記特定の遅延段よりも前段側の複数の遅延段のうちそ
れぞれ互いに隣り合う各２つの遅延段の遅延信号間の遅
延時間に対応したパルス幅を有する複数のパルス信号
と、前記特定の遅延段を含み特定の遅延段よりも後段側
の複数の遅延段のうちそれぞれ互いに隣り合う各２つの
遅延段の遅延信号間の遅延時間に対応したパルス幅を有
する少なくとも１つのパルス信号とを発生するパルス信
号発生回路と、 上記パルス信号発生回路で発生されたパルス信号を加算
して加算信号を生成する加算回路と、 上記加算信号の出力信号を所定の分周比で分周する分周
回路と、 前記基準信号をカウントする第１のカウンタ回路と、 上記第１のカウンタ回路のカウント出力と第１の固定値
との一致検出を行う第１の比較回路と、 上記分周回路の出力信号をカウントする第２のカウンタ
回路と、 上記第２のカウンタ回路のカウント出力を上記第１の固
定値よりも小さい第２の固定値と比較する第２の比較回
路と、 上記第２のカウンタ回路のカウント出力を上記第１の固
定値よりも大きい第３の固定値と比較する第３の比較回
路と、 上記第１の比較回路で上記第１のカウンタ回路のカウン
ト出力が上記第１の固定値と一致したことが検出された
ときに、上記第２及び第３の比較回路の比較結果に基づ
いてミスロック判定信号を出力する判定信号出力回路と
を含んで構成されていることを特徴とする請求項１また
は２に記載の遅延型位相同期回路。 - 【請求項４】 前記ミスロック検出回路は、 前記特定の遅延段よりも前段側の複数の遅延段のうちそ
れぞれ互いに隣り合う各２つの遅延段の遅延信号間の遅
延時間に対応したパルス幅を有する複数のパルス信号
と、前記特定の遅延段を含み特定の遅延段よりも後段側
の複数の遅延段のうちそれぞれ互いに隣り合う各２つの
遅延段の遅延信号間の遅延時間に対応したパルス幅を有
する少なくとも１つのパルス信号とを発生するパルス信
号発生回路と、 上記パルス信号発生回路で発生されたパルス信号を加算
して加算信号を生成する加算回路と、 上記加算信号の出力信号を所定の分周比で分周する分周
回路と、 前記基準信号をカウントする第１のカウンタ回路と、 上記第１のカウンタ回路のカウント出力と第１の固定値
との一致検出を行う第１の比較回路と、 上記分周回路の出力信号の経路に設けられ、上記第１の
比較回路で上記第１のカウンタ回路のカウント出力が上
記第１の固定値と一致したことが検出されるまで上記分
周回路の出力信号を出力するゲート回路と、 上記ゲート回路から出力される上記分周回路の出力信号
をカウントする第２のカウンタ回路と、 上記第２のカウンタ回路のカウント出力を上記第１の固
定値よりも小さい第２の固定値と比較する第２の比較回
路と、 上記第２のカウンタ回路のカウント出力を上記第１の固
定値よりも大きい第３の固定値と比較する第３の比較回
路と、 上記第１の比較回路で上記第１のカウンタ回路のカウン
ト出力が上記第１の固定値と一致したことが検出された
際の、上記第２及び第３の比較回路の比較結果をラッチ
するラッチ回路と、 上記ラッチ回路のラッチ内容に基づいてミスロック判定
信号を出力する判定信号出力回路とを含んで構成されて
いることを特徴とする請求項１または２に記載の遅延型
位相同期回路。 - 【請求項５】 前記パルス信号発生回路は、 前記特定の遅延段よりも前段側の複数の遅延段のうちそ
れぞれ互いに隣り合う各２つの遅延段の遅延信号間の遅
延時間に対応したパルス幅を有する２個のパルス信号
と、前記特定の遅延段を含み特定の遅延段よりも後段側
の複数の遅延段のうち互いに隣り合う２つの遅延段の遅
延信号間の遅延時間に対応したパルス幅を有する１個の
パルス信号とを発生するように構成されていることを特
徴とする請求項１または２に記載の遅延型位相同期回
路。 - 【請求項６】 前記パルス信号発生回路は、 前記特定の遅延段よりも前段側の複数の遅延段のうちそ
れぞれ互いに隣り合う各２つの遅延段の遅延信号間の遅
延時間に対応したパルス幅を有するｍ個（ｍは２以上の
正の整数）のパルス信号と、前記特定の遅延段を含み特
定の遅延段よりも後段側の複数の遅延段のうち互いに隣
り合う２つの遅延段の遅延信号間の遅延時間に対応した
パルス幅を有する１個のパルス信号とを発生するように
構成されていることを特徴とする請求項１または２に記
載の遅延型位相同期回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18512798A JP3523069B2 (ja) | 1998-06-30 | 1998-06-30 | 遅延型位相同期回路 |
| US09/332,899 US6259290B1 (en) | 1998-06-30 | 1999-06-15 | Delay locked loop having a mis-lock detecting circuit |
| TW088111013A TW480828B (en) | 1998-06-30 | 1999-06-29 | Delay-type phase synchronous circuit |
| KR1019990025095A KR100340658B1 (ko) | 1998-06-30 | 1999-06-29 | 지연형 위상 동기 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18512798A JP3523069B2 (ja) | 1998-06-30 | 1998-06-30 | 遅延型位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000022524A true JP2000022524A (ja) | 2000-01-21 |
| JP3523069B2 JP3523069B2 (ja) | 2004-04-26 |
Family
ID=16165352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18512798A Expired - Fee Related JP3523069B2 (ja) | 1998-06-30 | 1998-06-30 | 遅延型位相同期回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6259290B1 (ja) |
| JP (1) | JP3523069B2 (ja) |
| KR (1) | KR100340658B1 (ja) |
| TW (1) | TW480828B (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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| DE10057905A1 (de) * | 2000-11-21 | 2002-06-06 | Micronas Gmbh | Phasenregelkreis mit Verzögerungselement |
| JP2002215262A (ja) * | 2000-11-14 | 2002-07-31 | Nec Corp | クロック制御方法及び回路 |
| WO2002095947A1 (fr) * | 2001-05-17 | 2002-11-28 | Thine Electronics, Inc. | Circuit integre sur semi-conducteur |
| KR100385232B1 (ko) * | 2000-08-07 | 2003-05-27 | 삼성전자주식회사 | 서로 다른 주파수를 가지는 클럭 신호들을 동기화시키는회로 |
| KR100422583B1 (ko) * | 2001-08-30 | 2004-03-12 | 주식회사 하이닉스반도체 | 반도체기억장치용 위상비교기 및 그 제어방법 |
| US7073098B2 (en) | 2002-02-21 | 2006-07-04 | Seiko Epson Corporation | Multi-phase clock generation circuit and clock multiplication circuit |
| US7508245B2 (en) | 2005-08-10 | 2009-03-24 | Samsung Electronics Co., Ltd. | Lock detector and delay-locked loop having the same |
| JP2011055482A (ja) * | 2009-08-04 | 2011-03-17 | Canon Inc | 遅延同期ループ回路 |
| JP2012253762A (ja) * | 2011-05-31 | 2012-12-20 | Silicon Works Co Ltd | 誤ロック防止回路、防止方法及びそれを利用した遅延ロックループ |
| JP2013534744A (ja) * | 2010-06-03 | 2013-09-05 | インテル コーポレイション | 遅延ロックループ及び位相ロックループに関する方法及び装置 |
| US8704565B2 (en) | 2012-02-21 | 2014-04-22 | Kabushiki Kaisha Toshiba | Lock detection circuit, DLL circuit, and receiving circuit |
| JP2018526912A (ja) * | 2015-09-01 | 2018-09-13 | クアルコム，インコーポレイテッド | ３相インターフェース用の多相クロックデータ復元 |
| CN109286397A (zh) * | 2018-11-15 | 2019-01-29 | 北京兆芯电子科技有限公司 | 延迟锁定回路以及时钟产生方法 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6760394B1 (en) * | 1999-08-11 | 2004-07-06 | Broadcom Corporation | CMOS lock detect with double protection |
| US6581165B1 (en) * | 2000-01-14 | 2003-06-17 | Applied Micro Circuits Corporation | System for asynchronously transferring timed data using first and second clock signals for reading and writing respectively when both clock signals maintaining predetermined phase offset |
| JP3647364B2 (ja) * | 2000-07-21 | 2005-05-11 | Ｎｅｃエレクトロニクス株式会社 | クロック制御方法及び回路 |
| JP3418712B2 (ja) * | 2000-09-29 | 2003-06-23 | 富士通カンタムデバイス株式会社 | 位相比較回路 |
| JP4502165B2 (ja) * | 2001-04-10 | 2010-07-14 | ルネサスエレクトロニクス株式会社 | ロック検出回路 |
| DE10158700C1 (de) * | 2001-11-29 | 2003-07-31 | Infineon Technologies Ag | Regelkreis |
| JP4366233B2 (ja) * | 2003-05-30 | 2009-11-18 | キヤノン株式会社 | Ｄｌｌ回路及び同回路を用いたビデオカメラ |
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| JP5959422B2 (ja) | 2012-11-30 | 2016-08-02 | 株式会社東芝 | クロック再生回路、受光回路、光結合装置、並びに周波数シンセサイザ |
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Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5223755A (en) | 1990-12-26 | 1993-06-29 | Xerox Corporation | Extended frequency range variable delay locked loop for clock synchronization |
-
1998
- 1998-06-30 JP JP18512798A patent/JP3523069B2/ja not_active Expired - Fee Related
-
1999
- 1999-06-15 US US09/332,899 patent/US6259290B1/en not_active Expired - Fee Related
- 1999-06-29 TW TW088111013A patent/TW480828B/zh not_active IP Right Cessation
- 1999-06-29 KR KR1019990025095A patent/KR100340658B1/ko not_active IP Right Cessation
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| US8704565B2 (en) | 2012-02-21 | 2014-04-22 | Kabushiki Kaisha Toshiba | Lock detection circuit, DLL circuit, and receiving circuit |
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| CN109286397A (zh) * | 2018-11-15 | 2019-01-29 | 北京兆芯电子科技有限公司 | 延迟锁定回路以及时钟产生方法 |
| CN109286397B (zh) * | 2018-11-15 | 2024-01-19 | 北京兆芯电子科技有限公司 | 延迟锁定回路以及时钟产生方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000006536A (ko) | 2000-01-25 |
| JP3523069B2 (ja) | 2004-04-26 |
| TW480828B (en) | 2002-03-21 |
| US6259290B1 (en) | 2001-07-10 |
| KR100340658B1 (ko) | 2002-06-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040203 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040205 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080220 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090220 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100220 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |