DE10158700C1 - Regelkreis - Google Patents

Abstract

Bei einem Regelkreis, insbesondere einem DLL, der einen Phasendetektor (1) mit einem ersten Detektoreingang (D1), an dem ein Taktsignal (CLK0) anliegt, und eine Verzögerungskette (3) umfaßt, die mehrere hintereinandergeschaltete, eine einstellbare Verzögerung aufweisende Verzögerungsstufen (V1, V2, ...V16) aufweist, enthält der Phasendetektor (1) eine Auswahleinheit (4) für seinen zweiten Detektoreingang (D2), an dem das mittels der Verzögerungskette (3) verzögerte Taktsignal (CLK16) anliegt, wobei die Auswahleinheit das Signal (CLK8) zwischen zwei Verzögerungsstufen (V8, V9) abgreift und jeweils nach einem Ende eines Vergleichs des an beiden Detektoreingängen (D1, D2) anliegenden Taktsignale (CLK0; CLK16) den zweiten Detektoreingang (D2) für das verzögerte Taktsignal (CLK16) so lange gesperrt, bis sie nach Vergleichsende erstmals eine Flanke im abgegriffenen Signal (CLK8) erfaßt.

Description

Sogenannte DLL's (Delay Locked Loop) werden häufig verwendet, um einen Eingangstakt in kleinere zeitliche Einheiten aufzuteilen. So kann der DLL einen Phasendetektor und eine Verzögerungskette mit beispielsweise 16 Verzögerungsstufen aufweisen, mit denen der Eingangstakt in sechzehn gleiche Zeiteinheiten aufgeteilt werden kann. Der Phasendetektor ermittelt dabei die Phase zwischen dem Eingangstakt und dem verzögerten Taktsignal, das von der letzten (sechzehnten) Verzögerungsstufe ausgegeben wird, ermittelt daraus ein Stellsignal zur Einstellung der Verzögerung der Verzögerungsstufen und legt dieses an die Verzögerungsstufen an.

Die US 6,304,116 zeigt eine bekannte Anordnung, die durch eine Auswahleinheit, die ein teilverzögertes Signal auf der Verzögerungsstrecke abgreift, und Verzögerungen bis zur zweifachen Sollverzögerung erkennen kann. Andere Anordnung zur Detektion von Verzögerungen gegenüber der Sollverzögerung verwenden weiterführende Logikschaltungen, die Signale von jedem Glied der Verzögerungskette abgreifen und diese dann verarbeiten. Mögliche Beispiele sind in Druckschrift US 5,663,665 und Foley, J. F. et al. "CMOS DLL-Based 2-V 3.2 ps Jitter 1-GHZ ClockSynthesizer and Temperature Compensated Tuneable Oscillator", IEEE Journal of Solid State Circuits, Vol. 31 No. 3 March 2991, S. 417-423 ausgeführt. Druckschrift US 6,259,290 zeigt eine Anordnung, die aus der Zeit zwischen zwei teilverzögerten Signale Pulse generiert und daraus eine Verzögerung kompensieren kann.

Bei solchen DLL mit einem Phasendetektor kann nun die Schwierigkeit auftreten, daß die Verzögerung der Verzögerungsstufen ein Vielfaches der Sollverzögerung beträgt. Da das Ausgangssignal der Verzögerungskette in diesem Fall für den Phasendetektor gleich aussieht wie im Fall der gewünschten Sollverzögerung, kann das DLL auf eine falsche Verzögerung einrasten. Auch Kompensationsschaltungen decken entweder nicht jeden mögliche Verzögerung ab, oder sind technisch aufwendig zu realisieren, weil sie komplexe Logikschaltungen zur Detektion einer Laufzeitverzögerung verwenden.

Ausgehend hiervon ist es Aufgabe der vorliegenden Erfindung, einen Regelkreis bereitzustellen, der ein fehlerhaftes Einrasten auf eine beliebige, bis zu einer vielfachen Verzögerung gegenüber der Sollverzögerung erkennt und verhindert.

Erfindungsgemäß wird die Aufgabe mit einem Regelkreis gemäß Patentanspruch 1 gelöst.

Durch die Auswahleinheit des Phasendetektors, die nach Vergleichsende den zweiten Detektoreingang für das verzögerte Taktsignal sperrt und erst dann freigibt, wenn sie erstmals nach Vergleichsende eine Flanke im abgegriffenen Signal erfaßt, wird gewährleistet, daß bei nur geringer Abweichung der Verzögerung der Verzögerungsstufen jede (z. B. ansteigende oder abfallende) Flanke des verzögerten Taktsignals ausgewertet wird, während bei einer doppelt so großen Verzögerung wie gewünscht nur jede zweite Flanke des verzögerten Taktsignals zum Bestimmen der Phase verwendet wird. Damit wird ein fehlerhaftes Einrasten des Regelkreises verhindert und im Fehlerfall der doppelten Verzögerung erfolgt die Regelung darüber hinaus noch in die richtige Richtung, so daß dann der Regelkreis auch korrekt einrasten kann.

Die Auswahleinheit läßt sich relativ einfach beispielsweise als einflankengetriggertes D-Flip- Flop realisieren, so daß weder komplizierte digitale Überwachungsschaltungen notwendig sind, noch ein vorsichtiges (analoges) Dimensionieren der Verzögerungsstufen durchgeführt werden muß.

Besonders bevorzugt ist es, daß die Verzögerungskette n Verzögerungsstufen umfaßt, wobei n eine gerade, natürliche Zahl ist und die Auswahleinheit das Taktsignal zwischen der (n/2)-ten und der ((n/2) + 1)-ten Verzögerungsstufe abgreift. In diesem Fall kann sicher eine doppelte Verzögerung der Verzögerungsstufen erkannt und ein fehlerhaftes Einrasten verhindert werden.

Insbesondere kann beim erfindungsgemäßen Regelkreis die Auswahleinheit noch das Ausgangssignal einer dritten Verzögerungsstufe abgreifen, die näher am Anfang der Verzögerungskette liegt als die zwei Verzögerungsstufen, wobei die Auswahleinheit jeweils nach Vergleichsende den zweiten Detektoreingang für das verzögerte Taktsignal so lange sperrt, bis sie nach Vergleichsende erstmals eine Flanke im abgegriffenen Ausgangssignal der dritten Verzögerungsstufe und danach erstmals eine Flanke im zwischen den zwei Verzögerungsstufen abgegriffenen Signal erfaßt. Ferner kann die Auswahleinheit noch das Ausgangssignal einer vierten Verzögerungsstufe abgreifen, die näher am Ende der Verzögerungskette liegt als die zwei Verzögerungsstufen, wobei die Auswahleinheit jeweils nach Vergleichsende den zweiten Detektoreingang für das verzögerte Taktsignal so lange sperrt, bis sie nach Vergleichsende erstmals eine Flanke im abgegriffenen Ausgangssignal der dritten Verzögerungsstufe, danach erstmals eine Flanke zwischen den zwei Verzögerunsstufen abgegriffenen Signal und danach erstmals eine Flanke im abgegriffenen Ausgangssignal der vierten Verzögerungsstufe erfaßt.

Mit einer solchen Weiterbildung lassen sich auch dreifache und vierfache Verzögerungen der Sollverzögerung erkennen und ein fehlerhaftes Einrasten auch in diesem Fall verhindern.

Sollen noch größere Verzögerungen erkannt werden, können noch weitere Ausgangssignale der Verzögerungskette abgegriffen werden, wobei zum Freigeben des zweiten Detektoreingangs nach Vergleichsende die notwendigen Flanken in Richtung vom Anfang zum Ende der Verzögerungskette zeitlich nacheinander auftreten müssen.

Eine Weiterbildung des erfindungsgemäßen Regelkreises besteht darin, daß die Vergleichseinheit zwei D-Flip-Flops aufweist, wobei die beiden Triggereingänge der D-Flip- Flops die beiden Detektoreingänge bilden. Dadurch wird eine einfach zu implementierende Vergleichseinheit vorgesehen, die mit aus der Schaltungstechnik bekannten Elementen realisierbar ist, so daß der Regelkreis leicht als integrierter Regelkreis herstellbar ist.

Ferner kann bei dem erfindungsgemäßen Regelkreis die Auswahleinheit für jedes abzugreifende Ausgangssignal jeweils ein D-Flip-Flop aufweisen, dessen Triggereingang mit dem entsprechenden Ausgangssignal der Verzögerungskette beaufschlagt ist. Damit ist auch die Implementierung der Auswahleinheit problemlos möglich.

Die D-Flip-Flops der Auswahleinheit können beispielsweise in Reihe geschaltet sein, so daß sie nur gesetzt werden können (z. B. Ausgang auf logisch hohen Zustand setzen), wenn das unmittelbar vorgeschaltete D-Flip-Flop gesetzt ist. Alternativ können sie auch parallel geschaltet sein, so daß sie unabhängig voneinander gesetzt werden können, wobei der zweite Detektoreingang aber nur freigeschaltet ist (z. B. mittels eines NAND-Gatters), wenn alle D-Flip- Flops der Auswahleinheit gesetzt sind.

Auch kann bei dem erfindungsgemäßen Regelkreis die Verzögerungskette so ausgebildet sein, daß die Last am Ausgang jeder Verzögerungsstufe gleich groß ist. Damit wird gewährleistet, daß die Verzögerung der einzelnen Verzögerungsstufen nicht durch verschiedene Ausgangslasten verändert ist. Dadurch wird eine sehr gleichmäßige Unterteilung des Eingangstaktsignal erzielt.

Des weiteren können die Verzögerungsstufen jeweils einen stromgesteuerten Inverter oder einen stromgesteuerten Differenzverstärker umfassen. Dadurch lassen sich auch die Verzögerungsstufen sehr leicht implementieren, wobei die Verwendung von stromgesteuerten Differenzverstärkern noch den Vorteil mit sich bringt, daß diese gegen Schwankungen der Versorgungsspannungen relativ unempfindlich sind.

Bei dem erfindungsgemäßen Regelkreis kann als Führungsgröße die Phase verwendet werden, wobei diese bevorzugt Null ist. Damit wird in einfachster Art ein korrektes Einrasten des Regelkreises erzielt.

Ferner ist es bevorzugt, daß bei dem erfindungsgemäßen Regelkreis jede Verzögerungsstufe die gleiche Verzögerung aufweist. Somit wird der Eingangstakt in gleiche Zeiteinheiten unterteilt.

Insbesondere entspricht die Sollverzögerung der Verzögerungskette bei dem erfindungsgemäßen Regelkreis der Periode des angelegten (periodischen) Taktsignals. Dadurch kann der Eingangstakt in die gewünschte Anzahl von Zeiteinheiten (in Abhängigkeit der Anzahl der Verzögerungsstufen) unterteilt werden.

Ferner ist es bevorzugt, daß bei dem erfindungsgemäßen Regelkreis sowohl die Vergleichseinheit als auch die Auswahleinheit nur auf steigende oder fallende Flanken der anliegenden Signale ansprechen. Dies läßt sich besonders einfach durch einflankengetriggerte Bauelemente, wie z. B. einflankengetriggerte D-Flip-Flops, verwirklichen.

Der erfindungsgemäße Regelkreis ist insbesondere für periodische Taktsignale im Megahertz- und Gigahertzbereich sowie für periodische Taktsignale mit symmetrischen Tastverhältnis geeignet. Besonders bevorzugt ist der erfindungsgemäße Regelkreis als integrierte Schaltung realisiert.

Die Erfindung wird nachfolgend anhand der Zeichnungen beispielshalber noch näher erläutert. Es zeigen:

Fig. 1 ein schematisches Schaltbild des erfindungsgemäßen Regelkreises;

Fig. 2 ein schematisches Schaltbild des Phasendetektors zusammen mit der Verzögerungskette des erfindungsgemäßen Regelkreises;

Fig. 3 das Eingangstaktsignal zusammen mit den Ausgangssignalen der Verzögerungsstufen bei gewünschter Verzögerung;

Fig. 4 das Eingangstaktsignal mit den Ausgangssignal der Verzögerungsstufen bei doppelter Verzögerung der Verzögerungsstufen;

Fig. 5 ein Simulationsergebnis für den erfindungsgemäßen Regelkreis, und

Fig. 6 eine weitere Ausführungsform des erfindungsgemäßen Regelkreises.

In Fig. 1 ist eine Ausführungsform des erfindungsgemäßen Regelkreises als DLL (Delay Locked Loop) mit einem Phasendetektor 1, einem dem Phasendetektor 1 nachgeordneten Tiefpaßfilter 2 sowie einer Verzögerungskette 3 gezeigt, die 16 hintereinander geschaltete Verzögerungsstufen V1, V2, . . . V16 mit einstellbarer Verzögerung umfaßt. Die Verzögerungsstufen V1-V16 können beispielsweise durch stromgesteuerte Inverter realisiert sein, wobei über die Stromzufuhr die Treiberfähigkeit und dadurch die Verzögerung eingestellt wird.

Der Regelkreis umfaßt ferner einen Regelkreis-Eingang E, an den ein (periodisches) Taktsignal CLK0 anlegbar ist und der sowohl mit dem Anfang der Verzögerungskette 3 (und somit mit dem Eingang der ersten Verzögerungsstufe V1) als auch am ersten Detektoreingang D1 mit dem Phasendetektor 1 verbunden ist. Das Ende der Verzögerungskette 3 und somit der Ausgang der letzten, sechzehnten Verzögerungsstufe V16 ist am zweiten Detektoreingang D2 mit dem Phasendetektor 1 (direkt) verbunden, so daß das am Ende der Verzögerungskette 3 ausgegebene, verzögerte Taktsignal CLK16 am zweiten Detektoreingang D2 anliegt. Die Sollverzögerung jeder Verzögerungsstufe V1-V16 ist gleich und beträgt 1/16 der Taktsignalperiode, so daß das verzögerte Taktsignal CLK16 genau um eine Periode verzögert sein sollte.

Der Phasendetektor 1 bestimmt eine Phase zwischen dem verzögerten Taktsignal CLK16 und dem über den Eingang E angelegten (unverzögerten) Taktsignal CLK0 und leitet daraus ein Stellsignal K ab, das über den Tiefpaßfilter 2 zur Einstellung der Istverzögerung der Verzögerungsstufen V1 bis V16 verwendet wird. Mittels der steuerbaren Verzögerungsstufen V1 bis V16 wird somit der Eingangstakt CLK0 in 16 gleiche Zeiteinheiten unterteilt, die an den Ausgängen VA1, VA2, . . . VA16 der Verzögerungsstufen V1 bis V16 abgegriffen werden können.

In Fig. 2 ist der Aufbau des Phasendetektors 1 detaillierter gezeigt, wobei zur Vereinfachung der Darstellung der Tiefpaßfilter 2 weggelassen wurde. Wie aus Fig. 2 ersichtlich ist, umfaßt der Phasendetektor 1 eine Auswahleinheit 4 mit drei einflankengetriggerten D-Flip-Flops 5, 6, 7 sowie eine Vergleichseinheit 8 mit zwei einflankengetriggerten D-Flip-Flops 9, 10, einem NAND- Gatter 11 sowie einem Subtrahierer 12.

Die D-Flip-Flops 5, 6, 7 der Auswahleinheit 4 umfassen jeweils einen Dateneingang D, einen Triggereingang C, einen Rücksetzeingang R und einen Datenausgang Q. Der Triggereingang C des ersten D-Flip-Flops 5 ist mit dem Ausgang VA4 der vierten Verzögerungsstufe V4 verbunden und der Dateneingang D des ersten D-Flip-Flops 5 liegt auf einem logisch hohen Zustand (hier Versorgungsspannung VDD). Der Datenausgang Q des ersten D-Flip-Flops 5 ist mit dem Dateneingang D des zweiten D-Flip-Flops 6 verbunden und der Triggereingang C des zweiten D-Flip-Flops 6 ist an den Ausgang VA8 der achten Verzögerungsstufe V8 angeschlossen. Der Datenausgang Q des zweiten D-Flip-Flops 6 ist seinerseits mit dem Dateneingang D des dritten D-Flip-Flops 7 verbunden und der Triggereingang C des dritten D- Flip-Flops 7 ist mit dem Ausgang VA12 der zwölften Verzögerungsstufe V12 verbunden.

Der Datenausgang Q des dritten D-Flip-Flops 7 ist mit dem Dateneingang D des vierten D-Flip- Flops 9 der Vergleichseinheit 8 verbunden, wobei der Triggereingang C des vierten D-Flip- Flops 9 an den Ausgang VA16 der sechzehnten Verzögerungsstufe V16 angeschlossen und somit den zweiten Detektoreingang D2 bildet. Der Triggereingang C des fünften D-Flip-Flops 10 ist mit dem Regelkreis-Eingang E verbunden (erster Detektoreingang D1) und der Dateneingang D des fünften D-Flip-Flops 10 liegt auf einem logisch hohen Zustand (hier VDD).

Die an den Datenausgängen Q des vierten und fünften D-Flip-Flops 9, 10 anliegenden Signale werden mittels des Subtrahierers 12 verglichen, der das Stellsignal K ausgibt, das dann über den Tiefpaßfilter 2 an alle Verzögerungsstufen V1-V16 zur Einstellung der Verzögerung angelegt wird. Ferner sind die Datenausgänge Q des vierten und fünften D-Flip-Flops 9, 10 mit den beiden Eingängen des NAND-Gatters 11 verbunden, dessen Ausgang mit allen Rücksetzeingängen R der fünf D-Flip-Flops 5, 6, 7, 9 und 10 verbunden ist.

Der Phasendetektor 1 mit seiner Auswahleinheit 4 und seiner Vergleichseinheit 8 reagiert auf die ansteigenden Flanken der angelegten Taktsignale CLK0, CLK4, CLK8, CLK12, CLK16, wobei mit CLKn (n = 1 bis 16) jeweils das Ausgangssignal der n-ten Verzögerungsstufe Vn bezeichnet ist. Durch die Schaltung des Phasendetektors 1 gemäß Fig. 2 wird erreicht, daß bei gewünschter Verzögerung durch die Verzögerungsstufen V1-V16 bzw. bei geringer Abweichung der Phasendetektor 1 auf jede ansteigende Flanke des am Ende der Verzögerungskette 3 ausgegebenen verzögerten Taktsignals CLK16 reagiert, wohingegen in einem Fehlerfall, bei dem die Verzögerung der Verzögerungsstufe V1 bis V16 z. B. doppelt so groß wie gewünscht ist, nur jede zweite Flanke des verzögerten Taktsignals CLK16 ausgewertet wird, so daß der erfindungsgemäße Regelkreis immer korrekt einrastet, wie im folgenden unter Bezugnahme auf Fig. 3 und 4 detaillierter dargelegt wird.

In Fig. 3 sind die Taktsignale CLK0 bis CLK16 für den Fall dargestellt, daß die Verzögerung der Verzögerungsstufen V1-V16 nur geringfügig von dem gewünschten Wert abweicht. Das Eingangstaktsignal CLK0 weist hier ein symmetrisches Tastverhältnis auf. Aufgrund der Aktivierungseinheit 4 wird das vierte D-Flip-Flop 9 der Vergleichseinheit 8 erst dann auf ansteigende Flanke des verzögerten Taktsignals CLK16 sensitiv bzw. freigegeben, wenn zuerst eine ansteigende Flanke nach der vierten Verzögerungsstufe V4, dann eine ansteigende Flanke nach der achten Verzögerungsstufe V8 und danach eine ansteigende Flanke nach der zwölften Verzögerungsstufe V12 aufgetreten sind, da nur in diesem Fall die Datenausgänge Q der drei D-Flip-Flops 5, 6, 7 der Auswahleinheit nacheinander gesetzt werden (von einem logisch niedrigen in einen logischen hohen Zustand), wie schematisch durch die Pfeile 13, 14 und 15 in Fig. 3 angedeutet ist.

Dadurch liegt der Dateneingang D des vierten D-Flip-Flops 9 der Vergleichseinheit 8 erst nach Auftreten der Flanken an den D-Flip-Flops 5-7 auf einem logisch hohen Zustand, der bei der nächsten ansteigenden Flanke des verzögerten Taktsignals CLK16 über den Datenausgang Q ausgegeben wird. Somit führt die Vergleichseinheit 8 den durch den Pfeil 16 angedeuteten Flankenvergleich der Taktsignale CLK0 und CLK16 durch, stellt die Phase bzw. Phasenabweichung fest und ermittelt daraus mittels des Subtrahierens 12 das Stellsignal K. Der ideale Zustand und somit die genaueste Verzögerung liegt dann vor, wenn die Phasenabweichung bzw. die Phase Null ist. In diesem Fall treten die beiden Flanken der an beiden Detektoreingängen D1, D2 anliegenden Taktsignale CLK0 und CLK16 gleichzeitig auf.

Wenn sowohl der Ausgang Q des vierten als auch des fünften D-Flip-Flops 9, 10 gleichzeitig auf einem logisch hohen Potential sind, ist der Vergleich abgeschlossen und es werden alle D- Flip-Flops 5, 6, 7, 9, 10 über das NAND-Gatter 11 zurückgesetzt, so daß ein neuer Phasenvergleich durchgeführt werden kann, der dann wieder in der vorstehend beschriebenen Art erfolgt. Somit rastet der Regelkreis korrekt ein, wobei jede ansteigende Flanke des verzögerten Taktsignals CLK16 ausgewertet wird.

Wenn nun, wie in Fig. 4 angedeutet ist, die Verzögerung der Verzögerungsstufen V1 bis V16 doppelt so groß wie gewünscht ist, würde ohne die Auswahleinheit 4 der mittels der gestrichelten Linie 17 angedeutete Flankenvergleich durchgeführt werden, so daß der Phasendetektor 1 fehlerhaft einrasten würde. Da jedoch das vierte D-Flip-Flop 9 nach Abschluß eines Flankenvergleichs für das verzögerte Taktsignal CLK16 gesperrt ist (Datenausgang Q des D-Flip-Flops liegt auf logisch niedrigem Zustand) und erst dann auf das verzögerte Taktsignal CLK16 sensitiv geschaltet wird, wenn die ansteigenden Flanken nach der vierten, achten und dann nach der zwölften Verzögerungsstufe V4, V8, V12 aufgetreten sind, wertet die Vergleichseinheit 8 nur jede zweite ansteigende Flanke des verzögerten Taktsignals CLK16 aus, das von der Verzögerungskette 3 an ihrem Ende ausgegeben wird, wie schematisch durch die in Fig. 4 eingezeichneten Pfeile 18, 19, 20 und 21 dargestellt ist.

Mit der in Fig. 2 gezeigten Auswahleinheit 4 kann der Phasendetektor 1 auch dreifache und vierfache Verzögerungen erkennen und ein fehlerhaftes Einrasten des Regelkreises verhindern.

Falls nur die zweifache Verzögerung verhindert werden soll, so langt es, wenn die Auswahleinheit 4 nur das zweite D-Flip-Flop 6 umfaßt, das den Ausgang VA8 nach der achten Verzögerungsstufe V8 abfragt, wobei in diesem Fall am Dateneingang D das Potential VDD anliegt und der Datenausgang Q des D-Flip-Flops 6 mit dem Dateneingang D des vierten D- Flip-Flops 9 der Vergleichseinheit 8 verbunden ist.

Entsprechend kann durch Abfragen zusätzlicher Ausgänge in der Verzögerungskette 3 größere Verzögerungen erkannt und kompensiert werden, wobei bei 16 Verzögerungsstufen maximal die 16-fache Verzögerung erkennbar und kompensierbar ist.

Besonders bevorzugt ist es, wenn jeder Ausgang VA1 bis VA16 der Vergrößerungskette 3 die gleiche Last sieht. Dies kann beispielsweise bei der in Fig. 2 gezeigten Ausführungsform dadurch erreicht werden, daß an den Ausgängen VA1 bis VA3, VA5 bis VA7, VA9 bis VA11, VA13 bis VA15 jeweils eine Eingangsstufe (nicht gezeigt) angeschlossen ist, die dem Triggereingang C der D-Flip-Flops 5, 6, 7 und 9 entspricht. Dadurch ist es leicht möglich, für jede der Verzögerungsstufen V1 bis V16 die gleiche Verzögerung einzustellen.

In Fig. 5 ist der Signalverlauf über die Zeit (etwa 40 ns) gemäß einer Schaltungssimulation bei einem Regelkreis gemäß der Ausführungsform von Fig. 2 im Vergleich zu einem Regelkreis ohne Auswahleinheit 4 gezeigt, wobei bei der Schaltungssimulation die Verzögerungskette 3 statt sechzehn zweiunddreißig Verzögerungsstufen aufwies, so daß die drei D-Flip-Flops 5, 6 und 7 der Auswahleinheit 4 den Ausgang der achten, sechzehnten und vierundzwanzigsten Verzögerungsstufe abfragen. Das Eingangstaktsignal wird wieder mit CLK0 bezeichnet, und die Taktsignale CLK2, CLK4, CLK6, CLK8, CLK32 sind die Ausgangssignale der zweiten, vierten, sechsten, achten bzw. 32-ten Verzögerungsstufe. Die Ausgangssignale an den Ausgängen der D-Flip-Flops 5, 6 und 7 sind mit Q5, Q6, Q7 bezeichnet, das Ausgangssignal des NAND- Gatters 11 ist mit A11 bezeichnet, die Ausgangssignale der Datenausgänge Q der D-Flip-Flops 9, 10 der Vergleichseinheit 8 sind mit Q9 und Q10 bezeichnet und die entsprechenden Ausgangssignale für den Fall ohne Aktivierungseinheit 4 der Vergleichseinheit 8 sind mit Q9', Q10' und A11' bezeichnet.

Wie der Darstellung in Fig. 5 zu entnehmen ist, geht im Fall des erfindungsgemäßen Regelkreises das Ausgangssignal Q10 zuerst auf ein hohes Potential (Zeitpunkt T1) und gelangt das Ausgangssignal Q9 erst zum Zeitpunkt T2 in den logisch hohen Zustand, so daß der Phasendetektor 1 in die richtige Richtung regelt. Sobald beide Ausgangssignale Q9 und Q10 im logisch hohen Zustand sind, wird mittels des NAND-Gatters 11 das Rücksetzsignal erzeugt, so daß alle D-Flip-Flops 5, 6, 7, 9 und 10 zurück gesetzt werden.

Bei der Ausführungsform ohne Auswahleinheit 4 geht jedoch zuerst das Ausgangssignal Q9' in den logisch hohen Pegel (Zeitpunkt T0) und danach geht erst das Ausgangssignal Q10' in den hohen Pegel (Zeitpunkt T1), so daß ohne die Auswahleinheit 4 eine Regelung in die falsche Richtung und ein falsches Einrasten erfolgt.

In Fig. 6 ist eine weitere Ausführungsform des erfindungsgemäßen Regelkreises gezeigt, wobei in gleicher Weise wie in Fig. 2 lediglich der Phasendetektor 1 und die Verzögerungskette 3 zur Vereinfachung der Darstellung gezeigt sind.

Bei der Ausführungsform von Fig. 6 sind im Gegensatz zu der Ausführungsform von Fig. 2 die D-Flip-Flops 5, 6, 7 der Aktivierungseinheit 4 nicht hintereinander bzw. in Reihe geschaltet, sondern jeder Dateneingang D der D-Flip-Flops 5, 6, 7 liegt auf logisch hohem Potential (Potential VDD). Dies entspricht eher einer Parallelschaltung. Ferner ist noch ein weiteres NAND-Gatter 22 mit vier Eingängen vorgesehen, mit denen die Datenausgänge Q der D-Flip- Flops 5, 6, 7 der Auswahleinheit 4 sowie der Datenausgang Q des D-Flip-Flops 9 der Vergleichseinheit 8 verbunden sind, wobei auch der Dateneingang D des D-Flip-Flops 9 auf logisch hohem Potential (VDD) liegt. Der Ausgang des NAND-Gatters 22 und der Datenausgang Q des D-Flip-Flops 10 sind mit dem Subtrahierer 12 verbunden, der das Stellsignal K ausgibt.

Auch bei der in Fig. 6 gezeigten Ausführungsform wird somit die Vergleichseinheit 8 für die ansteigende Flanke des verzögerten Taktsignals CLK16 (das von der sechzehnten Verzögerungsstufe V16 ausgegeben wird) erst dann sensitiv, wenn zuerst die Flanke nach der vierten, achten und danach der zwölften Verzögerungsstufe V4, V8, V12 aufgetreten sind.

Die in den obigen Ausführungsformen beschriebenen D-Flip-Flops können beispielsweise durch NAND-Gatter realisiert werden.

Die Verzögerungsstufen können auch mittels stromgesteuerter Differenzverstärker verwirklich werden, wodurch Schwankungen der Versorgungspotentiale (VSS, VDD) besser kompensierbar sind.

Claims (9)

1. Anordnung eines Regelkreises bestehend aus einem Regelkreis-Eingang (E), dem ein Taktsignal zugeführt wird, einem Phasendetektor (1) mit zwei Detektoreingängen (D1, D2) aufweist, wobei ein erster Detektoreingang mit dem Regelkreis-Eingang (E) verbunden ist, einer Verzögerungskette (3), deren Anfang mit dem Regelkreis- Eingang (E) und deren Ende mit dem zweiten Detektoreingang (D2) verbunden ist, wobei die Verzögerungskette aus n hintereinander geschaltenen, die Verzögerung einstellbaren Verzögerungsstufen (V1 . . . Vn) besteht und wobei der Phasendetektor (1) einen zeitlichen Vergleich zwischen zwei Flanken der Signale durchführt, die an beiden Detektoreingängen anliegen, daraus ein Stellsignal (K) zur Einstellung der Verzögerungsstufen ableitet und dieses an die Verzögerungsstufen weiter gibt, dadurch gekennzeichnet, daß der Phasendetektor (1) eine Auswahleinheit (4) für den zweiten Detektoreingang (D2) aufweist, die das durch die Verzögerungskette (3) laufende Signal an mindestens zwei Stellen der Verzögerungskette (3) abgreift, wobei die Reihenfolge der Abgriffe dem zeitlichen Durchlaufen der Verzögerungskette eines Signals entspricht und wobei die Auswahleinheit (4) jeweils den zweiten Detektoreingang (D2) für das verzögerte Taktsignal (CLK16) so lange sperrt, bis sie erstmals eine Flanke im abgegriffenen Ausgangsignal (CLK4) am ersten Signalabgriffs erfaßt und danach jeweils erstmalig eine Flanke in den darauffolgenden Signalabgriffen in der Reihenfolge der Abgriffstellen zwischen den verschiedenen Verzögerungsstufen erfaßt und der Phasendetektor und die Auswahleinheit nach einem Vergleich zurückgesetzt wird.

2. Anordnung eines Regelkreis nach Anspruch 1, dadurch gekennzeichnet, daß der Phasendetektor (1) eine Auswahleinheit (4) für den zweiten Detektoreingang (D2) aufweist, die eine durch die aus n-Verzögerungsstufen (V1 bis Vn) bestehende Verzögerungskette (3) mit mindestens zwei und bis zu n - 1 verschiedenen Stellen zwischen jeweils zwei verschiedenen Verzögerungsstufen Vx und Vx + 1 (0 < x < n) mit insgesamt z Abgriffstellen (1 < z <= n - 1) abgreift und jeweils nach Vergleichsende den zweiten Detektoreingang (D2) für das verzögerte Taktsignal (CLK16) so lange sperrt, bis sie nach Vergleichsende erstmals eine Flanke im abgegriffenen Aussgangssignal (CLK4) der dem Anfang der Verzögerungskette am nächsten kommenden Abgriffsstelle zwischen zwei verschiedenen Verzögerungsstufen erfaßt und danach jeweils erstmals eine Flanke an weiteren z - 1 Abgriffstellen erfaßt, wobei die Abgriffstelle y - 1 näher am Anfang der Verzögerungskette als die Abgriffstelle y liegt und die Abgriffstelle y - 1 das Signal zeitlich früher als die Abgriffstelle y erfaßt (y <= z).

3. Anordnung eines Regelkreis nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Phasendetektor (1) eine Vergleichseinheit (8) mit zwei D-Flip-Flop-Schaltungen (9, 10) aufweist, wobei die Trigger-Eingänge (C) der D-Flip-Flops (9, 10) die beiden Detektoreingänge (D1, D2) bilden.

4. Anordnung eines Regelkreis nach Ansprüchen 1 oder 2, dadurch gekennzeichnet, daß die Auswahleinheit (4) für jedes an der Abgriffstelle y abzugreifende Ausgangssignal jeweils eine D-Flip-Flop- Schaltung aufweist, dessen Triggereingang (C) mit dem entsprechenden abgegriffenen Ausgangssignal beaufschlagt ist.

5. Anordnung eines Regelkreis nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Verzögerungskette (3) so ausgebildet ist, daß die Last am Ausgang jeder Verzögerungsstufe (V1, V2, . . . Vn) gleich ist.

6. Anordnung nach Regelkreis nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Verzögerungsstufen (V1, . . . Vn) jeweils einen stromgesteuerten Inverter oder einen stromgesteuerten Differenzverstärker umfassen.

7. Anordnung eines Regelkreis nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß jede Verzögerungsstufe (V1, . . . Vn) die gleiche Verzögerung aufweist.

8. Anordnung eines Regelkreis nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Sollverzögerung der Verzögerungskette (3) einer Periode des angelegten Taktsignals (CLK0) entspricht.

9. Anordnung eines Regelkreis nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß sowohl die Vergleichseinheit (8) als auch die Auswahleinheit (4) nur auf steigende oder fallende Flanken ansprechen.