DE102008008050B4

DE102008008050B4 - Auf digitaler Verzögerungsleitung basierender Frequenz-Synthesizer

Info

Publication number: DE102008008050B4
Application number: DE102008008050.0A
Authority: DE
Inventors: Ping-Ying Wang
Original assignee: MediaTek Inc
Current assignee: MediaTek Inc
Priority date: 2007-02-09
Filing date: 2008-02-08
Publication date: 2017-08-24
Anticipated expiration: 2028-02-09
Also published as: CN101242184B; US20080191750A1; TWI350658B; CN101242184A; TW200835159A; DE102008008050A1; US8149022B2

Abstract

Frequenz-Synthesizer (200), mit einem Delta-Sigma-Modulator (233) zum Empfangen eines Periodensteuerworts (PCW), zum Akkumulieren des Periodensteuerworts (PCW) während eines Akkumulierungsvorgangs, zum Subtrahieren eines ersten Steuersignals (Sm) vom empfangenen Periodensteuerwort (PCW) und Akkumulieren der Differenz (SD) auf das akkumulierte Periodensteuerwort (PCW) während eines Eintragvorgangs, und zum Erzeugen eines Phasenauswahlsignals (S) basierend auf dem akkumulierten Periodensteuerwort (PCW), und mit einer Verzögerungsleitungseinheit (250) zum Erzeugen eines Ausgangstaktsignals (CLKout) auf der Grundlage des Phasenauswahlsignals (S); gekennzeichnet durch eine Werteinstellungsvorrichtung (240) zum Erzeugen des ersten Steuersignals (Sm), welche ein zweites Steuersignal (SC) empfängt; und dadurch, dass das Subtrahieren des ersten Steuersignals (Sm) vom empfangenen Periodensteuerwort (PCW) und das Akkumulieren der Differenz (SD) auf das akkumulierte Periodensteuerwort (PCW) während des Eintragvorgangs erfolgt, wenn das während dem Akkumulierungsvorgang akkumulierte Periodensteuerwort (PCW) einen Schwellenwert als Basiszahl (A) erreicht, die Basiszahl (A) einstellbar ist und durch einen Kalibrierungsvorgang der Verzögerungsleitungseinheit (250) bestimmt wird; und die Verzögerungsleitungseinheit (250) das Ausgangstaktsignal (CLKout) und das zweite Steuersignal (SC) gemäss dem Phasenauswahlsignal (S) und einem zweiten Taktsignal (CLKdiv) erzeugt.

Description

Die vorliegende Erfindung betrifft einen auf einer digitalen Verzögerungsleitung basierenden Frequenz-Synthesizer gemäß dem Oberbegriff der Ansprüche 1 und 16 sowie ein zugehöriges Verfahren zum Kompensieren einer Temperaturveränderung in einem Frequenz-Synthesizer.
Mit der Entwicklung moderner Multimedia-Unterhaltungssysteme wurde viel Aufwand aufgebracht, um die steigenden Anforderungen an die Auflösung, die Bandbreite und die Umschaltgeschwindigkeit von Frequenz-Synthesizern zu erfüllen. Herkömmlicherweise werden diese Anforderungen mit Hilfe eines Frequenz-Synthesizers mit klassischem analogen phasengekoppelten Regelkreis (APLL) erfüllt. Jedoch werden die Umschaltgeschwindigkeit und die Auflösung der Synthesizer immer wichtiger, und herkömmliche APLLs sind für diese Anwendungen nicht geeignet, da sie nicht in der Lage sind, gleichzeitig eine schnelle Frequenzumschaltung und eine hohe Auflösung ohne zu große Komplexität der Ausgestaltung bereitzustellen. Weiterhin ist es erwünscht, Signale wegen der relativen parametrischen Stabilität von digitalen Schaltungen durch Alterung und Temperaturveränderungen vollständig digital zu verarbeiten, um die Störsicherheit zu verbessern. Zusätzlich können vollständig digitale Systeme mit geringer Versorgungsspannung versorgt werden, wie z. B. einer Spannung von 1,2 V. Weiterhin kann eine vollständig digitale Schaltung mit einer auf einer Widerstands-Transistor-Logik (RTL) basierenden Ausgestaltung implementiert werden, die eine hohe Produktivität bietet.
US20010036240 offenbart einen Frequenzsynthesizer gemäß dem Oberbegriff des Anspruches 1, in dem eine Phasenanpassung mittels eines Phasenakkumulators erfolgt.
DE 103 26 164 A1 offenbart in einen Frequenzsynthesizer, der einen Phasensollwert empfängt, den Phasensollwert über eine Delta-Sigma-Einheit korrigiert und den korrigierten Phasensollwert an eine Verzögerungseinheit ausgibt. Die Verzögerungseinheit erzeugt auf Grundlage des korrigierten Phasensollwertes ein Startsignal mit einer Frequenz.
US 6,072,347 offenbart einen Frequenzsynthesizer zum Verzögern eines Eingangstaktes.
WO 01/61858 A1 offenbart einen Phasendetektor zum Ermitteln eines Fehlers (error) zwischen der Phase eines Referenztaktes und der Phase eines zurückgeführten Taktes. Eine Sigma-Delta-Logik steuert, mit welcher Frequenz der zurückgeführte Takt geteilt werden soll.
Vor diesem Hintergrund ist es eine Aufgabe der vorliegenden Erfindung, einen auf einer digitalen Verzögerungsleitung basierenden Frequenz-Synthesizer bereitzustellen, der Signale bei einer niedrigen Versorgungsspannung vollständig digital verarbeiten kann, um die Störsicherheit zu verbessern und eine hohe Produktivität zu bieten.
Diese Aufgabe wird durch einen Frequenz-Synthesizer gemäß Anspruch 1 und 17 und durch ein Verfahren gemäß Anspruch 23 und 25 gelöst. Die abhängigen Ansprüche betreffen entsprechende Weiterentwicklungen und Verbesserungen.
Im Folgenden wird die Erfindung weiter anhand eines Beispiels unter Bezugnahme auf die beigefügten Zeichnungen erläutert, in denen:
1 die Architektur eines Frequenz-Synthesizers gemäß einem Ausführungsbeispiel der vorliegenden Erfindung zeigt,
2 die Architektur eines Frequenz-Synthesizers gemäß einem Ausführungsbeispiel der vorliegenden Erfindung zeigt,
3 die Architektur der in 2 gezeigten Verzögerungsleitungseinheit gemäß einem Ausführungsbeispiel der vorliegenden Erfindung zeigt,
4 die Architektur der in 3 gezeigten digitalen Verzögerungsleitung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung zeigt,
5 ein Funktionsblockdiagramm für eine vollständig digitale Arbeitszykluskorrektur gemäß einem Ausführungsbeispiel der vorliegenden Erfindung zeigt,
6 die Ausgestaltung der Logikschaltung der in 5 gezeigten ersten Flip-Flop-Schaltung zeigt,
7 die Signalwellenformen bezüglich der Operation der vollständig digitalen Arbeitszykluskorrektur gemäß einem Ausführungsbeispiel der vorliegenden Erfindung zeigt,
8 ein Funktionsblockdiagramm für einen vollständig digitalen Frequenz-Multiplizierer gemäß einem Ausführungsbeispiel der vorliegenden Erfindung zeigt,
9 die Ausgestaltung der Logikschaltung der in 8 gezeigten zweiten Flip-Flop-Schaltung zeigt, und
10 die Signalwellenformen bezüglich der Operation des vollständig digitalen Frequenz-Multiplizierers gemäß einem Ausführungsbeispiel der vorliegenden Erfindung zeigt.
Es sei auf 1 Bezug genommen. 1 zeigt die Architektur eines Frequenz-Synthesizers 100. Der Frequenz-Synthesizer 100 umfasst: einen Periodensteuerwort-Generator 110, einen Addierer 120 mit einem ersten Eingangsanschluss, der mit dem Periodensteuerwort-Generator 110 gekoppelt ist; einen Akkumulator 130; einen Signalgenerator 140, der verwendet wird, um ein Steuersignal Smc zu erzeugen, der mit einem zweiten Eingangsanschluss des Addierers 120 gekoppelt ist; einen DLL (Delay-Locked Loop) 150, einen Multiplexer (MUX) 160; und einen analogen phasengekoppelten Regelkreis (APPL) 170.
Der Periodensteuerwort-Generator 110 wird verwendet, um ein Periodensteuerwort PCW bereitzustellen, das in den ersten Eingangsanschluss des Addierers 120 eingegeben wird. Der Addierer 120 erzeugt ein Differenzsignal SD durch Addieren des Steuersignals Smc zum Periodensteuerwort PCW. Der Akkumulator 130 empfängt das Differenzsignal SD vom Addierer 120 und addiert das Differenzsignal SD zu einem Summensignal Sacc zum Aufrechnen des Summensignals Sacc, wobei angenommen wird, dass dieses ein K-Bit-Signal ist, wobei K eine positive Ganzzahl ist, und zum Erzeugen eines Trägersignals CA. Normalerweise wechselt das Trägersignal CA von einem logischen Wert „0” zu einem logischen Wert „1”, während ein Austragsvorgang auftritt. Jedoch kann der Akkumulator 130 so ausgelegt sein, dass er einen Austragsvorgang auf der Grundlage eines N-Bit-Signals aufweist und der Wert von N kann so gewählt werden, dass er eine positive Ganzzahl nicht größer als K ist. Deshalb kann das K-Bit-Summensignal Sacc als ein N-Bit-Summensignal Sacc funktionieren.
Der Signalgenerator 140 dient dazu, das Steuersignal Smc, das gleich einer negativen Menge von 2N korrespondierend zu der Basisträgerzahl des N-Bit-Signals ist, zum Addierer 120 zu liefern, um eine Träger-Reset-Operation gemäß dem Trägersignal CA, das vom Akkumulator 130 erzeugt wurde, zu ermöglichen. Das heißt, der Signalgenerator 140 liefert ein Steuersignal Smc mit einem Wert von –2N zum Addierer 120, wenn das Trägersignal CA von einem logischen Wert „0” zu einem logischen Wert „1” wechselt, und anderenfalls liefert der Signalgenerator 140 ein Steuersignal Smc mit einem Nullwert an den Addierer 120.
Der DLL 150 wird durch ein Referenz-Taktsignal CLKref mit einer voreingestellten Frequenz fref getaktet und erzeugt gemäß dem Referenz-Taktsignal CLKref eine Vielzahl von Multiphasen-Taktsignalen CK0, CK1...CK2N – 1 mit der gleichen Frequenz. Dieser Vorgang ist den Fachleuten auf dem Gebiet bekannt und eine weitere Beschreibung des Vorgangs wird deshalb der Kurze wegen weggelassen.
Der Multiplexer (MUX) 160 ist mit dem Akkumulator 130 und dem DLL 150 gekoppelt, um das N-Bit-Summensignal Sacc als ein Auswahlsignal und die Vielzahl von Taktsignalen CK0, CK1...CK2N – 1 als Eingangssignale zu empfangen, und wählt gemäß dem Summensignal Sacc eines der Taktsignale CK0, CK1...CK2N – 1 als das Ausgangstaktsignal CLKout aus.
Der analoge phasengekoppelte Regelkreis (APLL) 170 empfängt das Ausgangstaktsignal CLKout und kann ein Sekundär-Ausgangstaktsignal CLKtwf mit einer zur Frequenz des Ausgangstaktsignals doppelten Frequenz erzeugen. Dieser Vorgang ist den Fachleuten auf dem Gebiet ebenfalls bekannt und eine weitere Beschreibung des Vorgangs wird deshalb der Kürze wegen weggelassen.
2 zeigt die Architektur eines Frequenz-Synthesizers 200 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Der Frequenz-Synthesizer 200 umfasst einen Periodensteuerwort-Generator (PCW-Generator) 210, einen Delta-Sigma-Modulator 233, einen Frequenz-Dividierer 234 und eine Verzögerungsleitungseinheit 250.
Der Periodensteuerwort-Generator 210 stellt das Periodensteuerwort PCW bereit. Der Delta-Sigma-Modulator 233 umfasst, zum Beispiel, einen Addierer 220, einen Akkumulator 232 und einen Quantisierer 235. Der Akkumulator 232 ist eine bekannte technische Einrichtung und kann durch einen Addierer 236 und ein 1/Z-Element 237 implementiert sein. Andere Arten von Delta-Sigma-Modulatoren können auf der Grundlage verschieden ausgewählter Ausgestaltungen verwendet werden. Der Frequenz-Dividierer 234 dividiert ein Referenz-Taktsignal CLKref durch P oder P + 1 in ein erstes Taktsignal CLKdiv, wobei P eine Ganzzahl ist. Der Delta-Sigma-Modulator 233 wird durch das erste Taktsignal CLKdiv getaktet.
Der Addierer 220 erzeugt ein Differenzsignal SD durch Subtrahieren eines ersten Steuersignals Sm von PCW. Der Delta-Sigma-Modulator 233 erzeugt ein Phasenauswahlsignal S, welches in diesem Ausführungsbeispiel ein K-Bit-Signal ist. K ist eine positive Ganzzahl. Der Delta-Sigma-Modulator 233 erzeugt außerdem ein Trägersignal CA. Der Dividierer 234 erzeugt das erste Taktsignal CLKdiv durch Ausführen eines P- oder P + 1-Dividiervorgangs am Referenz-Taktsignal CLKref auf der Grundlage des Trägersignals CA. Zum Beispiel erzeugt der Dividierer 234 das erste Taktsignal CLKdiv durch Dividieren des Referenz-Taktsignals CLKref durch P, wenn das Trägersignal CA gleich dem logischen Wert „0” ist, und der Dividierer 234 erzeugt das erste Taktsignal CLKdiv durch Dividieren des Referenz-Taktsignals CLKref durch P + 1, wenn das Trägersignal CA gleich dem logischen Wert „1” ist. Deshalb ist der Dividierer 234 im Wesentlichen ein P/P + 1-Zähler, und der P/P + 1-Zähler kann ein asynchroner Zähler mit einer Vielzahl von kaskadenverbundenen Flip-Flops sein, um den P- oder P + 1-Dividiervorgang am Referenz-Taktsignal CLKref durchzuführen.
Der vom ersten Taktsignal CLKdiv getaktete Akkumulator 232 akkumuliert das Differenzsignal SD und erzeugt das Phasenauswahlsignal S. Das Phasenauswahlsignal S wird verwendet, um verschiedene Phasen von CLKout, die von der Verzögerungsleitungseinheit 250 erzeugt wurden, auszuwählen. Ein vorbestimmter Wert A könnte für den Quantisierer 235 festgelegt werden, um das Trägersignal CA zu erzeugen. Wenn zum Beispiel ein Wert 55 (Wert A) für den Quantisierer 235 festgelegt wird, wird das Trägersignal CA auf „1” gesetzt, sobald die Ausgabe des Akkumulators 232 55 erreicht. Ein Eintragvorgang wird vom Addierer 220 durchgeführt, indem das erste Steuersignal Sm von PCW subtrahiert wird. Das erste Steuersignal Sm wird während der Eintragoperation auf den Wert A gesetzt. Anderenfalls wird das erste Steuersignal Sm auf 0 gesetzt. Somit wiederholen sich der Akkumulierungsvorgang und der Eintragvorgang periodisch.
Der Wert A ist die Basiszahl oder der Schwellenwert für den Eintragvorgang. Der Wert A kommt vom Kalibrierungsergebnis (einem zweiten Steuersignal SC) der Verzögerungsleitungseinheit 250. Der vorbestimmte Wert A kann zum Beispiel in einer Werteinstellungsvorrichtung 240 gespeichert werden und dient als das erste Steuersignal Sm.
Der Wert A ist normalerweise nicht größer als der Wert von 2K. Die gewählte Basiszahl ist nicht auf den Wert von 2N beschränkt, wobei der Wert von N irgendeine positive Ganzzahl nicht größer als K sein kann.
3 zeigt die Architektur der Verzögerungsleitungseinheit 250 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Die Verzögerungsleitungseinheit 250 umfasst: eine digitale Verzögerungsleitung 351, eine Verzögerungseinheit 352, eine Dummy-Verzögerungsleitung 353 und eine Phasenerfassungseinheit 354.
Die digitale Verzögerungsleitung 351 empfängt das erste Taktsignal CLKdiv und das Phasenauswahlsignal S und führt einen Verzögerungsvorgang am ersten Taktsignal CLKdiv durch, um das Ausgangstaktsignal CLKout zu erzeugen.
Die Architektur der digitalen Verzögerungsleitung 351 ist schematisch in 4 gezeigt. Die digitale Verzögerungsleitung 351 umfasst eine Vielzahl von kaskadenverbundenen Zwischenspeicherstufen Buf0, Buf1...Buf2k – 1, eine Vielzahl von Kondensatoren C1, C2...C2k – 1, eine Vielzahl von Schaltern SW1, SW2...SW2k – 1, und eine Schaltersteuereinheit 410. Jeder der Vielzahl von Schaltern SW1, SW2...SW2k – 1 ist jeweils mit einem der Vielzahl von Kondensatoren C1, C2...C2k – 1 in Reihe verbunden. Weiterhin ist jeder der Vielzahl von in Reihe verbundenen Schaltern und Kondensatoren mit einer Referenzspannung Vref und dem korrespondierenden Verbindungsknoten zwischen benachbarten Zwischenspeicherstufen gekoppelt. Die Referenzspannung Vref kann die Massespannung oder die Leistungsversorgungsspannung des Systems sein. Die Schaltersteuereinheit 410 wird verwendet, um den EIN/AUS-Zustand der Vielzahl von Schaltern SW1, SW2...S2k – 1 mit Hilfe des Phasenauswahlsignals S zu steuern.
Die EIN/AUS-Zustände der Vielzahl von Schaltern SW1, SW2...SW2k – 1 werden verwendet, um den von der digitalen Verzögerungsleitung 351 durchgeführten Verzögerungsvorgang zu steuern. Während der Schalter SWn auf EIN ist, betrifft zum Beispiel der zur Zwischenspeicherstufe Bufn korrespondierende Verzögerungsvorgang nicht nur die von der Zwischenspeicherstufe Bufn verursachte Verzögerung, sondern auch die Verzögerung, die durch die Lade- und Entladewirkung des korrespondierenden Kondensators Cn erzeugt wird. Während jedoch der Schalter SWn auf AUS ist, betrifft der zur Zwischenspeicherstufe Bufn korrespondierende Verzögerungsvorgang nur die von der Zwischenspeicherstufe Bufn verursachte Verzögerung, ohne die zusätzliche Verzögerung, die durch die Lade- und Entladewirkung des korrespondierenden Kondensators Cn verursacht wird.
Während des Periodenkalibrierungsvorgangs aktiviert die Schaltersteuereinheit 410 einen Schaltersteuervorgang, der die Schalter nacheinander von SW1 bis zu den nachfolgenden Schaltern mit dem zunehmenden Phasenauswahlsignal S anschaltet, bis die Periodenkalibrierung beendet ist. Wenn das Phasenauswahlsignal S ein K-Bit-Signal ist, kann es bis zu 2k Schalter in der Verzögerungsleitung 351 steuern, um die Verzögerungsoperationen durchzuführen. Ein größerer k-Wert kann mehr Schalter steuern, wodurch eine höhere Auflösung dargestellt wird. Wenn zusätzlich die Kapazität der Kondensatoren C1, C2...C2k – 1 kleiner ist, dann ist auch jede zusätzliche Verzögerung, die zu dem Schalter im EIN-Zustand korrespondiert, kleiner, was bedeutet, dass die Verzögerungsoperation mit kleinerer Kapazität zur höheren Auflösung für den Periodenkalibrierungsvorgang korrespondiert.
Die vom Referenz-Taktsignal CLKref getaktete Verzögerungseinheit 352 empfängt das erste Taktsignal CLKdiv und erzeugt ein verzögertes zweites Taktsignal CLK2nd. Das verzögerte zweite Taktsignal CLK2nd wird von der Verzögerungseinheit 352 um eine Periode des Referenz-Taktsignals CLKref verzögert. Die Verzögerungseinheit 352 ist zum Beispiel ein D-Flip-Flop.
Die Dummy-Verzögerungsleitung 353 empfängt das zweite Taktsignal CLK2nd und erzeugt ein verzögertes drittes Taktsignal CLK3rd. Die Dummy-Verzögerungsleitung kann die gleiche wie die in 4 gezeigte digitale Verzögerungsleitung 351 sein. In einem Ausführungsbeispiel werden alle Schalter in der Dummy-Verzögerungsleitung 353 während der Kalibrierung abgeschaltet. Das heißt, die Verzögerung der Dummy-Verzögerungsleitung 353 wird nur durch die Vielzahl von kaskadenverbundenen Zwischenspeicherstufen verursacht, ohne irgendeine zusätzliche, von den Kondensatoren verursachte Verzögerung. Offensichtlich kann das Aufnehmen oder Weglassen von Bauteilen mit Ausnahme einer ähnlichen Vielzahl von kaskadenverbundenen Zwischenspeicherstufen Buf0, Buf1...Buf2k – 1 in der Dummy-Verzögerungsleitung 353 als eine Wahlmöglichkeit der Ausgestaltung betrachtet werden.
Die Phasenerfassungseinheit 354 empfängt das Ausgangstaktsignal CLKout und das dritte Taktsignal CLK3rd und erzeugt das zweite Steuersignal SC gemäß dem Phasenverhältnis zwischen dem Ausgangstaktsignal CLKout und dem dritten Taktsignal CLK3rd. Die Phasenerfassungseinheit 354 kann ein D-Flip-Flop sein. Die ansteigende Flanke des dritten Taktsignals CLK3rd wird verwendet, um das Ausgangstaktsignal CLKout zu latchen, und erzeugt das zweite Steuersignal SC.
Wie in 3 und 4 gezeigt, wird die das Ausgangstaktsignal CLKout betreffende Verzögerung durch die digitale Verzögerungsleitung 351 auf der Grundlage der Vielzahl von Zwischenspeicherstufen Buf0, Buf1...Buf2k – 1 verursacht, mit einer zusätzlichen Verzögerung durch die Kondensatoren C1, C2...C2k – 1, die zu den Schaltern im EIN-Zustand korrespondieren. Die das dritte Taktsignal CLK3rd betreffende Verzögerung wird durch die Dummy-Verzögerungsleitung 353 auf der Grundlage der Vielzahl von Zwischenspeicherstufen Buf0, Buf1...Buf2k – 1 verursacht, mit einer zusätzlichen Verzögerung durch die Verzögerungseinheit 352 mit einer Verzögerung von einer Periode des Referenz-Taktsignals CLKref. Die ansteigende Flanke des dritten Taktsignals CLK3rd latcht den hohen Taktsignalpegel des Ausgangstaktsignals CLKout und erzeugt das zweite Steuersignal SC mit einem logischen Wert „1”.
Das heißt, wenn alle Schalter SW1, SW2...SW2k – 1 der digitalen Verzögerungsleitung 351 AUS sind, ist die Verzögerungsdifferenz zwischen dem Ausgangstaktsignal CLKout und dem dritten Taktsignal CLK3rd eine Periode des Referenz-Taktsignals CLKref. Wenn jedoch die EIN/AUS-Zustände der Schalter SW1, SW2...SW2k – 1 gesteuert werden, um eine zusätzliche Verzögerung gleich einer Periode des Referenz-Taktsignals CLKref zu erzielen, erweist sich, dass das Ausgangstaktsignal CLKout und das dritte Taktsignal CLK3rd miteinander in Phase sind.
Da die Vielzahl der Schalter SW1, SW2...SW2k – 1 der digitalen Verzögerungsleitung 351 gesteuert ist, um nacheinander eingeschaltet zu werden, nimmt deshalb die Verzögerung des Ausgangstaktsignals CLKout allmählich zu, und die Verzögerungsdifferenz zwischen dem Ausgangstaktsignal CLKout und dem dritten Taktsignal CLK3rd wird allmählich verringert. Während die Verzögerungsdifferenz zwischen dem Ausgangstaktsignal CLKout und dem dritten Taktsignal CLK3rd auf Null verringert wird, latcht die ansteigende Flanke des dritten Taktsignals CLK3rd den niedrigen Taktsignalpegel des Ausgangstaktsignals CLKout und erzeugt das zweite Steuersignal SC mit einem logischen Wert „4”. Das heißt, der Zustand des zweiten Steuersignals SC der Phasenerfassungseinheit 354 wird in einem Komplementärzustand umgeschaltet. Ein vollständig digitaler Periodenkalibrierungsvorgang wurde nun erreicht.
Wenn td die zusätzliche Verzögerung, die durch einen eingeschalteten Kondensator der digitalen Verzögerungsleitung 351 einfließt, bezeichnet, wird ein ganzzahliger Wert A aus dem obigen Kalibrierungsvorgang erhalten, wobei T = A·td. T ist die Periode des Referenz-Taktsignals CLKref. Das heißt, A·td stellt einen Zeitraum dar, der im Wesentlichen gleich T ist. Deshalb könnte der Wert A als eine Basiszahl zum Eintragen verwendet werden. Im Falle einer Temperaturveränderung kann ein neuer A-Wert durch den obigen Kalibrierungsvorgang bestimmt werden und dient als eine neue Basiszahl des Akkumulators 232.
Weiterhin kann das zweite Steuersignal SC auch verwendet werden, um geringfügige Periodenkorrekturen am Ausgangstaktsignal CLKout durchzuführen. Das heißt, wenn die durch die Operationsvorgänge des Frequenz-Synthesizers 200 verursachte Verzögerung wegen Alterung der Vorrichtung, Veränderung der Temperatur oder anderen Faktoren von dem erwünschten Wert abweicht, kann die Zeitsteuerung für die Werteinstellungsvorrichtung 240, um das erste Steuersignal Sm für eine Träger-Reset-Operation zu erzeugen, aufgrund einer abweichenden Latch-Zeitsteuerung zum Erzeugen des zweiten Steuersignals SC aus der Verzögerungsleitungseinheit 250 von einer erwünschten Situation abweichen.
Unter solchen Umständen kann der Periodensteuerwort-Generator 210 den Wert des Periodensteuerworts PCW gemäß dem zweiten Steuersignal SC einstellen. Wenn z. B. Tdesirable die erwünschte Pierode des Ausgangstaktsignals CLKout darstellt und Tvariation die abweichende Periode des Ausgangstaktsignals CLKout darstellt, dann kann der Periodensteuerwort-Generator 240 ein Verhältnis R von Tvariation zu Tdesirable berechnen und das Periodensteuerwort PCW durch das Verhältnis R dividieren, um die Periodenabweichung des Ausgangstaktsignals CLKout zu kompensieren, während der Zustand des zweiten Steuersignals SC zu einem Komplementärzustand umgeschaltet wird. Dementsprechend wird die erwünschte Periode Tdesirable des Ausgangstaktsignals CLKout aus der abweichenden Periode Tvariation wiederhergestellt.
Der vollständig digitale Frequenz-Synthesizer 200 eines Ausführungsbeispiels der vorliegenden Erfindung kann angewandt werden, um einen vollständig digitalen Arbeitszyklus-Korrekturschaltkreis zu vereinfachen. Der Frequenz-Synthesizer 200 kann modifiziert werden, um ein erstes Hilfs-Taktsignal CLK0, das zu einem PCW mit einem Nullwert korrespondiert, und ein zweites Hilfs-Taktsignal CLK180, das zu einem PCW mit einem vorbestimmten Halbwert korrespondiert, auszugeben. Unter solchen Umständen weist das zweite Hilfs-Taktsignal CLK180 eine Phasenverschiebung von 180 Grad in Bezug auf das erste Hilfs-Taktsignal CLK0 auf.
5 zeigt ein Funktionsblockdiagramm einer ersten Hilfsschaltung 500. Die erste Hilfsschaltung 500 umfasst: einen ersten Anstiegsflanken-Detektor 510, einen zweiten Anstiegsflanken-Detektor 520, und eine erste Flip-Flop-Schaltung 530. Der erste Flankenanstiegs-Detektor 510 empfängt das erste Hilfs-Taktsignal CLK0 und erzeugt ein erstes Triggersignal St1 an den ansteigenden Flanken des ersten Hilfs-Taktsignals CLK0. Der zweite Anstiegsflanken-Detektor 520 empfängt das zweite Hilfs-Taktsignal CLK180 und erzeugt ein zweites Triggersignal St2 an den ansteigenden Flanken des zweiten Hilfs-Taktsignals CLK180. Die erste Flip-Flop-Schaltung 530 empfängt das erste Triggersignal St1 und das zweite Triggersignal St2 und erzeugt ein viertes Taktsignal CLK4th. Das vierte Taktsignal CLK4th wechselt von „0” zu „1”, während es einen Impuls des ersten Triggersignals St1 empfängt, und wechselt von „1” zu „0”, während es einen Impuls des zweiten Triggersignals St2 empfängt.
Die Schaltkreise des ersten Anstiegsflanken-Detektors 510 und des zweiten Anstiegsflanken-Detektors 520 können durch eine einfache logische Schaltkreisausgestaltung implementiert werden, die nachfolgend beschrieben wird. Der Anstiegsflanken-Detektor kann ein 2-Eingangs-UND-Gatter und ein NICHT-Gatter umfassen. Das Eingangstaktsignal des Anstiegsflanken-Detektors ist sowohl mit dem Eingang des NICHT-Gatters als auch mit einem Eingang des 2-Eingangs-UND-Gatters gekoppelt. Der Ausgang des NICHT-Gatters ist mit dem anderen Eingang des 2-Eingangs-UND-Gatters gekoppelt, und ein Ausgangsimpuls kann am Ausgang des 2-Eingangs-UND-Gatters erzeugt werden, der zu der ansteigenden Flanke des Eingangstaktsignals korrespondiert. Die Funktionsweise des vorgenannten Anstiegsflanken-Detektors ist den Fachleuten auf dem Gebiet gut bekannt und deshalb wird eine weitere Erläuterung der Funktionsweise der Kürze wegen weggelassen.
Die erste Flip-Flop-Schaltung 530 kann durch die in 6 gezeigte Ausgestaltung einer Logikschaltung implementiert sein. Die in 6 gezeigte erste Flip-Flop-Schaltung 530 umfasst: einen T-Flip-Flop 610; ein 2-Eingangs-ODER-Gatter 620; ein erstes 2-Eingangs-UND-Gatter 630; und ein zweites 2-Eingangs-UND-Gatter 640. Der T-Flip-Flop 610 umfasst: einen T-Eingangsanschluss, einen Latch-Taktsignalanschluss, einen ersten Ausgangsknoten Q und einen zweiten Ausgangsknoten Qquer zum Ausgeben eines logischen Signals, das zu einem am ersten Ausgangsknoten Q ausgegebenen logischen Signal komplementär ist. Der T-Flip-Flop 610 wechselt seinen Ausgangsstatus bei Auftreten des Triggerimpulses, der in den Latch-Taktsignalanschluss eingeben wird.
Wenn das vierte Taktsignal CLK4th einen logischen Wert „0” beibehält, was bedeutet, dass der logische Wert des ersten Ausgangs Q „0” ist und der logische Wert des zweiten Ausgangs Qquer „1” ist, wird das zweite Triggersignal St2 durch das zweite 2-Eingangs-UND-Gatter 640 mit einem Eingang gleich dem ersten Ausgang Q mit einem logischen Wert „0” deaktiviert. Jedoch wird das erste Triggersignal St1 durch das erste 2-Eingangs-UND-Gatter 630 mit einem Eingang gleich dem zweiten Ausgang Qquer mit einem logischen Wert „1” aktiviert.
Unter solchen Umständen wird der Latch-Taktsignalanschluss des T-Flip-Flops 610 vom ersten Triggersignal St1 über das erste 2-Eingangs-UND-Gatter 630 und das 2-Eingangs-ODER-Gatter 620 gesteuert. Wenn also Triggerimpulse des ersten Triggersignals St1 in den Latch-Taktsignalanschluss eingegeben werden, wechselt der Ausgangszustand des T-Flip-Flops 610 in einen Komplementärzustand. Das heißt, der logische Wert des ersten Ausgangs Q wechselt zu „1” und der logische Wert des zweiten Ausgangs Qquer wechselt zu „0”. Dementsprechend wechselt das vierte Taktsignal CLK4th in einen logischen Wert „1”.
Wenn das vierte Taktsignal CLK4th einen logischen Wert „1” beibehält, was bedeutet, dass der logische Wert des ersten Ausgangs Q „1” ist und der logische Wert des zweiten Ausgangs Qquer „0” ist, dann wird das zweite Triggersignal St2 vom zweiten 2-Eingangs-UND-Gatter 640 mit einem Eingang gleich dem ersten Ausgang Q mit einem logischen Wert „1” aktiviert. Das erste Triggersignal St1 wird jedoch durch das erste 2-Eingangs-UND-Gatter 630 mit einem Eingang gleich dem zweiten Ausgang Qquer mit einem logischen Wert „0” deaktiviert.
Unter solchen Umständen wird der Latch-Taktsignalanschluss des T-Flip-Flops 610 durch das zweite Triggersignal St2 über das zweite 2-Eingangs-UND-Gatter 640 und das 2-Eingangs-ODER-Gatter 620 gesteuert. Wenn also Triggerimpulse des zweiten Triggersignals St2 in den Latch-Taktsignalanschluss eingegeben werden, wechselt der Ausgangszustand des T-Flip-Flops 610 in einen Komplementärzustand. Das heißt, der logische Wert des ersten Ausgangs Q wechselt zu „0” und der logische Wert des zweiten Ausgangs Qquer wechselt zu „1”. Dementsprechend wechselt das vierte Taktsignal CLK4th zu einem logischen Wert „0”.
Zusammengefasst bedeutet dies, dass die Impulse des ersten Triggersignals St1 dazu dienen, das vierte Taktsignal CLK4th von einem logischen Wert „0” in einen logischen Wert „1” umzuschalten, und die Impulse des zweiten Triggersignals St2 dienen dazu, das vierte Taktsignal CLK4th von einem logischen Wert „1” in einen logischen Wert „0” umzuschalten.
Gemäß dem Vorstehenden ist die Zeitverschiebung zwischen der ansteigenden Flanke des ersten Hilfs-Taktsignals CLK0 und der ansteigenden Flanke des zweiten Hilfs-Taktsignals CLK180 genau gleich einer Hälfte der Periode des ersten Hilfssignals CLK0. Deshalb ist auch die Zeitverschiebung zwischen dem ersten Triggersignal St1 und dem zweiten Triggersignal St2 genau gleich einer Hälfte der Periode des ersten Hilfs-Taktsignals CLK0.
Die Signalwellenformen, welche die Funktionsweise des Arbeitszyklus-Korrekturschaltkreises betreffen, sind in 7 gezeigt, wobei die Zeit entlang der Abszisse angezeigt ist. Die Wellenformdiagramme der 7 sind, von oben nach unten, das erste Hilfs-Taktsignal CLK0, das erste Triggersignal St1, das zweite Hilfs-Taktsignal CLK180, das zweite Triggersignal St2 und das vierte Taktsignal CLK4th. Das erste Triggersignal St1 ist in 7 als eine Reihe von Impulsen dargestellt, gekennzeichnet durch eine Vielzahl von Aufwärtspfeilen, die jeweils an den ansteigenden Flanken des ersten Hilfs-Taktsignals CLK0 ausgerichtet sind. Das zweite Triggersignal St2 ist in 7 als eine Reihe von Impulsen dargestellt, gekennzeichnet durch eine Vielzahl von Aufwärtspfeilen, die jeweils an den ansteigenden Flanken des zweiten Hilfs-Taktsignals CLK180 ausgerichtet sind. Das vierte Taktsignal CLK4th wechselt von „0” nach „1” in Übereinstimmung mit dem Auftreten des Impulses des ersten Triggersignals St1 und wechselt von „1” nach „0” in Übereinstimmung mit dem Auftreten des Impulses des zweiten Triggersignals St2. Es ist ganz offensichtlich, dass das vierte Taktsignal CLK4th so dargestellt ist, dass es einen Arbeitszyklus von genau 50% aufweist, was bedeutet, dass ein vollständig digitaler Arbeitszyklus-Korrekturvorgang erreicht wurde.
In dem Ausführungsbeispiel der ersten Hilfsschaltung 500 können bei bestimmten Situationen, die den Fachleuten auf dem Gebiet bekannt sind, das erste Hilfs-Taktsignal CLK0 und das zweite Hilfs-Taktsignal CLK180 direkt mit der ersten Flip-Flop-Schaltung 530 gekoppelt sein, ohne die Hilfe des ersten Anstiegsflanken-Detektors 510 und des zweiten Anstiegsflanken-Detektors 520, wobei das vierte Taktsignal CLK4th von „0” nach „1” wechselt, während die ansteigende Flanke des ersten Hilfs-Taktsignals CLK0 erfasst wird, und von „1” nach „0” wechselt, während die ansteigende Flanke des zweiten Hilfs-Taktsignals CLK180 erfasst wird.
Der vollständig digitale Frequenz-Synthesizer 200 eines Ausführungsbeispiels der vorliegenden Erfindung kann auch angewandt werden, um einen vollständig digitalen Frequenz-Multiplizierer zu vereinfachen. Der Frequenz-Synthesizer 200 kann modifiziert werden, um ein erstes Hilfs-Taktsignal CLK0, das zu einem PCW mit einem Nullwert korrespondiert, ein zweites Hilfs-Taktsignal CLK180, das zu einem PCW mit einem vorbestimmten Halbwert korrespondiert, ein drittes Hilfs-Taktsignal CLK90, das zu einem PCW mit einem vorbestimmten Viertelwert korrespondiert, und ein viertes Hilfs-Taktsignal CLK270, das zu einem PCW mit einem vorbestimmten Dreiviertelwert korrespondiert, auszugeben.
In einem solchen Fall weist das zweite Hilfs-Taktsignal CLK180 eine Phasenverschiebung von 180 Grad in Bezug auf das erste Hilfs-Taktsignal CLK0 auf, das dritte Hilfs-Taktsignal CLK90 weist eine Phasenverschiebung von 90 Grad in Bezug auf das erste Hilfs-Taktsignal CLK0 auf, und das vierte Hilfs-Taktsignal CLK270 weist eine Phasenverschiebung von 270 Grad in Bezug auf das erste Hilfs-Taktsignal CLK0 auf. Der vollständig digitale Frequenz-Multiplizierer umfasst die in 8 gezeigte zweite Hilfsschaltung. Die zweite Hilfsschaltung 800 umfasst: einen ersten Anstiegsflanken-Detektor 810, einen zweiten Anstiegsflanken-Detektor 820, einen dritten Anstiegsflanken-Detektor 830, einen vierten Anstiegsflanken-Detektor 840 und eine zweite Flip-Flop-Schaltung 850.
Der erste Anstiegsflanken-Detektor 810 empfängt das erste Hilfs-Taktsignal CLK0 und erzeugt ein erstes Triggersignal St1 an den ansteigenden Flanken des ersten Hilfs-Taktsignals CLK0. Der zweite Anstiegsflanken-Detektor 820 empfängt das zweite Hilfs-Taktsignal CLK180 und erzeugt ein zweites Triggersignal St2 an den ansteigenden Flanken des zweiten Hilfs-Taktsignals CLK180. Der dritte Anstiegsflanken-Detektor 830 empfängt das dritte Hilfs-Taktsignal CLK90 und erzeugt ein drittes Triggersignal St3 an den ansteigenden Flanken des dritten Hilfs-Taktsignals CLK90. Der vierte Anstiegsflanken-Detektor 840 empfängt das vierte Hilfs-Taktsignal CLK270 und erzeugt in viertes Triggersignal St4 an den ansteigenden Flanken des vierten Hilfs-Taktsignals CLK270. Die zweite Flip-Flop-Schaltung 850 empfängt das erste Triggersignal St1, das zweite Triggersignal St2, das dritte Triggersignal St3 und das vierte Triggersignal St4 und erzeugt ein fünftes Taktsignal CLK5th. Das fünfte Taktsignal CLK5th wechselt von „0” zu „1”, während ein Impuls des ersten Triggersignals St1 oder des zweiten Triggersignals St2 empfangen wird, und wechselt von „1” zu „0”, während ein Impuls des dritten Triggersignals St2 oder des vierten Triggersignals St4 empfangen wird.
Die Schaltungen des ersten Anstiegsflanken-Detektors 810, des zweiten Anstiegsflanken-Detektors 820, des dritten Anstiegsflanken-Detektors 830 und des vierten Anstiegsflanken-Detektors 840 können durch eine einfache Ausgestaltung einer Logikschaltung implementiert sein, wie sie oben beschrieben wurde, und deren Beschreibung wird hier der Kürze wegen nicht wiederholt.
Die zweite Flip-Flop-Schaltung 850 kann durch die in 9 gezeigte Ausgestaltung einer Logikschaltung implementiert werden. Die in 9 gezeigte zweite Flip-Flop-Schaltung 750 umfasst: einen T-Flip-Flop 910; ein 4-Eingangs-ODER-Gatter 920; ein erstes 2-Eingangs-UND-Gatter 930; ein zweites 2-Eingangs-UND-Gatter 940; ein drittes 2-Eingangs-UND-Gatter 950; und ein viertes 2-Eingangs-UND-Gatter 960. Der T-Flip-Flop 910 umfasst: einen T-Eingangsanschluss, einen Latch-Taktsignalanschluss, einen ersten Ausgangsknoten Q und einen zweiten Ausgangsknoten Qquer zum Ausgeben eines logischen Signals, das zu einem am ersten Ausgangsknoten Q ausgegebenen logischen Signal komplementär ist. Der T-Flip-Flop 910 wechselt seinen Ausgangszustand bei Auftreten des in den Latch-Taktsignalanschluss eingegebenen Triggerimpulses.
Da das fünfte Taktsignal CLK5th einen logischen Wert „0” beibehält, was bedeutet, dass der logische Wert des ersten Ausgangs Q „0” ist und der logische Wert des zweiten Ausgangs Qquer „1” ist, werden das dritte Triggersignal St3 und das vierte Triggersignal St4 jeweils durch das dritte 2-Eingangs-UND-Gatter 950 und das vierte 2-Eingangs-UND-Gatter 960 mit einem Eingang gleich dem ersten Ausgang Q mit einem logischen Wert „0” deaktiviert. Jedoch werden das erste Triggersignal St1 und das zweite Triggersignal St2 jeweils durch das erste 2-Eingangs-UND-Gatter 930 und das zweite 2-Eingangs-UND-Gatter 940 mit einem Eingang gleich dem zweiten Ausgang Qquer mit einem logischen Wert „1” aktiviert.
In einem solchen Fall wird der Latch-Taktsignalanschluss des T-Flip-Flops 810 entweder vom ersten Triggersignal St1 durch das erste 2-Eingangs-UND-Gatter 930 und das 4-Eingangs-ODER-Gatter 920 oder vom zweiten Triggersignal St2 durch das zweite 2-Eingangs-UND-Gatter 930 und das 4-Eingangs-ODER-Gatter 920 gesteuert. Wenn also Triggerimpulse des ersten Triggersignals St1 oder des zweiten Triggersignals St2 in den Latch-Taktsignalanschluss eingegeben werden, wechselt der Ausgangszustand des T-Flip-Flops 910 in einen Komplementärzustand. Das heißt, der logische Wert des ersten Ausgangs Q wechselt zu „1” und der logische Wert des zweiten Ausgangs Qquer wechselt zu „0”. Dementsprechend wechselt das fünfte Taktsignal CLK5th zu einem logischen Wert „1”.
Wenn das fünfte Taktsignal CLK5th einen logischen Wert „1” beibehält, was bedeutet, dass der logische Wert des ersten Ausgangs Q „1” ist und der logische Wert des zweiten Ausgangs Qquer „0” ist, werden dann das dritte Triggersignal St3 und das vierte Triggersignal St4 jeweils vom dritten 2-Eingangs-UND-Gatter 950 und dem vierten 2-Eingangs-UND-Gatter 960 mit einem Eingang gleich dem ersten Ausgang Q mit einem logischen Wert „1” aktiviert. Das erste Triggersignal St1 und das zweite Triggersignal St2 werden jedoch jeweils vom ersten 2-Eingangs-UND-Gatter 930 und vom zweiten 2-Eingangs-UND-Gatter 940 mit einem Eingang gleich dem zweiten Ausgang Qquer mit einem logischen Wert „0” deaktiviert.
In einem solchen Fall wird der Latch-Taktsignalanschluss des T-Flip-Flops 910 entweder vom dritten Triggersignal St3 durch das dritte 2-Eingangs-UND-Gatter 950 und das 4-Eingangs-ODER-Gatter 920 oder vom vierten Triggersignal St4 durch das vierte 2-Eingangs-UND-Gatter 960 und das 4-Eingangs-ODER-Gatter 920 gesteuert. Wenn also Triggerimpulse des dritten Triggersignals St3 oder des vierten Triggersignals St4 in den Latch-Taktsignalanschluss eingegeben werden, wechselt der Ausgangszustand des T-Flip-Flops 910 in einen Komplementärzustand. Das heißt, der logische Wert des ersten Ausgangs Q wechselt zu „0” und der logische Wert des zweiten Ausgangs Qquer wechselt zu „1”. Dementsprechend wechselt das fünfte Taktsignal CLK5th zu einem logischen Wert „0”.
Zusammengefasst bedeutet dies, dass die Impulse des ersten Triggersignals St1 und des zweiten Triggersignals St2 dazu dienen, das fünfte Taktsignal CLK5th von einem logischen Wert „0” in einen logischen Wert „1” umzuschalten, und die Impulse des dritten Triggersignals St3 und des vierten Triggersignals St4 dienen dazu, das fünfte Taktsignal CLK5th von einem logischen Wert „1” in einen logischen Wert „0” umzuschalten.
Gemäß dem Vorstehenden ist die Zeitverschiebung zwischen der ansteigenden Flanke des ersten Hilfs-Taktsignals CLK0 und der ansteigenden Flanke des zweiten Hilfs-Taktsignals CLK180 genau gleich einer Hälfte der Periode des ersten Hilfssignals CLK0, die Zeitverschiebung zwischen der ansteigenden Flanke des ersten Hilfs-Taktsignals CLK0 und der ansteigenden Flanke des dritten Hilfs-Taktsignals CLK90 ist genau gleich einem Viertel der Periode des ersten Hilfssignals CLK0, und die Zeitverschiebung zwischen der ansteigenden Flanke des ersten Hilfs-Taktsignals CLK0 und der ansteigenden Flanke des vierten Hilfs-Taktsignals CLK270 ist genau gleich Dreiviertel der Periode des ersten Hilfssignals CLK0.
Deshalb ist die Zeitverschiebung zwischen dem ersten Triggersignal St1 und dem zweiten Triggersignal St2 genau gleich einer Hälfte der Periode des ersten Hilfs-Taktsignals CLK0, die Zeitverschiebung zwischen dem ersten Triggersignal St1 und dem dritten Triggersignal St3 ist genau gleich einem Viertel der Periode des ersten Hilfs-Taktsignals CLK0, und die Zeitverschiebung zwischen dem ersten Triggersignal St1 und dem vierten Triggersignal St4 ist genau gleich Dreiviertel der Periode des ersten Hilfs-Taktsignals CLK0.
Die Signalwellenformen, welche die Funktionsweise des Frequenz-Multiplizierers betreffen, sind in 10 gezeigt, wobei die Zeit entlang der Abszisse aufgetragen ist. Die Wellenformdiagramme der 10 sind, von oben nach unten, das erste Hilfs-Taktsignal CLK0, das erste Triggersignal St1, das zweite Hilfs-Taktsignal CLK180, das zweite Triggersignal St2, das dritte Hilfs-Taktsignal CL90, das dritte Triggersignal St3, das vierte Hilfs-Taktsignal CLK270, das vierte Triggersignal St4 und das fünfte Taktsignal CLK5th.
Das erste Triggersignal St1 ist in 10 als eine Reihe von Impulsen dargestellt, gekennzeichnet durch eine Vielzahl von Aufwärtspfeilen, die jeweils an den ansteigenden Flanken des ersten Hilfs-Taktsignals CLK0 ausgerichtet sind. Das zweite Triggersignal St2 ist in 10 als eine Reihe von Impulsen dargestellt, gekennzeichnet durch eine Vielzahl von Aufwärtspfeilen, die jeweils an den ansteigenden Flanken des zweiten Hilfs-Taktsignals CLK180 ausgerichtet sind. Das dritte Triggersignal St3 ist in 10 als eine Reihe von Impulsen dargestellt, gekennzeichnet durch eine Vielzahl von Aufwärtspfeilen, die jeweils an den ansteigenden Flanken des dritten Hilfs-Taktsignals CLK90 ausgerichtet sind. Das vierte Triggersignal St4 ist in 10 als eine Reihe von Impulsen dargestellt, gekennzeichnet durch eine Vielzahl von Aufwärtspfeilen, die jeweils an den ansteigenden Flanken des vierten Hilfs-Taktsignals CLK270 ausgerichtet sind.
Das fünfte Taktsignal CLK5th wechselt von einem logischen Wert „0” zu einem logischen Wert „1” in Übereinstimmung mit dem Auftreten des Impulses des ersten Triggersignals St1 oder des zweiten Triggersignals St2, und wechselt von einem logischen Wert „1” zu einem logischen Wert „0” in Übereinstimmung mit dem Auftreten des Impulses des dritten Triggersignals St3 oder des vierten Triggersignals St4. Es ist ganz offensichtlich, dass das fünfte Taktsignal CLK5th so dargestellt ist, dass es eine zur Frequenz des ersten Hilfs-Taktsignals CLK0 doppelte Frequenz aufweist, was bedeutet, dass ein vollständig digitaler Frequenz-Multiplizierer erreicht wurde.
In dem Ausführungsbeispiel der zweiten Hilfsschaltung 800, können bei bestimmten Situationen, die den Fachleuten auf dem Gebiet bekannt sind, das erste Hilfs-Taktsignal CLK0, das zweite Hilfs-Taktsignal CLK180, das dritte Hilfs-Taktsignal CLK90 und das vierte Hilfs-Taktsignal CLK270 direkt mit der zweiten Flip-Flop-Schaltung 850 gekoppelt sein, ohne die Hilfe des ersten Anstiegsflanken-Detektors 810, des zweiten Anstiegsflanken-Detektors 820, des dritten Anstiegsflanken-Detektors 830 und des vierten Anstiegsflanken-Detektors 840, wobei das fünfte Taktsignal CLK5th von „0” nach „1” wechselt, während die ansteigende Flanke des ersten Hilfs-Taktsignals CLK0 oder des zweiten Hilfs-Taktsignals CLK180 erfasst wird, und von „1” nach „0” wechselt, während die ansteigende Flanke des dritten Hilfs-Taktsignals CLK90 oder des vierten Hilfs-Taktsignals CLK270 erfasst wird.
Dadurch bietet der Frequenz-Synthesizer 200 eines Ausführungsbeispiels der vorliegenden Erfindung eine vollständig digitale Systemgestaltung, um die Störsicherheit zu verbessern und einen sehr zuverlässigen Taktgenerator zu erhalten, der mit einer Widerstands-Transistor-Logik (RTL) für hohe Produktivität implementiert werden kann.
Zusammenfassend offenbart die vorliegende Erfindung einen Frequenz-Synthesizer 200. Der Frequenz-Synthesizer 200 umfasst einen Periodensteuerwort-Generator 210, einen Delta-Sigma-Modulator 233, und eine Verzögerungsleitungseinheit 250. Der Periodensteuerwort-Generator 210 erzeugt ein Periodensteuerwort. Der Delta-Sigma-Modulator 233 empfängt das Periodensteuerwort und erzeugt ein Phasenauswahlsignal. Die Verzögerungsleitungseinheit 250 erzeugt ein Ausgangstaktsignal auf der Grundlage des Phasenauswahlsignals. Der Delta-Sigma-Modulator 233 führt eine Eintragsoperation auf der Grundlage einer Basiszahl durch, und die Basiszahl ist einstellbar und wird durch einen Kalibrierungsvorgang der Verzögerungsleitungseinheit 250 bestimmt.

Claims

Frequenz-Synthesizer (200), mit einem Delta-Sigma-Modulator (233) zum Empfangen eines Periodensteuerworts (PCW), zum Akkumulieren des Periodensteuerworts (PCW) während eines Akkumulierungsvorgangs, zum Subtrahieren eines ersten Steuersignals (Sm) vom empfangenen Periodensteuerwort (PCW) und Akkumulieren der Differenz (SD) auf das akkumulierte Periodensteuerwort (PCW) während eines Eintragvorgangs, und zum Erzeugen eines Phasenauswahlsignals (S) basierend auf dem akkumulierten Periodensteuerwort (PCW), und mit einer Verzögerungsleitungseinheit (250) zum Erzeugen eines Ausgangstaktsignals (CLK_out) auf der Grundlage des Phasenauswahlsignals (S); gekennzeichnet durch eine Werteinstellungsvorrichtung (240) zum Erzeugen des ersten Steuersignals (Sm), welche ein zweites Steuersignal (SC) empfängt; und dadurch, dass das Subtrahieren des ersten Steuersignals (Sm) vom empfangenen Periodensteuerwort (PCW) und das Akkumulieren der Differenz (SD) auf das akkumulierte Periodensteuerwort (PCW) während des Eintragvorgangs erfolgt, wenn das während dem Akkumulierungsvorgang akkumulierte Periodensteuerwort (PCW) einen Schwellenwert als Basiszahl (A) erreicht, die Basiszahl (A) einstellbar ist und durch einen Kalibrierungsvorgang der Verzögerungsleitungseinheit (250) bestimmt wird; und die Verzögerungsleitungseinheit (250) das Ausgangstaktsignal (CLK_out) und das zweite Steuersignal (SC) gemäss dem Phasenauswahlsignal (S) und einem zweiten Taktsignal (CLK_div) erzeugt.
Frequenz-Synthesizer (200) nach Anspruch 1, dadurch gekennzeichnet, dass der Delta-Sigma-Modulator (233) während des Akkumulierungsvorgangs und während des Eintragvorgangs zum Subtrahieren des ersten Steuersignals (Sm) vom Periodensteuerwort (PCW) vorgesehen ist, wobei das erste Steuersignal (Sm) während des Akkumulierungsvorgangs gleich Null und während des Eintragvorgangs von Null verschieden ist.
Frequenz-Synthesizer (200) nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der Frequenz-Synthesizer (200) ferner einen Periodensteuerwort-Generator (210) zum Erzeugen des Periodensteuerworts (PCW) umfasst.
Frequenz-Synthesizer (200) nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass der Delta-Sigma-Modulator (233) einen Addierer (220) zum Erzeugen des Differenzsignals (SD) durch Addieren des ersten Steuersignals (Sm) zu dem Periodensteuerwort (PCW); wobei der Delta-Sigma-Modulator (233) gemäss dem Differenzsignal (SD) ein Trägersignal (CA) erzeugt.
Frequenz-Synthesizer (200) nach Anspruch 4, dadurch gekennzeichnet, dass der Frequenz-Synthesizer (200) ferner einen Dividierer (234) zum Dividieren eines ersten Taktsignals (CLK_ref) in das zweites Taktsignal (CLK_div) umfasst, wobei das zweite Taktsignal (CLK_div) in die Verzögerungsleitungseinheit (250) eingegeben wird.
Frequenz-Synthesizer (200) nach Anspruch 1, dadurch gekennzeichnet, dass die Werteinstellungsvorrichtung (240) das Trägersignal (CA) und das zweite Steuersignal (SC) empfängt und das erste Steuersignal (Sm) zum Addierer (220) zuführt, um die Eintragsoperation durchzuführen.
Frequenz-Synthesizer (200) nach Anspruch 6, dadurch gekennzeichnet, dass die Verzögerungsleitungseinheit (250) eine digitale Verzögerungsleitung (351) zum Empfangen des zweiten Taktsignals (CLK_div) und zum Erzeugen des Ausgangstaktsignals (CLK_out) gemäss dem Phasenauswahlsignal (S); eine Verzögerungseinheit (352) zum Empfangen des zweiten Taktsignals (CLK_div) und zum Erzeugen eines verzögerten zweiten Taktsignals (CLK_2nd); eine Dummy-Verzögerungsleitung (353) zum Empfangen des verzögerten zweiten Taktsignals (CLK_2nd) und zum Erzeugen eines dritten Taktsignals (CLK_3rd); und eine Phasenerfassungseinheit (354) zum Empfangen des Ausgangstaktsignals (CLK_out) und des dritten Taktsignals (CLK_3rd) und zum Erzeugen des zweiten Steuersignals (SC) gemäss einem Phasenverhältnis zwischen dem Ausgangstaktsignal (CLK_out) und dem dritten Taktsignal (CLK_3rd) umfasst.
Frequenz-Synthesizer nach Anspruch 7, dadurch gekennzeichnet, dass die Verzögerungseinheit (352) ein D-Flip-Flop (352) zum Empfangen des zweiten Taktsignals (CLK_div) an einem D-Eingangsanschluss (D) und des ersten Taktsignals (CLK_ref) an einem Latch-Taktsignalanschluss und zum Erzeugen des verzögerten zweiten Taktsignals (CLK_2nd) durch Latchen des zweiten Taktsignals (CLK_div) durch das erste Taktsignal (CLK_ref) umfasst.
Frequenz-Synthesizer (200) nach Anspruch 7 oder 8, dadurch gekennzeichnet, dass die Phasenerfassungseinheit (354) ein D-Flip-Flop (354) zum Empfangen des Ausgangstaktsignals (CLK_out) an einem D-Eingangsanschluss (D) und des dritten Taktsignals (CLK_3rd) an einem Latch-Eingangsanschluss und zum Erzeugen des zweiten Steuersignals (SC) durch Latchen des Ausgangstaktsignals (CLK_out) durch das dritte Taktsignal (CLK_3rd) umfasst.
Frequenz-Synthesizer (200) nach einem der Ansprüche 6 bis 9, dadurch gekennzeichnet, dass der Delta-Sigma-Modulator (233) ferner einen Akkumulator (232) zum Empfangen des Differenzsignals (SD) vom Addierer (220) und zum Erzeugen des Phasenauswahlsignals (S) und des Trägersignals (CA) umfasst.
Frequenz-Synthesizer (200) nach Anspruch 9, dadurch gekennzeichnet, dass der Dividierer (234) ein P/P + 1-Zähler ist, der P/P + 1-Zähler das erste Taktsignal (CLK_ref) und das Trägersignal (CA) empfängt, der P/P + 1-Zähler das zweite Taktsignal (CLK_div) durch Dividieren des ersten Taktsignals (CLK_ref) durch P oder P + 1 gemäss dem Trägersignal (CA) erzeugt, und der P/P + 1-Zähler einen asynchronen Zähler mit einer Vielzahl von kaskadenverbundenen Flip-Flops umfasst, um einen P- oder P + 1-Dividiervorgang am ersten Taktsignal (CLK_ref) durchzuführen.
Frequenz-Synthesizer (200) nach Anspruch 11, dadurch gekennzeichnet, dass das zweite Taktsignal (CLK_div) durch Dividieren des ersten Taktsignals (CLK_ref) durch P erzeugt wird, wenn das Trägersignal (CA) gleich dem logischen Wert ”0” ist, und dass das zweite Taktsignal durch Dividieren des ersten Taktsignals (CLK_ref) durch P + 1 erzeugt wird, wenn das Trägersignal (CA) gleich dem logischen Wert ”1” ist.
Frequenz-Synthesizer (200) nach einem der Ansprüche 6 bis 12, dadurch gekennzeichnet, dass das zweite Steuersignal (CLK_div) mit dem Periodensteuerwort-Generator (210) gekoppelt ist, um den Wert des Periodensteuerworts (SC) einzustellen.
Frequenz-Synthesizer (200) nach einem der Ansprüche 6 bis 13, dadurch gekennzeichnet, dass der Frequenz-Synthesizer (200) ferner einen ersten Hilfsausgangsanschluss zum Erzeugen eines ersten Hilfstaktsignals, das zu einem Nullperioden-Steuerwort korrespondiert; einen zweiten Hilfsausgangsanschluss zum Erzeugen eines zweiten Hilfstaktsignals, das zu einem Halbperioden-Steuerwort korrespondiert; einen ersten Anstiegsflanken-Detektor (510) zum Erfassen von Anstiegsflanken des ersten Hilfstaktsignals und zum Erzeugen eines ersten Triggersignals; einen zweiten Anstiegsflanken-Detektor (520) zum Erfassen von Anstiegsflanken des zweiten Hilfstaktsignals und zum Erzeugen eines zweiten Triggersignals; und eine Flip-Flop-Schaltung (530) zum Empfangen des ersten und des zweiten Triggersignals und zum Erzeugen eines vierten Taktsignals mit einem Arbeitszyklus von ca. 50% umfasst; wobei das vierte Taktsignal einen logischen Wert ”1” aufweist, wenn die Flip-Flop-Schaltung (530) einen Impuls des ersten Triggersignals empfängt, und einen logischen Wert ”0” aufweist, wenn die Flip-Flop-Schaltung (530) einen Impuls des zweiten Triggersignals empfängt.
Frequenz-Synthesizer (200) nach einem der Ansprüche 6 bis 14, dadurch gekennzeichnet, dass der Frequenz-Synthesizer (200) ferner einen ersten Hilfsausgangsanschluss zum Erzeugen eines ersten Hilfstaktsignals, das zu einem Nullperioden-Steuerwort korrespondiert; einen zweiten Hilfsausgangsanschluss zum Erzeugen eines zweiten Hilfstaktsignals, das zu einem Halbperioden-Steuerwort korrespondiert; und eine Flip-Flop-Schaltung (530) zum Empfangen des ersten Hilfstaktsignals und des zweiten Hilfstaktsignals und zum Erzeugen eines vierten Taktsignals mit einem Arbeitszyklus von ca. 50%; wobei das vierte Taktsignal einen logischen Wert ”1” aufweist, wenn die Flip-Flop-Schaltung (530) die Anstiegsflanke des ersten Hilfstaktsignals erfasst, und einen logischen Wert ”0” aufweist, wenn die Flip-Flop-Schaltung (530) die Anstiegsflanke des zweiten Hilfstaktsignals erfasst.
Frequenz-Synthesizer (200), mit einen Periodensteuerwort-Generator (210) zum Erzeugen eines Periodensteuerworts (PCW); mit einem Delta-Sigma-Modulator (233) zum Empfangen des Periodensteuerworts (PCW) zum Akkumulieren des Periodensteuerwortes (PCW) während eines Akkumulierungsvorgangs, zum Subtrahieren eines ersten Steuersignals (Sm) vom empfangenen Periodensteuerwort (PCW) während eines Eintragungsvorgangs, und zum Erzeugen eines Phasenauswahlsignals (S) basierend auf dem akkumulierten Periodensteuerwort (PCW); und mit einer Verzögerungsleitungseinheit (250) zum Erzeugen eines Ausgangstaktsignals (CLK_out) auf Grundlage des Phasenauswahlsignals (S); dadurch gekennzeichnet, dass das Subtrahieren des ersten Steuersignals (Sm) vom empfangenen Periodensteuerwort (PCW) während des Eintragungsvorgangs erfolgt, wenn das während dem Akkumulierungsvorgang akkumulierte Periodensteuerwort (PCW) einen Schwellenwert als Basiszahl (A) erreicht, das Periodensteuerwort (PCW) einstellbar ist, um eine durch Temperatur hervorgerufene Veränderung der Verzögerungszeit der Verzögerungsleitungseinheit (250) zu kompensieren, die Verzögerungsleitungseinheit (250) das Ausgangstaktsignal (CLK_out) und das zweite Steuersignal (SC) gemäss dem Phasenauswahlsignal (S) und einem zweiten Taktsignal (CLK_div) erzeugt, und der Periodensteuerwort-Generator (210) den Wert des Periodensteuerwortes (PCW) gemäß dem zweiten Steuersignal (SC) einstellt.
Frequenz-Synthesizer (200) nach Anspruch 16, dadurch gekennzeichnet, dass der Delta-Sigma-Modulator (233) während des Akkumulierungsvorgangs und während des Eintragvorgangs zum Subtrahieren des ersten Steuersignals (Sm) vom Periodensteuerwort (PCW) vorgesehen ist, wobei das erste Steuersignal (Sm) während des Akkumulierungsvorgangs gleich Null und während des Eintragvorgangs von Null verschieden ist.
Frequenz-Synthesizer (200) nach einem der Ansprüche 16 oder 17, dadurch gekennzeichnet, dass die Basiszahl einstellbar ist und durch einen Kalibrierungsvorgang der Verzögerungsleitungseinheit (250) bestimmt wird.
Frequenz-Synthesizer (200) nach einem der Ansprüche 16 bis 18, dadurch gekennzeichnet, dass der Delta-Sigma-Modulator (233) einen Addierer (220) zum Erzeugen eines Differenzsignals (SD) durch Addieren eines ersten Steuersignals (Sm) zu dem Periodensteuerwort (PCW); und eine Werteinstellungsvorrichtung (240) zum Erzeugen des ersten Steuersignals (Sm) umfasst; wobei der Delta-Sigma-Modulator (233) gemäss dem Differenzsignal (SD) ein Trägersignal (CA) erzeugt.
Frequenz-Synthesizer (200) nach Anspruch 19, dadurch gekennzeichnet, dass der Frequenz-Synthesizer (200) ferner einen Dividierer (234) zum Dividieren eines ersten Taktsignals (CLK_ref) in ein zweites Taktsignal (CLK_div) umfasst, wobei das zweite Taktsignal (CLK_div) in die Verzögerungsleitungseinheit (250) eingegeben wird.
Verfahren zum Kompensieren einer Temperaturveränderung in einem Frequenz-Synthesizer (200) mit einem Delta-Sigma-Modulator (233) zum Empfangen eines Periodensteuerworts (PCW) zum Akkumulieren des Periodensteuerwortes (PCW) während eines Akkumulierungsvorgangs, zum Subtrahieren eines ersten Steuersignals (Sm) vom empfangenen Periodensteuerwort (PCW) während eines Eintragungsvorgangs, wenn das während dem Akkumulierungsvorgang akkumulierte Periodensteuerwort (PCW) einen Schwellenwert als Basiszahl (A) erreicht und zum Erzeugen eines Phasenauswahlsignals (S) basierend auf dem akkumulierten Periodensteuerwort (PCW); mit einer Verzögerungsleitungseinheit (250) zum Erzeugen eines Ausgangstaktsignals (CLK_out) auf Grundlage des Phasenauswahlsignals (S), und einer Werteinstellungsvorrichtung (240) zum Erzeugen des ersten Steuersignals (Sm), welche ein zweites Steuersignal (SC) empfängt, wobei durch die Verzögerungsleitungseinheit (250) das Ausgangstaktsignal (CLK_out) und das zweite Steuersignal (SC) gemäss dem Phasenauswahlsignal (S) und einem zweiten Taktsignal (CLK_div) erzeugt wird; und umfassend die Schritte: Erhalten eines Verhältnisses zwischen einer Periode eines Referenz-Taktsignals (CLK_ref) und einer minimalen Verzögerungszeit der Verzögerungsleitungseinheit (250); und Bestimmen der Basiszahl für eine Eintragsoperation des Delta-Sigma-Modulators (233) auf der Grundlage des erhaltenen Verhältnisses.
Verfahren nach Anspruch 21, dadurch gekennzeichnet, dass der Delta-Sigma-Modulator (233) während des Akkumulierungsvorgangs und während des Eintragvorgangs zum Subtrahieren des ersten Steuersignals (Sm) vom Periodensteuerwort (PCW) vorgesehen ist, wobei das erste Steuersignal (Sm) während des Akkumulierungsvorgangs gleich Null und während des Eintragvorgangs von Null verschieden ist.
Verfahren zum Kompensieren einer Temperaturveränderung in einem Frequenz-Synthesizer (200) mit einem Periodensteuerwort-Generator (210) zum Erzeugen eines Periodensteuerworts (PCW), mit einem Delta-Sigma-Modulator (233) zum Empfangen eines Periodensteuerworts (PCW) zum Akkumulieren des Periodensteuerwortes (PCW) während eines Akkumulierungsvorgangs, zum Subtrahieren eines ersten Steuersignals (Sm) vom empfangenen Periodensteuerwort (PCW) während eines Eintragungsvorgangs, wenn das während dem Akkumulierungsvorgang akkumulierte Periodensteuerwort (PCW) einen Schwellenwert als Basiszahl (A) erreicht und zum Erzeugen eines Phasenauswahlsignals (S) basierend auf dem akkumulierten Periodensteuerwort (PCW); und mit einer Verzögerungsleitungseinheit (250) zum Erzeugen eines Ausgangstaktsignals (CLK_out) auf Grundlage des Phasenauswahlsignals (S), wobei durch die Verzögerungsleitungseinheit (250) das Ausgangstaktsignal (CLK_out) und das zweite Steuersignal (SC) gemäss dem Phasenauswahlsignal (S) und einem zweiten Taktsignal (CLK_div) erzeugt wird, und durch den Periodensteuerwort-Generator (210) der Wert des Periodensteuerwortes (PCW) gemäß dem zweiten Steuersignal (SC) einstellt wird, umfassend die Schritte: Erhalten eines Verhältnisses zwischen einer Periode eines Referenz-Taktsignals (CLK_ref) und einer minimalen Verzögerungszeit der Verzögerungsleitungseinheit (250); und Bestimmen des Periodensteuerworts (PCW) auf der Grundlage des Verhältnisses.
Verfahren nach Anspruch 23, dadurch gekennzeichnet, dass der Delta-Sigma-Modulator (233) während des Akkumulierungsvorgangs und während des Eintragvorgangs zum Subtrahieren des ersten Steuersignals (Sm) vom Periodensteuerwort (PCW) vorgesehen ist, wobei das erste Steuersignal (Sm) während des Akkumulierungsvorgangs gleich Null und während des Eintragvorgangs von Null verschieden ist.