DE19912967A1 - Verzögerungsregelkreisschaltung und Steuerverfahren hierfür - Google Patents

Verzögerungsregelkreisschaltung und Steuerverfahren hierfür

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Abstract

Die Erfindung bezieht sich auf eine Verzögerungsregelkreisschaltung mit einem Phasendetektor (210) zur Erkennung einer Phasendifferenz zwischen einem externen Takt (CLK) und einem internen Takt (PCLK), einem Ladungspumpschaltkreis (230) zum Umwandeln der Phasendifferenz in eine Steuerspannung (VCON) und einer spannungsgesteuerten Verzögerungsstufe (250) zum Verzögern des externen Taktes über seriell miteinander verbundene Verzögerungseinheiten (250a bis 250f) und Erzeugen des internen Taktes sowie auf ein Steuerverfahren hierfür. DOLLAR A Erfindungsgemäß ist eine Steuereinheit (290) vorgesehen, mit der verfahrensgemäß die Anzahl an seriell miteinander verbundenen Verzögerungseinheiten in Abhängigkeit von der Steuerspannung verändert wird, um die Verzögerungsdauer der spannungsgesteuerten Verzögerungsstufe zu variieren. DOLLAR A Verwendung insbesondere in Halbleiterspeicherbauelementen.

Description

Die Erfindung bezieht sich auf eine Verzögerungsregelkreis­ schaltung nach dem Oberbegriff des Anspruchs 1 und auf ein Verfahren zur Steuerung einer solchen Verzögerungsregelkreis­ schaltung nach dem Oberbegriff des Anspruchs 12.
Halbleiterspeicherbauelemente, die synchron zu einem externen Takt arbeiten, erzeugen unter Verwendung eines Taktpuffers und eines Takttreibers einen internen Takt. Wenn der interne Takt um eine bestimmte Zeitdauer gegenüber dem externen Takt verzögert ist, leidet die Leistungsfähigkeit des Halbleiter­ speicherbauelementes im hochfrequenten Betrieb. Insbesondere erhöht sich nach Anlegen des externen Taktes die Zeitdauer, während der Daten ausgegeben werden, d. h. die Ausgabedatenzu­ griffszeit. Um diese Verschlechterung des Leistungsvermögens des Halbleiterspeicherbauelementes im hochfrequenten Betrieb zu verhindern, wird eine Schaltung benötigt, mit der die Pha­ se des internen Taktes exakt mit derjenigen des externen Tak­ tes synchronisiert werden kann.
Fig. 1 zeigt im Blockschaltbild eine herkömmliche Verzöge­ rungsregelkreisschaltung für diesen Zweck. Die Verzögerungs­ regelkreisschaltung von Fig. 1 beinhaltet einen Phasendetek­ tor 110, der die Phase eines externen Taktes CLK mit derjeni­ gen eines internen Taktes PCLK vergleicht und die Phasendif­ ferenz detektiert, einen Ladungspumpschaltkreis 130 zur Um­ wandlung der Phasendifferenz in eine Steuerspannung VCON, ei­ ne spannungsgesteuerte Verzögerungsstufe (VDL) 150 zur Verzö­ gerung des externen Taktes CLK und zur Änderung der Verzöge­ rungszeit in Abhängigkeit vom Pegel der Steuerspannung VCON sowie eine Kompensationsverzögerungseinheit 170 zur Kompensa­ tion der Verzögerungsdifferenz zwischen dem externen Takt CLK und einem Ausgangssignal DCLK der spannungsgesteuerten Verzö­ gerungsstufe 150 und zum Abgeben des internen Taktes PCLK.
In dieser herkömmlichen Verzögerungsregelkreisschaltung (DLL) weist die spannungsgesteuerte Verzögerungsstufe 150 jedoch eine feste Anzahl von in Reihe geschalteten Verzögerungsein­ heiten 151 bis 154 auf. Demgemäß variiert die Verzögerung der VDL 150 nur in einem begrenzten Bereich, was die Betriebsfre­ quenz limitiert. Speziell verursacht eine Erhöhung der Steu­ erspannung VCON bei hoher Frequenz eine Verringerung der Ver­ zögerung der VDL 150, was die Phasendifferenz zwischen dem externen Takt CLK und dem internen Takt PCLK reduziert. Wenn jedoch die Steuerspannung VCON einen bestimmten Wert erreicht oder überschreitet, wird die Verzögerung der VDL 150 selbst dann nicht mehr geändert, wenn die Steuerspannung VCON weiter anwächst. Die DLL kann daher nicht mehr synchronisieren. Wenn die Anzahl an seriell verbundenen Verzögerungseinheiten in der VDL 150 verringert wird, reduziert dies die Verzögerung der VDL 150, so daß der Betriebsbereich bei hoher Frequenz vergrößert werden kann. In diesem Fall verringert sich jedoch der Betriebsbereich bei niedriger Frequenz.
In der herkömmlichen DLL ist ein Transistor vorgesehen, an den die Steuerspannung VCON angelegt wird, wobei dieser Tran­ sistor im allgemeinen eine nichtlineare Strom-Spannungs- Kennlinie aufweist, so daß sich die Variationsbreite der Ver­ zögerung der VDL 150 in Abhängigkeit von einer Änderung der Steuerungspannung VCON in einem Bereich hoher Steuerspannung VCON, d. h. in einem hochfrequenten Bereich, von derjenigen in einem Bereich, niedriger Steuerspannung VCON, d. h. einem nie­ derfrequenten Bereich unterscheidet. Dementsprechend unter­ scheiden sich die Betriebseigenschaften im hochfrequenten Be­ reich von denjenigen im niederfrequenten Bereich, was eine von der Betriebsfrequenz abhängige Schwankung von Flimmerer­ scheinungen verursacht.
Der Erfindung liegt als technisches Problem die Bereitstel­ lung einer Verzögerungsregelkreisschaltung der eingangs ge­ nannten Art, die sich für einen relativ breiten Betriebsfre­ quenzbereich eignet und betriebsfrequenzabhängige Schwankun­ gen von Flimmererscheinungen vermeidet, sowie eines Verfah­ rens zur Steuerung einer solchen Verzögerungsregelkreisschal­ tung zugrunde.
Die Erfindung löst dieses Problem durch die Bereitstellung einer Verzögerungsregelkreisschaltung mit den Merkmalen des Anspruchs 1 und eines Steuerverfahrens hierfür mit den Merk­ malen des Anspruchs 12. Bei dieser Verzögerungsregelkreis­ schaltung und diesem Steuerverfahren hierfür kann die Anzahl von seriell miteinander verbundenen Verzögerungseinheiten in Abhängigkeit von der Steuerspannung variiert werden, was den Betriebsfrequenzbereich beträchtlich vergrößert. Außerdem läßt sich ein vergleichsweise breiter Steuerspannungsbereich, in welchem die Verzögerungseinheiten arbeiten, zwischen zwei Referenzspannungen verwirklichen, was betriebsfrequenzabhän­ gige Schwankungen von Flimmererscheinungen unterdrückt.
Vorteilhafte Ausgestaltungen der Erfindung sind in den Un­ teransprüchen angegeben.
Eine vorteilhafte, nachfolgend beschriebene Ausführungsform der Erfindung und die zu deren besserem Verständnis oben er­ läuterte, herkömmliche Verzögerungsregelkreisschaltung sind in den Zeichnungen dargestellt, in denen zeigen:
Fig. 1 ein Blockschaltbild einer herkömmlichen Verzöge­ rungsregelkreisschaltung,
Fig. 2 ein Blockschaltbild einer erfindungsgemäßen Verzö­ gerungsregelkreisschaltung,
Fig. 3 ein detaillierteres Schaltbild eines in der Schal­ tung von Fig. 2 verwendeten Schieberegisters und
Fig. 4 ein Zeitsteuerungsdiagramm zur Veranschaulichung der Betriebsweise der in Fig. 2 gezeigten Verzöge­ rungsregelkreisschaltung.
Die in Fig. 2 dargestellte, erfindungsgemäße Verzögerungsre­ gelkreisschaltung (DLL) beinhaltet einen Phasendetektor 210, einen Ladungspumpschaltkreis 230, eine spannungsgesteuerte Verzögerungsstufe 250, eine Kompensationsverzögerungseinheit 270 und eine Steuereinheit 290. Die DLL läßt sich nach einem erfindungsgemäßen Steuerverfahren betreiben.
Der Phasendetektor 210 vergleicht die Phase eines externen Taktes CLK mit derjenigen eines internen Taktes PCLK und de­ tektiert die Phasendifferenz. Der Ladungspumpschaltkreis 230 wandelt die Phasendifferenz in eine Steuerspannung VCON um.
Die spannungsgesteuerte Verzögerungsstufe 250 beinhaltet eine Mehrzahl von Verzögerungseinheiten 250a bis 250f und eine Mehrzahl von Schaltern 250g bis 250l, die jeweils zwischen benachbarten Verzögerungseinheiten eingeschleift sind. Die spannungsgesteuerte Verzögerungsstufe 250 verzögert den ex­ ternen Takt CLK unter Verwendung der seriell über die Schal­ ter 250g bis 250l verbundenen Verzögerungseinheiten 250a bis 250f und gibt an einem Ausgangsknoten N einen Takt DCLK ab. Jeder Schalter 250g bis 250l verbindet den Ausgangsanschluß einer vorhergehenden Verzögerungseinheit mit dem Eingangsan­ schluß einer nächsten Verzögerungseinheit, wenn von einer Mehrzahl von Steuersignalen S0 bis SN + L ein zugehöriges Steu­ ersignal auf niedrigem Pegel deaktiviert ist, und verbindet den Ausgangsanschluß der vorhergehenden Verzögerungseinheit mit dem Ausgangsknoten N, wenn das zugehörige Steuersignal auf hohem Logikpegel aktiviert ist. Dementsprechend wird dann jede nachfolgende Verzögerungseinheit umgangen, und am Aus­ gangsknoten N wird der entsprechende Takt DCLK abgegeben.
Die Kompensationsverzögerungseinheit 270 kompensiert eine Verzögerungsdifferenz zwischen dem Ausgangssignal der span­ nungsgesteuerten Verzögerungsstufe 250, d. h. dem Takt DCLK, und dem externen Takt CLK und generiert den internen Takt PCLK.
Die Steuereinheit 290 verändert die Anzahl von miteinander in Reihe geschalteten Verzögerungseinheiten in der spannungsge­ steuerten Verzögerungsstufe 250 durch Verschieben der Steuer­ signale S0 bis SN + L in Abhängigkeit von der Steuerspannung VCON, um die Verzögerungszeit der spannungsgesteuerten Verzö­ gerungsstufe 250 zu variieren. Die Anzahl von miteinander in Reihe geschalteten Verzögerungseinheiten variiert somit ab­ hängig von einer Änderung der Werte der Steuersignale S0 bis SN + L. Die Steuersignale S0 bis SN + L sind hierbei so initiali­ siert, daß nur ein Steuersignal auf hohem Logikpegel akti­ viert sein kann.
Ausführlicher gesagt, reduziert die Steuereinheit 290 die An­ zahl von miteinander in Reihe geschalteten Verzögerungsein­ heiten in der spannungsgesteuerten Verzögerungsstufe 250 durch Verschieben der Steuersignal S0 bis SN + L nach unten, um die Verzögerungszeit der spannungsgesteuerten Verzögerungs­ stufe 250 zu verringern, wenn die Steuerspannung VCON höher als eine erste Referenzspannung VREFH ist. Entsprechend er­ höht die Steuereinheit 290 die Anzahl von miteinander in Rei­ he geschalteten Verzögerungseinheiten in der spannungsgesteu­ erten Verzögerungsstufe 250 durch Verschieben der Steuersig­ nale S0 bis SN + L nach oben, um die Verzögerungszeit der span­ nungsgesteuerten Verzögerungsstufe 250 anzuheben, wenn die Steuerspannung VCON niedriger als eine zweite Referenzspan­ nung VREFL ist. Die erste und die zweite Referenzspannung VREFH und VREFL bilden eine hohe bzw. niedrige Spannung eines Bereichs, in welchem die Steuerspannung VCON gehalten werden muß, während die Verzögerungsregelkreisschaltung sychroni­ siert ist, und werden in einem Chip durch einen Referenzspan­ nungserzeugungsschaltkreis generiert.
Die Steuereinheit 290 weist einen ersten und zweiten Kompara­ tor 291 und 293, einen Zähler 295 und ein Schieberegister 297 auf. Der erste Komparator 291 vergleicht die Steuerspannung VCON mit der ersten Referenzspannung VREFH und erzeugt ein erstes Vergleichssignal DOWN, das auf hohem Logikpegel akti­ viert ist, wenn die Steuerspannung höher als die erste Refe­ renzspannung ist. Der zweite Komparator 293 vergleicht die Steuerspannung VCON mit der zweiten Referenzspannung VREFL und erzeugt ein zweites Vergleichssignal UP, das auf hohem Logikpegel aktiviert ist, wenn die Steuerspannung niedriger als die zweite Referenzspannung ist. Der Zähler 295 teilt den internen Takt PCLK und gibt einen Takt CLKCNT ab. Das Schie­ beregister 297 verschiebt die Steuersignale S0 bis SN + L in Abhängigkeit vom geteilten Takt CLKCNT nach unten, wenn das erste Vergleichssignal DOWN auf hohem Logikpegel aktiviert ist, wodurch die Anzahl von miteinander in Reihe geschalteten Verzögerungseinheiten in der spannungsgesteuerten Verzöge­ rungsstufe 250 verringert wird. Entsprechend verschiebt das Schieberegister 297 die Steuersignale S0 bis SN + L in Abhän­ gigkeit vom geteilten Takt CLKCNT nach oben, wenn das zweite Vergleichssignal UP auf hohem Logikpegel aktiviert ist, wo­ durch die Anzahl von miteinander in Reihe geschalteten Verzö­ gerungseinheiten in der spannungsgesteuerten Verzögerungsstu­ fe 250 erhöht wird. Wie oben angegeben, ist das Schieberegi­ ster 297 so initialisiert, daß nur eines der Steuersignale S0 bis SN + L auf hohem Logikpegel aktiviert sein kann.
In einem vereinfachten, alternativen Ausführungsbeispiel kann die Steuereinheit 290 so ausgelegt sein, daß sie die An­ zahl von miteinander in Reihe geschalteten Verzögerungsein­ heiten in der spannungsgesteuerten Verzögerungsstufe 250 re­ duziert, wenn die Steuerspannung VCON höher als eine vorgege­ bene Referenzspannung ist, um in diesem Fall die Verzöge­ rungszeit der spannungsgesteuerten Verzögerungsstufe 250 zu verkürzen. Hierbei besteht die Steuereinheit 290 dann in ei­ ner nicht gezeigten Konfiguration aus einem Komparator, einem Zähler und einem Schieberegister. Der Komparator vergleicht die Steuerspannung VCON mit der vorgegebenen Referenzspannung und erzeugt ein Vergleichssignal, das aktiviert wird, wenn die Steuerspannung höher als die Referenzspannung ist. Der Zähler teilt den internen Takt PCLK und gibt einen geteilten Takt ab. Das Schieberegister verschiebt die Steuersignale S0 bis SN + L in Abhängigkeit vom geteilten Takt nach unten, wenn das Vergleichssignal aktiviert ist, und verringert die Anzahl von miteinander seriell verbundenen Verzögerungseinheiten.
In einem weiteren vereinfachten, alternativen Ausführungsbei­ spiel kann die Steuereinheit 290 so ausgelegt sein, daß sie die Anzahl an miteinander seriell verbundenen Verzögerungs­ einheiten in der spannungsgesteuerten Verzögerungsstufe 250 erhöht, wenn die Steuerspannung VCON niedriger als eine vor­ gegebene Referenzspannung ist, um in diesem Fall die Verzöge­ rungszeit der spannungsgesteuerten Verzögerungsstufe 250 an­ zuheben. Hierbei besteht dann die Steuereinheit 290 in einer nicht gezeigten Konfiguration aus einem Komparator, einem Zähler und einem Schieberegister. Der Komparator vergleicht die Steuerspannung VCON mit der vorgegebenen Referenzspannung und erzeugt ein Vergleichssignal, das aktiviert ist, wenn die Steuerspannung niedriger als die Referenzspannung ist. Der Zähler teilt den internen Takt PCLK und gibt einen geteilten Takt ab. Das Schieberegister verschiebt die Steuersignale S0 bis SN + L in Abhängigkeit vom geteilten Takt nach oben, wenn das Vergleichssignal aktiviert ist, und erhöht die Anzahl der miteinander seriell verbundenen Verzögerungseinheiten.
Fig. 3 zeigt das Schieberegister von Fig. 2 in einem detail­ lierteren Schaltbild. Das Schieberegister ist hierbei so kon­ figuriert, daß von den Steuersignalen S0 bis SN + L im Anfangs­ zustand nur das Steuersignal SN auf hohem Logikpegel akti­ viert ist. Das Schieberegister beinhaltet eine Mehrzahl von D-Flip-Flops D0 bis DN + L zum Abgeben der Steuersignale S0 bis SN + L über zugehörige Ausgangsanschlüsse sowie eine Mehrzahl von Multiplexern M0 bis MN + L. An den Ausgangsanschluß eines D-Flip-Flops DN ist ein Pull-up-Transistor PN angeschlossen, der eine Gate-Elektrode aufweist, an die ein invertiertes Versorgungsanschaltsignal VCCHB angelegt wird. Des weiteren sind an die Ausgangsanschlüsse der anderen D-Flip-Flops je­ weils Pull-down-Transistoren P0 bis P3 und PN + L angeschlos­ sen, die Gate-Elektroden aufweisen, an die das Versorgungsan­ schaltsignal VCCHB angelegt wird.
Die Multiplexer M0 bis MN + L leiten jeweils ein an einem er­ sten Eingangsanschluß 11 eingegebenes Signal an einen Aus­ gangsanschluß O, wenn das erste Vergleichssignal DOWN auf ho­ hem Logikpegel aktiviert ist, während sie ein an einem zwei­ ten Eingangsanschluß 12 eingegebenes Signal zum Ausgangsan­ schluß O weiterleiten, wenn das zweite Vergleichssignal UP auf hohem Logikpegel aktiviert ist. Dementsprechend wird, wenn das erste Vergleichssignal DOWN auf hohem Logikpegel ak­ tiviert ist, das Ausgangssignal eines nächsten D-Flip-Flop am Eingangsanschluß eines vorhergehenden D-Flip-Flop über den Multiplexer eingegeben. Wenn hingegen das zweite Vergleichs­ signal UP auf hohem Logikpegel aktiviert ist, wird das Aus­ gangssignal eines vorausgehenden D-Flip-Flop am Eingangsan­ schluß des nächsten D-Flip-Flop über den Multiplexer eingege­ ben.
Fig. 4 veranschaulicht in einem Zeitsteuerungsdiagramm die Betriebsweise der in Fig. 2 gezeigten, erfindungsgemäßen Ver­ zögerungsregelkreisschaltung. Unter Bezugnahme auf Fig. 4 läßt sich diese Funktionsweise wie folgt erläutern.
Wenn die Versorgungsspannung VDD angelegt wird, gelangt das Versorungsanschaltsignal VCCHB auf hohen Pegel, so daß das N­ te Steuersignal SN auf hohem Logikpegel aktiviert wird, wäh­ rend die übrigen Steuersignale S0 bis SN - 1 und SN + 1 bis SN + L auf niedrigem Pegel deaktiviert sind. Dementsprechend werden die erste bis N-te Verzögerungseinheit 250a bis 250d der spannungsgesteuerten Verzögerungsstufe 250 miteinander in Reihe geschaltet, und der Ausgangsanschluß der N-ten Verzöge­ rungseinheit 250d wird über den Schalter 250j an den Aus­ gangsknoten N angeschlossen. Gleichzeitig werden die (N + 1)-te Verzögerungseinheit 250e bis (N + L)-te Verzögerungseinheit 250f übergangen. In einem Ausgangszustand ist daher der Ver­ zögerungsregelkreis synchronisiert, und die Steuerspannung VCON wird erzeugt, wobei die N Verzögerungseinheiten mitein­ ander seriell verbunden sind. Der erste Komparator 291 der Steuereinheit 290 vergleicht dann die Steuerspannung VCON mit der ersten Referenzspannung VREFH, und der zweite Komparator 293 vergleicht die Steuerspannung VCON mit der zweiten Refe­ renzspannung VREFL.
Während eines Betriebs mit hoher Frequenz, d. h. wenn die Steuerspannung VCON höher ist als die erste Referenzspannung VREFH, ist das erste Vergleichssignal DOWN als das Ausgangs­ signal des ersten Komparators 291 auf hohem Logikpegel akti­ viert. Daher werden zu dem Zeitpunkt, zu dem der Takt CLKCNT als das Ausgangssignal des Zählers 295 auf hohen Logikpegel gelangt, die Ausgangssignale des Schieberegisters 297, d. h. die Steuersignal S0 bis SN + L, nach unten verschoben. Dies be­ deutet, daß das Steuersignal SN auf niedrigen Logikpegel ge­ langt, während das Steuersignal SN - 1 auf hohen Logikpegel ge­ langt, so daß die Anzahl an seriell miteinander verbundenen Verzögerungseinheiten in der spannungsgesteuerten Verzöge­ rungsstufe 250 auf N - 1 verringert wird.
Daraufhin ist mit den seriell miteinander verbundenen N - 1 Verzögerungseinheiten der Verzögerungsregelkreis erneut syn­ chronisiert, und die Steuerspannung VCON kann sich ändern.
Der zuvor erwähnte Vorgang wird dann wiederholt. Wenn die Steuerspannung VCON niedriger als die erste Referenzspannung VREFH ist, ist das erste Vergleichssignal DOWN auf niedrigem Logikpegel deaktiviert, so daß sich die Steuersignale S0 bis SN + L nicht ändern. Dies bedeutet, daß sich die Anzahl der miteinander seriell verbundenen Verzögerungseinheiten in der spannungsgesteuerten Verzögerungsstufe 250 nicht verändert.
Während eines niederfrequenten Betriebs, d. h. wenn die Steu­ erspannung VCON niedriger als die zweite Referenzspannung VREFL ist, ist das zweite Vergleichssignal UP als das Aus­ gangssignal des zweiten Komparators 293 auf hohem Logikpegel aktiviert. Daher werden zu dem Zeitpunkt, zu dem der Takt CLKCNT als das Ausgangssignal des Zählers 295 auf hohen Lo­ gikpegel gelangt, die Ausgangssignale des Schieberegisters 297, d. h. die Steuersignale S0 bis SN + L, nach oben verscho­ ben. Dies bedeutet, daß das Steuersignal SN auf niedrigen Lo­ gikpegel gelangt, während das Steuersignal SN + 1 auf hohen Lo­ gikpegel gelangt, so daß sich die Anzahl an miteinander seri­ ell verbundenen Verzögerungseinheiten in der spannungsgesteu­ erten Verzögerungsstufe 250 auf N + 1 erhöht.
Anschließend ist der Verzögerungsregelkreis mit den N + 1 mit­ einander seriell verbundenen Verzögerungseinheiten erneut synchronisiert, und die Steuerspannung VCON kann sich ändern. Dann wird der oben erwähnte Vorgang wiederholt. Wenn die Steuerspannung VCON größer als die zweite Referenzspannung VREFL ist, ist das zweite Vergleichssignal UP auf den nicht­ aktiven, niedrigen Logikpegel gesetzt, so daß sich die Steu­ ersignale S0 bis SN + L nicht ändern. Dies bedeutet, daß sich die Anzahl an seriell miteinander verbundenen Verzögerungs­ einheiten in der spannungsgesteuerten Verzögerungsstufe 250 nicht ändert.
In dem oben beschriebenen, erfindungsgemäßen Verzögerungsre­ gelkreis kann somit die Anzahl an seriell miteinander verbun­ denen Verzögerungseinheiten in der spannungsgesteuerten Ver­ zögerungsstufe in Abhängigkeit von der Steuerspannung verän­ dert werden, die durch den Ladungspumpschaltkreis generiert wird, was den Betriebsfrequenzbereich beträchtlich vergrö­ ßert. Zudem erstreckt sich das Gebiet der Steuerspannung, in welchem die Verzögerungseinheiten betrieben werden, zwischen der ersten und der zweiten Referenzspannung, d. h. zwischen der hohen und der niedrigen Spannung eines Bereiches, in wel­ chem die Steuerspannung gehalten werden muß, während der Ver­ zögerungsregelkreis synchronisiert ist. Von der Betriebsfre­ quenz abhängige Schwankungen in Flimmererscheinungen können dadurch verhindert werden.

Claims (20)

1. Verzögerungsregelkreisschaltung, insbesondere für ein Halbleiterspeicherbauelement, mit
  • 1. einem Phasendetektor (210) zum Vergleichen der Phase eines externen Taktes (CLK) mit der Phase eines internen Taktes (PCLK) und Detektieren der Phasendifferenz,
  • 2. einem Ladungspumpschaltkreis (230) zum Umwandeln der Pha­ sendifferenz in eine Steuerspannung (VCON) und
  • 3. einer spannungsgesteuerten Verzögerungsstufe (250) mit ei­ ner Mehrzahl von Verzögerungseinheiten (250a bis 250f) zum Verzögern des externen Taktes und Erzeugen des internen Tak­ tes,
    gekennzeichnet durch
  • 4. eine Steuereinheit (290) zum Verändern der Anzahl von mit­ einander seriell verbundenen Verzögerungseinheiten unter der Mehrzahl von Verzögerungseinheiten (250a bis 250f) in Abhän­ gigkeit von der Steuerspannung (VCON), um die Verzögerungs­ zeit der spannungsgesteuerten Verzögerungsstufe (250) zu var­ rieren.
2. Verzögerungsregelkreisschaltung nach Anspruch 1, wei­ ter gekennzeichnet durch eine Kompensationsverzögerungsein­ heit (270) zum Kompensieren der Verzögerungsdifferenz zwi­ schen dem internen Takt (DCLK) und dem externen Takt (CLK).
3. Verzögerungsregelkreisschaltung nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, daß die Steuereinheit (290) eine Anzahlverringerungseinheit (291, 295, 297) zum Verrin­ gern der Anzahl von seriell miteinander verbundenen Verzöge­ rungseinheiten aufweist, um die Verzögerungszeit der span­ nungsgesteuerten Verzögerungsstufe (250) zu verkürzen, wenn die Steuerspannung (VCON) höher als eine erste Referenzspan­ nung ist.
4. Verzögerungsregelkreisschaltung nach Anspruch 3, wei­ ter dadurch gekennzeichnet, daß die Anzahlverringerungsein­ heit folgende Elemente aufweist:
  • 1. einen ersten Komparator (291) zum Vergleichen der Steuer­ spannung (VCON) mit der ersten Referenzspannung (VREFH) und zum Erzeugen eines ersten Vergleichssignals (DOWN),
  • 2. einen Zähler (295) zum Teilen des internen Taktes (PCLK) und
  • 3. ein Schieberegister (297) zum Verringern der Anzahl von miteinander seriell verbundenen Verzögerungseinheiten durch Abwärtsverschieben einer Mehrzahl von Steuersignalen (S0 bis SN + L) zur Steuerung der spannungsgesteuerten Verzögerungsstu­ fe (250) in Abhängigkeit vom geteilten internen Takt (CLKCNT), wenn das erste Vergleichssignal (DOWN) aktiviert ist.
5. Verzögerungsregelkreisschaltung nach einem der An­ sprüche 1 bis 4, weiter dadurch gekennzeichnet, daß die span­ nungsgesteuerte Verzögerungsstufe (250) eine Mehrzahl von Schaltern (250g bis 250l) aufweist, die jeweils zwischen be­ nachbarte Verzögerungseinheiten (250a bis 250f) eingeschleift sind, um je zwei benachbarte Verzögerungseinheiten in Abhän­ gigkeit von einem zugehörigen Steuersignal der Mehrzahl von Steuersignalen (S0 bis SN + L) miteinander zu verbinden.
6. Verzögerungsregelkreisschaltung nach Anspruch 4 oder 5, weiter dadurch gekennzeichnet, daß das erste Vergleichs­ signal (DOWN) aktiviert wird, wenn die Steuerspannung (VCON) höher ist als die erste Referenzspannung (VREFH).
7. Verzögerungsregelkreisschaltung nach einem der An­ sprüche 1 bis 6, weiter dadurch gekennzeichnet, daß die Steu­ ereinheit (290) eine Anzahlerhöhungseinheit (293, 295, 297) zum Erhöhen der Anzahl von seriell miteinander verbundenen Verzögerungseinheiten aufweist, um die Verzögerungszeit der spannungsgesteuerten Verzögerungsstufe (250) zu verlängern, wenn die Steuerspannung (VCON) niedriger als eine zweite Re­ ferenzspannung (VREFL) ist.
8. Verzögerungsregelkreisschaltung nach Anspruch 7, wei­ ter dadurch gekennzeichnet, daß die Anzahlerhöhungseinheit folgende Elemente aufweist:
  • 1. einen zweiten Komparator (293) zum Vergleichen der Steuer­ spannung (VCON) mit der zweiten Referenzspannung (VREFL) und zum Erzeugen eines zweiten Vergleichssignals (UP),
  • 2. einen Zähler (295) zum Teilen des internen Taktes (PCLK) und
  • 3. ein Schieberegister (297) zum Erhöhen der Anzahl von mit­ einander seriell verbundenen Verzögerungseinheiten durch Auf­ wärtsverschieben einer Mehrzahl von Steuersignalen (S0 bis SN + L) zur Steuerung der spannungsgesteuerten Verzögerungsstu­ fe (250) in Abhängigkeit von dem geteilten internen Takt (CLKCNT), wenn das zweite Vergleichssignal (UP) aktiviert ist.
9. Verzögerungsregelkreisschaltung nach einem der An­ sprüche 4 bis 8, weiter dadurch gekennzeichnet, daß das Schieberegister (297) so initialisiert ist, daß von der Mehr­ zahl von Steuersignalen (S0 bis SN + L) nur ein Steuersignal aktiviert werden kann.
10. Verzögerungsregelkreisschaltung nach Anspruch 8 oder 9, weiter dadurch gekennzeichnet, daß das zweite Vergleichs­ signal (UP) aktiviert wird, wenn die Steuerspannung (VCON) niedriger ist als die zweite Referenzspannung (VREFL).
11. Verzögerungsregelkreisschaltung nach einem der An­ sprüche 8 bis 10, weiter dadurch gekennzeichnet, daß die er­ ste Referenzspannung (VREFH) höher ist als die zweite Refe­ renzspannung (VREFL).
12. Verfahren zur Steuerung einer Verzögerungsregelkreis­ schaltung, die einen Phasendetektor (210) zum Vergleichen der Phase eines externen Taktes (CLK) mit der Phase eines inter­ nen Taktes (PCLK) und Detektieren einer Phasendifferenz, ei­ nen Ladungspumpschaltkreis (230) zum Umwandeln der Phasendif­ ferenz in eine Steuerspannung (VCON) und eine spannungsge­ steuerte Verzögerungsstufe (250) mit einer Mehrzahl von Ver­ zögerungseinheiten (250a bis 250f) zum Verzögern des externen Taktes und Erzeugen des internen Taktes aufweist, gekennzeichnet durch den Schritt:
  • a) Verändern der Anzahl an seriell miteinander verbundenen Verzögerungseinheiten unter der Mehrzahl von Verzögerungs­ einheiten (250a bis 250f) in Abhängigkeit von der Steuer­ spannung (VCON) zum Variieren der Verzögerungszeit der spannungsgesteuerten Verzögerungsstufe (250).
13. Steuerverfahren nach Anspruch 12, weiter gekennzeich­ net durch folgenden Schritt:
  • a) Kompensieren der Verzögerungsdifferenz zwischen dem inter­ nen Takt (DCLK) und dem externen Takt (CLK).
14. Steuerverfahren nach Anspruch 12 oder 13, weiter da­ durch gekennzeichnet, daß der Schritt a folgenden Teilschritt beinhaltet:
  • 1. Verringern der Anzahl an seriell miteinander verbundenen Verzögerungseinheiten zur Verkürzung der Verzögerungszeit der spannungsgesteuerten Verzögerungsstufe (250), wenn die Steuerspannung (VCON) höher als eine erste Referenz­ spannung (VREFH) ist.
15. Steuerverfahren nach Anspruch 14, weiter dadurch ge­ kennzeichnet, daß der Teilschritt a1 folgende Unterschritte enthält:
  • 1. Vergleichen der Steuerspannung (VCON) mit der ersten Re­ ferenzspannung (VREFH) und Erzeugen eines ersten Ver­ gleichssignals (DOWN), das aktiviert wird, wenn die Steuerspannung höher als die erste Referenzspannung ist,
  • 2. Teilen des internen Taktes (PCLK) und
  • 3. Verringern der Anzahl an seriell miteinander verbundenen Verzögerungseinheiten durch Abwärtsverschieben einer Mehrzahl von Steuersignalen (S0 bis SN + L) zur Steuerung der spannungsgesteuerten Verzögerungsstufe (250) in Ab­ hängigkeit von dem geteilten internen Takt (CLKCNT), wenn das erste Vergleichssignal (DOWN) aktiviert ist.
16. Steuerverfahren nach einem der Ansprüche 12 bis 15, weiter dadurch gekennzeichnet, daß der Schritt a folgenden Teilschritt enthält:
  • 1. Erhöhen der Anzahl an seriell miteinander verbundenen Verzögerungseinheiten zum Verlängern der Verzögerungszeit der spannungsgesteuerten Verzögerungsstufe (250), wenn die Steuerspannung (VCON) niedriger als eine zweite Refe­ renzspannung (VREFL) ist.
17. Steuerverfahren nach Anspruch 16, weiter dadurch ge­ kennzeichnet, daß der Teilschritt a2 folgende Unterschritte enthält:
  • 1. Vergleichen der Steuerspannung (VCON) mit der zweiten Referenzspannung (VREFL) und Erzeugen eines zweiten Ver­ gleichsignals (UP), das aktiviert wird, wenn die Steuer­ spannung niedriger als die zweite Referenzspannung ist,
  • 2. Teilen des internen Taktes (PCLK) und
  • 3. Erhöhen der Anzahl an seriell miteinander verbundenen Verzögerungseinheiten durch Aufwärtsverschieben einer Mehrzahl von Steuersignalen (S0 bis SN + L) zur Steuerung der spannungsgesteuerten Verzögerungsstufe (250) in Ab­ hängigkeit von dem geteilten internen Takt (CLKCNT), wenn das zweite Vergleichssignal (UP) aktiviert ist.
18. Steuerverfahren nach einem der Ansprüche 14 bis 17, weiter dadurch gekennzeichnet, daß der Teilschritt a1 und/oder der Teilschritt a2 folgenden Unterschritt enthält:
  • 1. Verbinden zweier benachbarter Verzögerungseinheiten der Mehrzahl von Verzögerungseinheiten, wenn ein zugehöriges Steuersignal der Mehrzahl von Steuersignalen (S0 bis SN + L) deaktiviert wird, und Trennen der zwei benachbar­ ten Verzögerungseinheiten, wenn das zugehörige Steuer­ signal aktiviert wird.
19. Steuerverfahren nach einem der Ansprüche 16 bis 18, weiter dadurch gekennzeichnet, daß die erste Referenzspannung (VREFH) höher ist als die zweite Referenzspannung (VREFL).
20. Steuerverfahren nach einem der Ansprüche 15 bis 19, weiter dadurch gekennzeichnet, daß das Abwärtsverschieben und/oder Aufwärtsverschieben der Mehrzahl von Steuersignalen von einem Schieberegister (297) vorgenommen wird, das so ini­ tialisiert ist, daß von der Mehrzahl von Steuersignalen (S0 bis SN + L) nur ein Steuersignal aktiviert werden kann.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10149585A1 (de) * 2001-10-08 2003-04-24 Infineon Technologies Ag Integrierbare, steuerbare Verzögerungseinrichtung, Verwendung einer Verzögerungseinrichtung sowie Verfahren zum Betrieb einer Verzögerungseinrichtung
DE10143051B4 (de) * 2000-09-05 2004-01-29 Samsung Electronics Co., Ltd., Suwon Verzögerungsregelkreis zum Reduzieren der Last einer variablen Verzögerungseinheit beim Hochfrequenzbetrieb und zum stabilen Verriegeln eines externen Taktsignals
US7457392B2 (en) 2001-10-08 2008-11-25 Infineon Technologies Ag Delay locked loop

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100385232B1 (ko) * 2000-08-07 2003-05-27 삼성전자주식회사 서로 다른 주파수를 가지는 클럭 신호들을 동기화시키는회로
JP4522623B2 (ja) 2001-09-17 2010-08-11 ルネサスエレクトロニクス株式会社 遅延制御装置
KR100446291B1 (ko) * 2001-11-07 2004-09-01 삼성전자주식회사 카스 레이턴시를 이용하여 락킹 레졸루션 조절이 가능한지연동기 루프 회로
US6665218B2 (en) * 2001-12-05 2003-12-16 Agilent Technologies, Inc. Self calibrating register for source synchronous clocking systems
JP3966012B2 (ja) * 2002-02-21 2007-08-29 セイコーエプソン株式会社 多相クロック生成回路およびクロック逓倍回路
US7283151B2 (en) * 2002-05-27 2007-10-16 Ricoh Company, Ltd. Pixel clock generation device causing state transition of pixel clock according to detected state transition and phase data indicating phase shift amount
WO2004079913A1 (ja) 2003-03-06 2004-09-16 Fujitsu Limited ディジタルｐｌｌ回路
JP4271623B2 (ja) * 2004-06-17 2009-06-03 富士通株式会社 クロック調整装置および方法
KR100652390B1 (ko) * 2004-12-11 2006-12-01 삼성전자주식회사 데드락 방지회로를 구비하는 위상동기 루프 회로 및 이의데드락 방지방법
US7106655B2 (en) * 2004-12-29 2006-09-12 Micron Technology, Inc. Multi-phase clock signal generator and method having inherently unlimited frequency capability
US7209396B2 (en) 2005-02-28 2007-04-24 Infineon Technologies Ag Data strobe synchronization for DRAM devices
JP4533788B2 (ja) * 2005-04-13 2010-09-01 富士フイルム株式会社 タイミング発生回路
US7495494B2 (en) * 2005-05-31 2009-02-24 Agere Systems Inc. Parallel trimming method and apparatus for a voltage controlled delay loop
KR100711083B1 (ko) * 2005-09-05 2007-04-27 후지쯔 가부시끼가이샤 디지털 ｐｌｌ 회로 기술
AU2006315076A1 (en) * 2005-11-15 2007-05-24 Anderson, Michael Albert Mr Building panels and cementitious mixtures for building panels
EP1987589B1 (de) * 2006-02-03 2010-06-23 Imec Vorrichtungen mit einer verzögerungsleitung zum anwenden einer variablen verzögerung auf ein taktsignal
KR100801741B1 (ko) * 2006-06-29 2008-02-11 주식회사 하이닉스반도체 지연고정루프
KR100878259B1 (ko) * 2007-04-10 2009-01-13 삼성전자주식회사 위상 검출기, 이를 포함하는 지연 고정 루프 및 이를구동하는 방법
KR100902050B1 (ko) * 2007-06-26 2009-06-15 주식회사 하이닉스반도체 전원 제어 장치 및 이를 포함하는 ｄｌｌ 회로
JP2018166290A (ja) * 2017-03-28 2018-10-25 富士通株式会社 遅延ロックループ回路

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900003073B1 (ko) 1986-03-26 1990-05-07 가부시끼가이샤 히다찌 세이사꾸쇼 전압 제어 발진기 및 그것을 사용한 위상 동기 장치
US4873491A (en) * 1987-10-19 1989-10-10 Wilkins Jeffrey K Phase shift circuit utilizing a variable time delay line
US4789996A (en) * 1988-01-28 1988-12-06 Siemens Transmission Systems, Inc. Center frequency high resolution digital phase-lock loop circuit
JPH0799807B2 (ja) * 1990-03-09 1995-10-25 株式会社東芝 位相同期回路
US5229752A (en) 1991-09-20 1993-07-20 The United States Of America As Represented By The United States Department Of Energy Method and apparatus for detecting timing errors in a system oscillator
JP3326619B2 (ja) * 1992-01-08 2002-09-24 ソニー株式会社 Ｐｗｍ回路
US5336939A (en) 1992-05-08 1994-08-09 Cyrix Corporation Stable internal clock generation for an integrated circuit
US5355037A (en) * 1992-06-15 1994-10-11 Texas Instruments Incorporated High performance digital phase locked loop
JPH0661849A (ja) 1992-08-07 1994-03-04 Fujitsu Ltd クロック発生回路
US5345119A (en) 1992-09-16 1994-09-06 At&T Bell Laboratories Continuous-time filter tuning with a delay-locked-loop in mass storage systems or the like
US5544203A (en) * 1993-02-17 1996-08-06 Texas Instruments Incorporated Fine resolution digital delay line with coarse and fine adjustment stages
US5463337A (en) * 1993-11-30 1995-10-31 At&T Corp. Delay locked loop based clock synthesizer using a dynamically adjustable number of delay elements therein
US5554945A (en) 1994-02-15 1996-09-10 Rambus, Inc. Voltage controlled phase shifter with unlimited range
US5655113A (en) 1994-07-05 1997-08-05 Monolithic System Technology, Inc. Resynchronization circuit for a memory system and method of operating same
JP2710214B2 (ja) * 1994-08-12 1998-02-10 日本電気株式会社 フェーズロックドループ回路
US5828250A (en) 1994-09-06 1998-10-27 Intel Corporation Differential delay line clock generator with feedback phase control
TW288232B (de) 1994-12-20 1996-10-11 Nippon Electric Co
JP3710845B2 (ja) 1995-06-21 2005-10-26 株式会社ルネサステクノロジ 半導体記憶装置
JP3517058B2 (ja) 1995-07-26 2004-04-05 東芝マイクロエレクトロニクス株式会社 周波数逓倍回路及び半導体集積回路
US5673005A (en) 1995-08-18 1997-09-30 International Business Machine Corporation Time standard circuit with delay line oscillator
US5652530A (en) 1995-09-29 1997-07-29 Intel Corporation Method and apparatus for reducing clock-data skew by clock shifting
US5684434A (en) 1995-10-30 1997-11-04 Cypress Semiconductor Erasable and programmable single chip clock generator
US5663665A (en) * 1995-11-29 1997-09-02 Cypress Semiconductor Corp. Means for control limits for delay locked loop
GB2308250A (en) * 1995-12-13 1997-06-18 Altera Corp Clock frequency multiplier using a delay line loop
JP3893167B2 (ja) 1996-04-26 2007-03-14 株式会社ルネサステクノロジ 同期型半導体記憶装置
JP3688392B2 (ja) * 1996-05-31 2005-08-24 三菱電機株式会社 波形整形装置およびクロック供給装置
US5745011A (en) 1996-06-05 1998-04-28 Cypress Semiconductor Corporation Data recovery phase locked loop
US5642082A (en) * 1996-06-20 1997-06-24 Altera Corporation Loop filter level detection circuit and method
US5757240A (en) 1996-07-01 1998-05-26 International Business Machines Corporation Low gain voltage-controlled oscillator
US5847617A (en) 1996-08-12 1998-12-08 Altera Corporation Variable-path-length voltage-controlled oscillator circuit
US6100736A (en) * 1997-06-05 2000-08-08 Cirrus Logic, Inc Frequency doubler using digital delay lock loop
US5930182A (en) 1997-08-22 1999-07-27 Micron Technology, Inc. Adjustable delay circuit for setting the speed grade of a semiconductor device
US5907253A (en) 1997-11-24 1999-05-25 National Semiconductor Corporation Fractional-N phase-lock loop with delay line loop having self-calibrating fractional delay element

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10143051B4 (de) * 2000-09-05 2004-01-29 Samsung Electronics Co., Ltd., Suwon Verzögerungsregelkreis zum Reduzieren der Last einer variablen Verzögerungseinheit beim Hochfrequenzbetrieb und zum stabilen Verriegeln eines externen Taktsignals
DE10149585A1 (de) * 2001-10-08 2003-04-24 Infineon Technologies Ag Integrierbare, steuerbare Verzögerungseinrichtung, Verwendung einer Verzögerungseinrichtung sowie Verfahren zum Betrieb einer Verzögerungseinrichtung
DE10149585C2 (de) * 2001-10-08 2003-11-20 Infineon Technologies Ag Integrierbare, steuerbare Verzögerungseinrichtung, Verwendung einer Verzögerungseinrichtung sowie Verfahren zum Betrieb einer Verzögerungseinrichtung
US6737901B2 (en) 2001-10-08 2004-05-18 Infineon Technologies Ag Integrable, controllable delay device, delay device in a control loop, and method for delaying a clock signal using a delay device
US7457392B2 (en) 2001-10-08 2008-11-25 Infineon Technologies Ag Delay locked loop

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