JP3517058B2 - 周波数逓倍回路及び半導体集積回路 - Google Patents
周波数逓倍回路及び半導体集積回路Info
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- JP3517058B2 JP3517058B2 JP18772496A JP18772496A JP3517058B2 JP 3517058 B2 JP3517058 B2 JP 3517058B2 JP 18772496 A JP18772496 A JP 18772496A JP 18772496 A JP18772496 A JP 18772496A JP 3517058 B2 JP3517058 B2 JP 3517058B2
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Description
【０００１】
【発明の属する技術分野】本発明は、与えられたクロッ
ク周波数以上の高周波数を必要とするシステムへのクロ
ック供給などに使用される周波数逓倍回路に係り、特に
この周波数逓倍回路を使用した半導体集積回路に関す
る。
ク周波数以上の高周波数を必要とするシステムへのクロ
ック供給などに使用される周波数逓倍回路に係り、特に
この周波数逓倍回路を使用した半導体集積回路に関す
る。
【０００２】
【従来の技術】従来、半導体集積回路において種々のク
ロック供給回路が用いられ、周波数逓倍回路も多用され
ている。この種の周波数逓倍回路を実現するためには、
図８に示すように、遅延回路２０１及びエクスクルーシ
ブＯＲ回路（以下、単にＥＸ−ＯＲ回路と記す）２０２
を使用し、入力クロックＩＮと前記遅延回路２０１を通
った信号とをＥＸ−ＯＲ回路２０２に入力してパルスを
生成し逓倍を実現する構成（第１の従来回路）が一般的
である。
ロック供給回路が用いられ、周波数逓倍回路も多用され
ている。この種の周波数逓倍回路を実現するためには、
図８に示すように、遅延回路２０１及びエクスクルーシ
ブＯＲ回路（以下、単にＥＸ−ＯＲ回路と記す）２０２
を使用し、入力クロックＩＮと前記遅延回路２０１を通
った信号とをＥＸ−ＯＲ回路２０２に入力してパルスを
生成し逓倍を実現する構成（第１の従来回路）が一般的
である。
【０００３】また、図９に示すように、オペアンプ等を
使用してアナログ回路構成で周波数逓倍回路を実現した
ものも知られている（第２の従来回路）。図９におい
て、この周波数逓倍回路は、オペアンプ２１１，２１２
を有し、その各正極入力端子（＋）には、共に入力クロ
ックＩＮが供給され、さらに各負極入力端子（−）に
は、それぞれ基準電圧ＬＶ１，ＬＶ２（例えばＬＶ１＞
ＬＶ２）が供給されるようになっている。ここで、基準
電圧ＬＶ１は、電源電圧ＶＤＤとグランドＧＮＤとの間
に直列接続された抵抗２１３と２１４との接続点Ｎ１で
得られる抵抗分割された電圧であり、同様に基準電圧Ｌ
Ｖ２は、電源電圧ＶＤＤとグランドＧＮＤとの間に直列
接続された抵抗２１５と２１６との接続点Ｎ２で得られ
る抵抗分割された電圧である。そして、前記オペアンプ
２１１，２１２の各出力Ｏｕｔ１とＯｕｔ２をＥＸ−Ｏ
Ｒ回路２１７に入力して周波数逓倍された出力ＯＵＴを
得る構成となっている。この周波数逓倍回路によれば、
図１０の波形図に示すように、前記基準電圧ＬＶ１，Ｌ
Ｖ２を例えばＬＶ１＞ＬＶ２に設定することにより、こ
れに応じてオペアンプ２１１と２１２の差動段の閾値が
異なるものとなり、その結果、その出力Ｏｕｔ１とＯｕ
ｔ２のエッジがずれる。この出力Ｏｕｔ１とＯｕｔ２を
ＥＸ−ＯＲ回路２１７で受けることで周波数逓倍を実現
している。
使用してアナログ回路構成で周波数逓倍回路を実現した
ものも知られている（第２の従来回路）。図９におい
て、この周波数逓倍回路は、オペアンプ２１１，２１２
を有し、その各正極入力端子（＋）には、共に入力クロ
ックＩＮが供給され、さらに各負極入力端子（−）に
は、それぞれ基準電圧ＬＶ１，ＬＶ２（例えばＬＶ１＞
ＬＶ２）が供給されるようになっている。ここで、基準
電圧ＬＶ１は、電源電圧ＶＤＤとグランドＧＮＤとの間
に直列接続された抵抗２１３と２１４との接続点Ｎ１で
得られる抵抗分割された電圧であり、同様に基準電圧Ｌ
Ｖ２は、電源電圧ＶＤＤとグランドＧＮＤとの間に直列
接続された抵抗２１５と２１６との接続点Ｎ２で得られ
る抵抗分割された電圧である。そして、前記オペアンプ
２１１，２１２の各出力Ｏｕｔ１とＯｕｔ２をＥＸ−Ｏ
Ｒ回路２１７に入力して周波数逓倍された出力ＯＵＴを
得る構成となっている。この周波数逓倍回路によれば、
図１０の波形図に示すように、前記基準電圧ＬＶ１，Ｌ
Ｖ２を例えばＬＶ１＞ＬＶ２に設定することにより、こ
れに応じてオペアンプ２１１と２１２の差動段の閾値が
異なるものとなり、その結果、その出力Ｏｕｔ１とＯｕ
ｔ２のエッジがずれる。この出力Ｏｕｔ１とＯｕｔ２を
ＥＸ−ＯＲ回路２１７で受けることで周波数逓倍を実現
している。
【０００４】
【発明が解決しようとする課題】しかしながら、図８に
示した第１の従来回路では、半導体集積回路を製造する
場合のウェハ内の分布、ウェハ毎あるいはバッチ毎の分
布等に起因した製造バラツキの影響を受けやすいという
欠点があった。すなわち半導体集積回路を構成するトラ
ンジスタ等のゲート酸化膜と半導体との界面の状態のバ
ラツキ、拡散深さの不均一、パターンずれに起因した特
性の不均一の問題があった。たとえばＭＯＳＦＥＴのし
きい値は遅延回路以外の他の一般的な目的に対しては±
３０％程度のバラツキが許容されるが、遅延回路におい
ては±３０％のしきい値のバラツキがあれば遅延時間も
±３０％変動してしまうという問題があった。さらにこ
の特性の不均一に加え、システムとも関連することでは
あるが、半導体チップの外部から供給する電源電圧変動
に起因して、遅延回路２０１の遅延時間が変動しやすい
という問題があった。たとえば、電源電圧が５Ｖから３
Ｖに変動した場合は約５０％程度の遅延時間の変動が生
じていた。現実にはこの電源電圧の変動と、半導体素子
の特性のバラツキが重畳されるため、きわめて大きな遅
延時間の変動が起こり得ることとなる。このため図８に
示す第１の従来回路はデューティーが変わってしまう恐
れがあるという欠点を有していた。
示した第１の従来回路では、半導体集積回路を製造する
場合のウェハ内の分布、ウェハ毎あるいはバッチ毎の分
布等に起因した製造バラツキの影響を受けやすいという
欠点があった。すなわち半導体集積回路を構成するトラ
ンジスタ等のゲート酸化膜と半導体との界面の状態のバ
ラツキ、拡散深さの不均一、パターンずれに起因した特
性の不均一の問題があった。たとえばＭＯＳＦＥＴのし
きい値は遅延回路以外の他の一般的な目的に対しては±
３０％程度のバラツキが許容されるが、遅延回路におい
ては±３０％のしきい値のバラツキがあれば遅延時間も
±３０％変動してしまうという問題があった。さらにこ
の特性の不均一に加え、システムとも関連することでは
あるが、半導体チップの外部から供給する電源電圧変動
に起因して、遅延回路２０１の遅延時間が変動しやすい
という問題があった。たとえば、電源電圧が５Ｖから３
Ｖに変動した場合は約５０％程度の遅延時間の変動が生
じていた。現実にはこの電源電圧の変動と、半導体素子
の特性のバラツキが重畳されるため、きわめて大きな遅
延時間の変動が起こり得ることとなる。このため図８に
示す第１の従来回路はデューティーが変わってしまう恐
れがあるという欠点を有していた。
【０００５】一方、図９に示したアナログ回路構成の第
２の従来回路では、図８に示した第１の従来回路におけ
る半導体集積回路の製造プロセスに起因したデューティ
ーの変動に関しては影響は小さいものの、低電圧下での
動作に問題があり、誤動作や動作不能等を生じる問題が
あった。また、高い周波数で使用する際は消費電流が大
きくなる問題があった。このため図９に示す従来回路は
低消費電力でのアプリケーションには適さない等の問題
があった。
２の従来回路では、図８に示した第１の従来回路におけ
る半導体集積回路の製造プロセスに起因したデューティ
ーの変動に関しては影響は小さいものの、低電圧下での
動作に問題があり、誤動作や動作不能等を生じる問題が
あった。また、高い周波数で使用する際は消費電流が大
きくなる問題があった。このため図９に示す従来回路は
低消費電力でのアプリケーションには適さない等の問題
があった。
【０００６】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、半導体集積回
路として半導体チップ上に形成する場合の製造バラツキ
や電源電圧変動が発生しても、最初に設定したデューテ
ィーを維持することができる周波数逓倍回路を提供する
ことである。
するためになされたもので、その目的は、半導体集積回
路として半導体チップ上に形成する場合の製造バラツキ
や電源電圧変動が発生しても、最初に設定したデューテ
ィーを維持することができる周波数逓倍回路を提供する
ことである。
【０００７】また本発明の他の目的は、半導体集積回路
の製造バラツキや電源電圧変動が発生しても、入力クロ
ックのデューティー変化に追従することができる周波数
逓倍回路を提供することである。
の製造バラツキや電源電圧変動が発生しても、入力クロ
ックのデューティー変化に追従することができる周波数
逓倍回路を提供することである。
【０００８】本発明のさらに他の目的は、これらの周波
数逓倍回路を半導体基板上に集積化することにより、製
造プロセスに起因した各素子の特性のバラツキに影響さ
れず常に正常動作を可能とする半導体集積回路を提供す
ることである。
数逓倍回路を半導体基板上に集積化することにより、製
造プロセスに起因した各素子の特性のバラツキに影響さ
れず常に正常動作を可能とする半導体集積回路を提供す
ることである。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の特徴は図１に例示するように、所定
の遅延時間を有する単位遅延回路（１１，１２，１３，
…，１８）を直列接続して構成され、入力クロックＩＮ
を順次遅延する遅延回路群１０と、前記入力クロックＩ
Ｎの立ち上がりエッジを検出する立ち上がりエッジ検出
回路（２１，２２）と、前記入力クロックの立ち下がり
エッジを検出する立ち下がりエッジ検出回路（２３，２
４）と、前記単位遅延回路（１１，１２，１３，…，１
８）の出力に基づき前記入力クロックＩＮのパルス幅を
測定して記憶するパルス幅測定回路３０と、前記パルス
幅測定回路３０の測定結果に基づき、前記遅延回路群１
０中の所定の単位遅延回路１１，１２，１３，…，１８
の出力を選択する第１の選択回路５０と、前記パルス幅
測定回路３０の測定結果に基づき、前記遅延回路群１０
中の所定の単位遅延回路１１，１２，１３，…，１８の
出力の反転信号を選択する第２の選択回路６０と、前記
第１の選択回路５０の選択結果によりリセットされ前記
入力クロックの立ち上がりエッジでセットされる第１の
出力段用フリップフロップ８１と、前記第２の選択回路
６０の選択結果によりリセットされ前記入力クロックの
立ち下がりエッジでセットされる第２の出力段用フリッ
プフロップ８２と、前記第１と第２の出力段用フリップ
フロップ８１，８２の出力を合成して逓倍出力クロック
を出力する出力回路８３とを備えたことにある。ここ
で、パルス幅測定回路３０は前記入力クロックＩＮの立
ち上がりエッジでセットされるフリップフロップ群（３
１，３２，…，３４）と、前記フリップフロップ群（３
１，３２，…，３４）の各出力を前記入力クロックの立
ち下がりエッジでそれぞれ取り込むラッチ（３５，３
６，…，３８）とから構成されている。
に、本発明の第１の特徴は図１に例示するように、所定
の遅延時間を有する単位遅延回路（１１，１２，１３，
…，１８）を直列接続して構成され、入力クロックＩＮ
を順次遅延する遅延回路群１０と、前記入力クロックＩ
Ｎの立ち上がりエッジを検出する立ち上がりエッジ検出
回路（２１，２２）と、前記入力クロックの立ち下がり
エッジを検出する立ち下がりエッジ検出回路（２３，２
４）と、前記単位遅延回路（１１，１２，１３，…，１
８）の出力に基づき前記入力クロックＩＮのパルス幅を
測定して記憶するパルス幅測定回路３０と、前記パルス
幅測定回路３０の測定結果に基づき、前記遅延回路群１
０中の所定の単位遅延回路１１，１２，１３，…，１８
の出力を選択する第１の選択回路５０と、前記パルス幅
測定回路３０の測定結果に基づき、前記遅延回路群１０
中の所定の単位遅延回路１１，１２，１３，…，１８の
出力の反転信号を選択する第２の選択回路６０と、前記
第１の選択回路５０の選択結果によりリセットされ前記
入力クロックの立ち上がりエッジでセットされる第１の
出力段用フリップフロップ８１と、前記第２の選択回路
６０の選択結果によりリセットされ前記入力クロックの
立ち下がりエッジでセットされる第２の出力段用フリッ
プフロップ８２と、前記第１と第２の出力段用フリップ
フロップ８１，８２の出力を合成して逓倍出力クロック
を出力する出力回路８３とを備えたことにある。ここ
で、パルス幅測定回路３０は前記入力クロックＩＮの立
ち上がりエッジでセットされるフリップフロップ群（３
１，３２，…，３４）と、前記フリップフロップ群（３
１，３２，…，３４）の各出力を前記入力クロックの立
ち下がりエッジでそれぞれ取り込むラッチ（３５，３
６，…，３８）とから構成されている。
【００１０】本発明の第１の特徴によれば、図２に示す
ようにパルス幅測定回路３０により、単位遅延回路１
１，１２，…，１８の出力に基づき入力クロックＩＮの
ハイレベルまたはロウレベル側のパルス幅を測定し記憶
しておき、例えば次のサイクルで、その測定結果に基づ
き、第１及び第２の選択回路５０，６０は、遅延回路群
１０中の所定の単位遅延回路１１，１２，…，１８の出
力及びその反転信号をそれぞれ選択する（遅延回路群の
取り出し口の選択）。そして、これらの選択結果により
第１及び第２の出力段用フリップフロップ８１，８２を
それぞれリセットし、入力クロックの立ち上がり／立ち
下がりエッジでそれぞれセットして、逓倍出力クロック
ＯＵＴを生成する。これにより、入力クロックＩＮのパ
ルス幅を毎クロック・サイクル測定し、そのパルス幅を
基に遅延回路群１０の取り出し口を変更できるため、製
造バラツキや電源電圧変動が発生してもそれを回路自体
で補正をかけることができ、簡単かつ的確に最初に設定
したデューティーを維持することができる。さらに、低
い電流、低い電圧でも容易に動作することが可能で、消
費電力を減少させることが可能になる。たとえば従来の
遅延回路では１０ＭＨｚの周波数で１ｍＡ程度の消費電
流が必要であったが、本発明によればこれと同等な遅延
回路を２０ＭＨｚで動作させ、０．５ｍＡ程度の小さな
消費電流とすることが可能となる。
ようにパルス幅測定回路３０により、単位遅延回路１
１，１２，…，１８の出力に基づき入力クロックＩＮの
ハイレベルまたはロウレベル側のパルス幅を測定し記憶
しておき、例えば次のサイクルで、その測定結果に基づ
き、第１及び第２の選択回路５０，６０は、遅延回路群
１０中の所定の単位遅延回路１１，１２，…，１８の出
力及びその反転信号をそれぞれ選択する（遅延回路群の
取り出し口の選択）。そして、これらの選択結果により
第１及び第２の出力段用フリップフロップ８１，８２を
それぞれリセットし、入力クロックの立ち上がり／立ち
下がりエッジでそれぞれセットして、逓倍出力クロック
ＯＵＴを生成する。これにより、入力クロックＩＮのパ
ルス幅を毎クロック・サイクル測定し、そのパルス幅を
基に遅延回路群１０の取り出し口を変更できるため、製
造バラツキや電源電圧変動が発生してもそれを回路自体
で補正をかけることができ、簡単かつ的確に最初に設定
したデューティーを維持することができる。さらに、低
い電流、低い電圧でも容易に動作することが可能で、消
費電力を減少させることが可能になる。たとえば従来の
遅延回路では１０ＭＨｚの周波数で１ｍＡ程度の消費電
流が必要であったが、本発明によればこれと同等な遅延
回路を２０ＭＨｚで動作させ、０．５ｍＡ程度の小さな
消費電流とすることが可能となる。
【００１１】本発明の第２の特徴は図３に示すように所
定の遅延時間を有する単位遅延回路（１１，１２，１
３，…，１８）を直列接続して構成され、入力クロック
ＩＮを順次遅延する遅延回路群１０と、前記入力クロッ
クＩＮの立ち上がりエッジを検出する立ち上がりエッジ
検出回路（２１，２２）と、前記入力クロックの立ち下
がりエッジを検出する立ち下がりエッジ検出回路（２
４，２５）と、前記単位遅延回路１１，１２，１３，
…，１８の出力に基づき前記入力クロックＩＮのハイレ
ベル側のパルス幅を測定して記憶する第１のパルス幅測
定回路３０と、前記単位遅延回路１１，１２，１３，
…，１８の出力に基づき前記入力クロックＩＮのロウレ
ベル側のパルス幅を測定して記憶する第２のパルス幅測
定回路９０と、前記第１のパルス幅測定回路３０の測定
結果に基づき、前記遅延回路群１０中の所定の単位遅延
回路１１，１２，１３，…，１８の出力を選択する第１
の選択回路５０と、前記第２のパルス幅測定回路９０の
測定結果に基づき、前記遅延回路群１０中の所定の単位
遅延回路１１，１２，１３，…，１８の出力の反転信号
を選択する第２の選択回路６０と、前記第１の選択回路
５０の選択結果によりリセットされ前記入力クロックＩ
Ｎの立ち上がりエッジでセットされる第１の出力段用フ
リップフロップ８１と、前記第２の選択回路６０の選択
結果によりリセットされ前記入力クロックＩＮの立ち下
がりエッジでセットされる第２の出力段用フリップフロ
ップ８２と前記第１と第２の出力段用フリップフロップ
８１，８２の出力を合成して逓倍出力クロックＯＵＴを
出力する出力回路８３とを備えたことにある。ここで第
１のパルス幅測定回路３０は前記単位遅延回路１１，１
２，１３，…，１８の出力によりリセットされ、前記入
力クロックＩＮの立ち上がりエッジでセットされる第１
のフリップフロップ群（３１，３２，…，３４）と、前
記第１のフリップフロップ群（３１，３２，…，３４）
の各出力を前記入力クロックＩＮの立ち下がりエッジで
それぞれ取り込む第１のラッチ群（３５，３６，…，３
８）とから構成されている。また第２のパルス幅測定回
路９０は、前記単位遅延回路１１，１２，１３，…，１
８の出力の反転信号によりリセットされ、前記入力クロ
ックＩＮの立ち下がりエッジでセットされる第２のフリ
ップフロップ群（９１，９２，…，９４）と前記第２の
フリップフロップ群（９１，９２，…，９４）の各出力
を前記入力クロックＩＮの立ち上がりエッジでそれぞれ
取り込む第２のラッチ群（９５，９６，…，９８）とか
ら構成されている。
定の遅延時間を有する単位遅延回路（１１，１２，１
３，…，１８）を直列接続して構成され、入力クロック
ＩＮを順次遅延する遅延回路群１０と、前記入力クロッ
クＩＮの立ち上がりエッジを検出する立ち上がりエッジ
検出回路（２１，２２）と、前記入力クロックの立ち下
がりエッジを検出する立ち下がりエッジ検出回路（２
４，２５）と、前記単位遅延回路１１，１２，１３，
…，１８の出力に基づき前記入力クロックＩＮのハイレ
ベル側のパルス幅を測定して記憶する第１のパルス幅測
定回路３０と、前記単位遅延回路１１，１２，１３，
…，１８の出力に基づき前記入力クロックＩＮのロウレ
ベル側のパルス幅を測定して記憶する第２のパルス幅測
定回路９０と、前記第１のパルス幅測定回路３０の測定
結果に基づき、前記遅延回路群１０中の所定の単位遅延
回路１１，１２，１３，…，１８の出力を選択する第１
の選択回路５０と、前記第２のパルス幅測定回路９０の
測定結果に基づき、前記遅延回路群１０中の所定の単位
遅延回路１１，１２，１３，…，１８の出力の反転信号
を選択する第２の選択回路６０と、前記第１の選択回路
５０の選択結果によりリセットされ前記入力クロックＩ
Ｎの立ち上がりエッジでセットされる第１の出力段用フ
リップフロップ８１と、前記第２の選択回路６０の選択
結果によりリセットされ前記入力クロックＩＮの立ち下
がりエッジでセットされる第２の出力段用フリップフロ
ップ８２と前記第１と第２の出力段用フリップフロップ
８１，８２の出力を合成して逓倍出力クロックＯＵＴを
出力する出力回路８３とを備えたことにある。ここで第
１のパルス幅測定回路３０は前記単位遅延回路１１，１
２，１３，…，１８の出力によりリセットされ、前記入
力クロックＩＮの立ち上がりエッジでセットされる第１
のフリップフロップ群（３１，３２，…，３４）と、前
記第１のフリップフロップ群（３１，３２，…，３４）
の各出力を前記入力クロックＩＮの立ち下がりエッジで
それぞれ取り込む第１のラッチ群（３５，３６，…，３
８）とから構成されている。また第２のパルス幅測定回
路９０は、前記単位遅延回路１１，１２，１３，…，１
８の出力の反転信号によりリセットされ、前記入力クロ
ックＩＮの立ち下がりエッジでセットされる第２のフリ
ップフロップ群（９１，９２，…，９４）と前記第２の
フリップフロップ群（９１，９２，…，９４）の各出力
を前記入力クロックＩＮの立ち上がりエッジでそれぞれ
取り込む第２のラッチ群（９５，９６，…，９８）とか
ら構成されている。
【００１２】本発明の第２の特徴によれば、第１及び第
２のパルス幅測定回路３０，９０により、単位遅延回路
１１，１２，…，１８の出力に基づき入力クロックＩＮ
のハイレベル及びロウレベル側のパルス幅をそれぞれ測
定し記憶しておき、例えば次のサイクルで、これら測定
結果に基づき、第１及び第２の選択回路５０，６０は、
遅延回路群１０の取り出し口をそれぞれ選択する。そし
て、上述の本発明の第１の特徴と同様にして逓倍出力ク
ロックＯＵＴを生成する。これにより、入力クロックＩ
Ｎのハイレベル及びロウレベル側のパルス幅を毎クロッ
ク・サイクル測定し、その各パルス幅を基に遅延回路群
の取り出し口をそれぞれ変更できるため、製造バラツキ
や電源電圧変動が発生してもそれを回路自体で補正をか
けることができ、簡単かつ的確に入力クロックのデュー
ティー変化に追従することができる。さらに、本発明の
第２の特徴によれば消費電力を増加させることなく、低
い電圧でも容易に動作することが可能になる。
２のパルス幅測定回路３０，９０により、単位遅延回路
１１，１２，…，１８の出力に基づき入力クロックＩＮ
のハイレベル及びロウレベル側のパルス幅をそれぞれ測
定し記憶しておき、例えば次のサイクルで、これら測定
結果に基づき、第１及び第２の選択回路５０，６０は、
遅延回路群１０の取り出し口をそれぞれ選択する。そし
て、上述の本発明の第１の特徴と同様にして逓倍出力ク
ロックＯＵＴを生成する。これにより、入力クロックＩ
Ｎのハイレベル及びロウレベル側のパルス幅を毎クロッ
ク・サイクル測定し、その各パルス幅を基に遅延回路群
の取り出し口をそれぞれ変更できるため、製造バラツキ
や電源電圧変動が発生してもそれを回路自体で補正をか
けることができ、簡単かつ的確に入力クロックのデュー
ティー変化に追従することができる。さらに、本発明の
第２の特徴によれば消費電力を増加させることなく、低
い電圧でも容易に動作することが可能になる。
【００１３】本発明の第３の特徴は、上述の第１および
第２の特徴に係る周波数逓倍器の長所をより有効に発揮
するものである。すなわち、上述したように本発明の周
波数逓倍回路は周波数逓倍回路を構成する回路素子の特
性のバラツキの影響を受けにくいという特徴を有する
が、本発明の第３の特徴はこれを積極的に利用し半導体
集積回路としてシリコン（Ｓｉ）等の半導体チップ上に
実現することである。すなわち、本発明の第３の特徴
は、図６に示すように本発明の第１若しくは第２の特徴
で説明した周波数逓倍回路１２０をその一部に含む半導
体集積回路である。この集積回路は周波数逓倍回路１２
０からの逓倍出力クロックＯＵＴに基づいて導通制御さ
れ、バスラインをプリチャージする充電用トランジスタ
１１２を備えている。たとえば、図６に示す回路におい
ては充電用トランジスタを導通制御する逓倍出力クロッ
クＯＵＴは、製造バラツキや電源電圧変動が発生して
も、それを周波数逓倍回路自体で補正がかけられる利点
を有する。したがって本発明の第３の特徴によればバス
駆動回路等の半導体集積回路のデューティーを所望の
値、例えば５０％に安定かつ確実維持することができ、
バス動作等の半導体集積回路の動作を常時正常に行うこ
とができる。しかもその特性は半導体製造プロセス上の
ウェハ内分布、ウェハ間分布、バッチ間分布等の影響を
受けることはない。つまり本発明の第３の特徴によれ
ば、製造歩留りが高く、安価な半導体集積回路の量産が
可能となる。しかも高い周波数の供給が可能で、低消費
電力化も容易であるため、高速かつ、高密度の半導体集
積回路（ＶＬＳＩ，ＵＬＳＩ，ＧＳＩ）が実現できる。
第２の特徴に係る周波数逓倍器の長所をより有効に発揮
するものである。すなわち、上述したように本発明の周
波数逓倍回路は周波数逓倍回路を構成する回路素子の特
性のバラツキの影響を受けにくいという特徴を有する
が、本発明の第３の特徴はこれを積極的に利用し半導体
集積回路としてシリコン（Ｓｉ）等の半導体チップ上に
実現することである。すなわち、本発明の第３の特徴
は、図６に示すように本発明の第１若しくは第２の特徴
で説明した周波数逓倍回路１２０をその一部に含む半導
体集積回路である。この集積回路は周波数逓倍回路１２
０からの逓倍出力クロックＯＵＴに基づいて導通制御さ
れ、バスラインをプリチャージする充電用トランジスタ
１１２を備えている。たとえば、図６に示す回路におい
ては充電用トランジスタを導通制御する逓倍出力クロッ
クＯＵＴは、製造バラツキや電源電圧変動が発生して
も、それを周波数逓倍回路自体で補正がかけられる利点
を有する。したがって本発明の第３の特徴によればバス
駆動回路等の半導体集積回路のデューティーを所望の
値、例えば５０％に安定かつ確実維持することができ、
バス動作等の半導体集積回路の動作を常時正常に行うこ
とができる。しかもその特性は半導体製造プロセス上の
ウェハ内分布、ウェハ間分布、バッチ間分布等の影響を
受けることはない。つまり本発明の第３の特徴によれ
ば、製造歩留りが高く、安価な半導体集積回路の量産が
可能となる。しかも高い周波数の供給が可能で、低消費
電力化も容易であるため、高速かつ、高密度の半導体集
積回路（ＶＬＳＩ，ＵＬＳＩ，ＧＳＩ）が実現できる。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１は本発明の第１の実施の形態
に係る周波数逓倍回路の構成を示す回路図である。この
周波数逓倍回路は、逓倍入力クロックＩＮを取り込む遅
延回路群１０と遅延回路群１０の出力に基づき逓倍入力
クロックＩＮのパルス幅を測定して記憶するパルス幅測
定回路３０と、パルス幅測定回路３０の測定結果に基づ
き、遅延回路群１０中の所定の単位遅延回路の出力を選
択する第１の選択回路５０と、パルス幅測定回路３０の
測定結果に基づき、遅延回路群１０中の所定の単位遅延
回路の出力の反転信号を選択する第２の選択回路６０
と、第１の選択回路５０の選択結果によりリセットされ
逓倍入力クロックＩＮの立ち上がりエッジでセットされ
る第１の出力段用フリップフロップ８１、及び第２の選
択回路６０の選択結果によりリセットされ逓倍入力クロ
ックＩＮの立ち下がりエッジでセットされる第２の出力
段用フリップフロップ８２と、第１と第２の出力段用フ
リップフロップ８１，８２の出力を合成して逓倍出力ク
ロックを出力する出力回路８３等から構成されている。
施の形態を説明する。図１は本発明の第１の実施の形態
に係る周波数逓倍回路の構成を示す回路図である。この
周波数逓倍回路は、逓倍入力クロックＩＮを取り込む遅
延回路群１０と遅延回路群１０の出力に基づき逓倍入力
クロックＩＮのパルス幅を測定して記憶するパルス幅測
定回路３０と、パルス幅測定回路３０の測定結果に基づ
き、遅延回路群１０中の所定の単位遅延回路の出力を選
択する第１の選択回路５０と、パルス幅測定回路３０の
測定結果に基づき、遅延回路群１０中の所定の単位遅延
回路の出力の反転信号を選択する第２の選択回路６０
と、第１の選択回路５０の選択結果によりリセットされ
逓倍入力クロックＩＮの立ち上がりエッジでセットされ
る第１の出力段用フリップフロップ８１、及び第２の選
択回路６０の選択結果によりリセットされ逓倍入力クロ
ックＩＮの立ち下がりエッジでセットされる第２の出力
段用フリップフロップ８２と、第１と第２の出力段用フ
リップフロップ８１，８２の出力を合成して逓倍出力ク
ロックを出力する出力回路８３等から構成されている。
【００１５】この遅延回路群１０は、所定の遅延時間を
有する単位遅延回路１１〜１８を直列接続して構成され
ている。そのうち、１段目の遅延回路１１の入力端子が
ＡＮＤゲート２１の一方の入力端子に、該遅延回路１１
の出力端子がインバータ２２を介してＡＮＤゲート２１
の他方の入力端子に接続されている。そして、ＡＮＤゲ
ート２１の出力端子からは、逓倍入力クロックＩＮの立
ち上がりエッジの検出を示すショットパルスＳ１が出力
される。同様に、逓倍入力クロックＩＮの立ち下がりエ
ッジの検出を示すショットパルスＳ２を生成すべく、前
記遅延回路１１とインバータ２３とＡＮＤゲート２４が
接続されている。
有する単位遅延回路１１〜１８を直列接続して構成され
ている。そのうち、１段目の遅延回路１１の入力端子が
ＡＮＤゲート２１の一方の入力端子に、該遅延回路１１
の出力端子がインバータ２２を介してＡＮＤゲート２１
の他方の入力端子に接続されている。そして、ＡＮＤゲ
ート２１の出力端子からは、逓倍入力クロックＩＮの立
ち上がりエッジの検出を示すショットパルスＳ１が出力
される。同様に、逓倍入力クロックＩＮの立ち下がりエ
ッジの検出を示すショットパルスＳ２を生成すべく、前
記遅延回路１１とインバータ２３とＡＮＤゲート２４が
接続されている。
【００１６】遅延回路群１０には、逓倍入力クロックＩ
Ｎの“Ｈ”レベル側のパルス幅を測定するパルス幅測定
回路３０が接続されている。このパルス幅測定回路３０
は、フリップフロップ３１〜３４と、その各反転出力端
子Ｑバーにそれぞれデータ入力端子Ｄが接続されたラッ
チ３５〜３８とで構成され、フリップフロップ３１〜３
４の各リセット端子Ｒには、２段目、４段目、６段目及
び８段目の各遅延回路１２，１４，１６，１８の出力Ｐ
１，Ｐ３，Ｐ５，Ｐ７が、また各セット端子Ｓには前記
ショットパルスＳ１が供給される。また、ラッチ３５〜
３８のクロック端子ＣＫには、共通して前記ショットパ
ルスＳ２が供給され、その反転出力Ｑバーからは、信号
Ｓ７〜Ｓ１０が出力されるようになっている。一方、前
記パルス幅測定回路３０の各信号Ｓ３〜Ｓ６は、ラッチ
４１〜４４のデータ入力端子Ｄにもそれぞれ供給されて
いる。このラッチ４１〜４４のクロック端子ＣＫには、
上記ラッチ３５〜３８と同様に、ショットパルスＳ２が
供給され、その反転出力Ｑバーからは、それぞれ信号Ｓ
１１〜Ｓ１４が出力される。
Ｎの“Ｈ”レベル側のパルス幅を測定するパルス幅測定
回路３０が接続されている。このパルス幅測定回路３０
は、フリップフロップ３１〜３４と、その各反転出力端
子Ｑバーにそれぞれデータ入力端子Ｄが接続されたラッ
チ３５〜３８とで構成され、フリップフロップ３１〜３
４の各リセット端子Ｒには、２段目、４段目、６段目及
び８段目の各遅延回路１２，１４，１６，１８の出力Ｐ
１，Ｐ３，Ｐ５，Ｐ７が、また各セット端子Ｓには前記
ショットパルスＳ１が供給される。また、ラッチ３５〜
３８のクロック端子ＣＫには、共通して前記ショットパ
ルスＳ２が供給され、その反転出力Ｑバーからは、信号
Ｓ７〜Ｓ１０が出力されるようになっている。一方、前
記パルス幅測定回路３０の各信号Ｓ３〜Ｓ６は、ラッチ
４１〜４４のデータ入力端子Ｄにもそれぞれ供給されて
いる。このラッチ４１〜４４のクロック端子ＣＫには、
上記ラッチ３５〜３８と同様に、ショットパルスＳ２が
供給され、その反転出力Ｑバーからは、それぞれ信号Ｓ
１１〜Ｓ１４が出力される。
【００１７】そして、上記ラッチ３５〜３８から出力さ
れた信号Ｓ７〜Ｓ１０は第１の選択回路５０に、また、
ラッチ４１〜４４から出力された信号Ｓ１１〜Ｓ１４は
第２の選択回路６０に、それぞれ供給されるようになっ
ている。第１の選択回路５０は、遅延回路群３０の１段
目の出力及び２段目から４段目の各出力Ｐ１〜Ｐ３と、
ラッチ３５〜３８の各出力Ｓ７〜Ｓ１０とをそれぞれ入
力とするＡＮＤゲート５１〜５４と、その各出力を入力
とするＯＲゲート５５とで構成され、そのＯＲゲート５
５からは、選択結果信号Ｓ１５が出力される。
れた信号Ｓ７〜Ｓ１０は第１の選択回路５０に、また、
ラッチ４１〜４４から出力された信号Ｓ１１〜Ｓ１４は
第２の選択回路６０に、それぞれ供給されるようになっ
ている。第１の選択回路５０は、遅延回路群３０の１段
目の出力及び２段目から４段目の各出力Ｐ１〜Ｐ３と、
ラッチ３５〜３８の各出力Ｓ７〜Ｓ１０とをそれぞれ入
力とするＡＮＤゲート５１〜５４と、その各出力を入力
とするＯＲゲート５５とで構成され、そのＯＲゲート５
５からは、選択結果信号Ｓ１５が出力される。
【００１８】同様に、第２の選択回路６０は、ＡＮＤゲ
ート６１〜６４とＯＲゲート６５とで構成される。ＡＮ
Ｄゲート６１〜６４の各入力には、インバータ７１によ
る１段目の出力及びインバータ７２〜７４による前記信
号Ｐ１〜Ｐ３の反転信号と、前記信号Ｓ１１〜Ｓ１４と
がそれぞれ与えられ、そしてＯＲゲート６５からは選択
結果信号Ｓ１６が出力される。
ート６１〜６４とＯＲゲート６５とで構成される。ＡＮ
Ｄゲート６１〜６４の各入力には、インバータ７１によ
る１段目の出力及びインバータ７２〜７４による前記信
号Ｐ１〜Ｐ３の反転信号と、前記信号Ｓ１１〜Ｓ１４と
がそれぞれ与えられ、そしてＯＲゲート６５からは選択
結果信号Ｓ１６が出力される。
【００１９】この周波数逓倍回路の出力段は、図１に示
すように第１および第２の出力段用フリップフロップ８
１，８２とＯＲゲート８３から成る出力回路とで構成さ
れており、第１の出力段用フリップフロップ８１のセッ
ト端子Ｓには前記ショットパルスＳ１が、またリセット
端子Ｒには第１の選択回路５０からの選択結果信号Ｓ１
５がそれぞれ与えられ、その出力端子Ｑから出力される
信号Ｓ１７がＯＲゲート８３の一方入力端子に入力され
る。また、第２の出力段用フリップフロップ８２のセッ
ト端子Ｓには前記ショットパルスＳ２が、またリセット
端子Ｒには第２の選択回路６０からの選択結果信号Ｓ１
６がそれぞれ与えられ、その出力端子Ｑから出力される
信号Ｓ１８がＯＲゲート８３の他方入力端子に入力され
る。そして、ＯＲゲート８３からは、逓倍入力クロック
ＩＮの例えば２倍の周波数の逓倍出力クロックＯＵＴが
送出されるようになっている。
すように第１および第２の出力段用フリップフロップ８
１，８２とＯＲゲート８３から成る出力回路とで構成さ
れており、第１の出力段用フリップフロップ８１のセッ
ト端子Ｓには前記ショットパルスＳ１が、またリセット
端子Ｒには第１の選択回路５０からの選択結果信号Ｓ１
５がそれぞれ与えられ、その出力端子Ｑから出力される
信号Ｓ１７がＯＲゲート８３の一方入力端子に入力され
る。また、第２の出力段用フリップフロップ８２のセッ
ト端子Ｓには前記ショットパルスＳ２が、またリセット
端子Ｒには第２の選択回路６０からの選択結果信号Ｓ１
６がそれぞれ与えられ、その出力端子Ｑから出力される
信号Ｓ１８がＯＲゲート８３の他方入力端子に入力され
る。そして、ＯＲゲート８３からは、逓倍入力クロック
ＩＮの例えば２倍の周波数の逓倍出力クロックＯＵＴが
送出されるようになっている。
【００２０】次に、以上のように構成される本発明の第
１の実施の形態に係る周波数逓倍回路の動作を図２のタ
イミングチャートを参照しつつ説明する。まず、時刻ｔ
１では、逓倍入力クロックＩＮの立ち上がりを検出して
ショットパルスＳ１がＡＮＤゲート２１から出力され、
その結果、フリップフロップ３１〜３４，８１がセット
され、信号Ｓ３〜Ｓ６が立ち下がり、信号Ｓ１７は
“Ｈ”レベルのままであり、逓倍出力クロックＯＵＴは
“Ｈ”レベルのままとなっている。その後、逓倍入力ク
ロックＩＮを入力した遅延回路群１０の各段１２〜１８
の出力Ｐ１〜Ｐ７が順次立ち上がり、これに伴ってフリ
ップフロップ３１〜３４がリセットされるため、前記時
刻ｔ１で立ち下がった信号Ｓ３〜Ｓ６はそれぞれ立ち上
がる（時刻ｔ２〜時刻ｔ６）。
１の実施の形態に係る周波数逓倍回路の動作を図２のタ
イミングチャートを参照しつつ説明する。まず、時刻ｔ
１では、逓倍入力クロックＩＮの立ち上がりを検出して
ショットパルスＳ１がＡＮＤゲート２１から出力され、
その結果、フリップフロップ３１〜３４，８１がセット
され、信号Ｓ３〜Ｓ６が立ち下がり、信号Ｓ１７は
“Ｈ”レベルのままであり、逓倍出力クロックＯＵＴは
“Ｈ”レベルのままとなっている。その後、逓倍入力ク
ロックＩＮを入力した遅延回路群１０の各段１２〜１８
の出力Ｐ１〜Ｐ７が順次立ち上がり、これに伴ってフリ
ップフロップ３１〜３４がリセットされるため、前記時
刻ｔ１で立ち下がった信号Ｓ３〜Ｓ６はそれぞれ立ち上
がる（時刻ｔ２〜時刻ｔ６）。
【００２１】時刻ｔ４〜ｔ６間の時刻ｔ５では、逓倍入
力クロックＩＮの立ち下がりを検出してショットパルス
Ｓ２がＡＮＤゲート２４から出力される。これによっ
て、ラッチ３５〜３７とラッチ４１〜４３には信号Ｓ３
〜Ｓ５の“Ｈ”レベルが、また、ラッチ３８とラッチ４
４には信号Ｓ６の“Ｌ”レベルが記憶され、その各反転
出力Ｓ７〜Ｓ１０とＳ１１〜Ｓ１４は、共にそれぞれ
“Ｌ”，“Ｌ”，“Ｌ”，“Ｈ”となる。このとき、信
号Ｓ１０が“Ｈ”レベルとなることにより、ＡＮＤゲー
ト５４の出力が“Ｈ”レベルとなる結果、選択回路５０
の選択結果信号Ｓ１５は立ち上がり、フリップフロップ
８１をリセットする。従って、信号Ｓ１７は立ち下がる
が、一方のフリップフロップ８２はセットされるので、
信号Ｓ１８は“Ｈ”レベルであり、その結果、逓倍出力
クロックＯＵＴは“Ｈ”レベルのままである。
力クロックＩＮの立ち下がりを検出してショットパルス
Ｓ２がＡＮＤゲート２４から出力される。これによっ
て、ラッチ３５〜３７とラッチ４１〜４３には信号Ｓ３
〜Ｓ５の“Ｈ”レベルが、また、ラッチ３８とラッチ４
４には信号Ｓ６の“Ｌ”レベルが記憶され、その各反転
出力Ｓ７〜Ｓ１０とＳ１１〜Ｓ１４は、共にそれぞれ
“Ｌ”，“Ｌ”，“Ｌ”，“Ｈ”となる。このとき、信
号Ｓ１０が“Ｈ”レベルとなることにより、ＡＮＤゲー
ト５４の出力が“Ｈ”レベルとなる結果、選択回路５０
の選択結果信号Ｓ１５は立ち上がり、フリップフロップ
８１をリセットする。従って、信号Ｓ１７は立ち下がる
が、一方のフリップフロップ８２はセットされるので、
信号Ｓ１８は“Ｈ”レベルであり、その結果、逓倍出力
クロックＯＵＴは“Ｈ”レベルのままである。
【００２２】時刻ｔ６を過ぎると、信号Ｐ１〜Ｐ７が順
次、立ち下がっていく。そのうち、信号Ｐ３が立ち下が
る時刻ｔ７では、ＡＮＤゲート５４の出力が“Ｌ”レベ
ルとなるため、信号Ｓ１５が立ち下がるが、フリップフ
ロップ８１はリセット状態のままであり、信号Ｓ１７は
“Ｌ”レベルのまま変わらない。これに対して、ＡＮＤ
ゲート６４の出力は“Ｈ”レベルとなり、選択回路６０
の選択結果出力Ｓ１６は立ち上がる。従って、フリップ
フロップ８２がリセットされ、信号Ｓ１８は“Ｌ”レベ
ルとなる。その結果、逓倍出力クロックＯＵＴは立ち下
がることになる。
次、立ち下がっていく。そのうち、信号Ｐ３が立ち下が
る時刻ｔ７では、ＡＮＤゲート５４の出力が“Ｌ”レベ
ルとなるため、信号Ｓ１５が立ち下がるが、フリップフ
ロップ８１はリセット状態のままであり、信号Ｓ１７は
“Ｌ”レベルのまま変わらない。これに対して、ＡＮＤ
ゲート６４の出力は“Ｈ”レベルとなり、選択回路６０
の選択結果出力Ｓ１６は立ち上がる。従って、フリップ
フロップ８２がリセットされ、信号Ｓ１８は“Ｌ”レベ
ルとなる。その結果、逓倍出力クロックＯＵＴは立ち下
がることになる。
【００２３】次のサイクルが開始される時刻ｔ８でショ
ットパルスＳ１が出力されると、前サイクルと同様に、
フリップフロップ３１〜３４とフリップフロップ８１が
セットされ、信号Ｓ３〜Ｓ６が立ち下がり、信号Ｓ１７
が立ち上がる。従って、逓倍出力クロックＯＵＴは
“Ｈ”レベルとなる。
ットパルスＳ１が出力されると、前サイクルと同様に、
フリップフロップ３１〜３４とフリップフロップ８１が
セットされ、信号Ｓ３〜Ｓ６が立ち下がり、信号Ｓ１７
が立ち上がる。従って、逓倍出力クロックＯＵＴは
“Ｈ”レベルとなる。
【００２４】その後、前サイクルと同様にして、順次Ｐ
１〜Ｐ７が立ち上がり、これに伴ってフリップフロップ
３１〜３４がリセットされるため、前記時刻ｔ８で立ち
下がった信号Ｓ３〜Ｓ６もそれぞれ立ち上がる（時刻ｔ
９〜時刻ｔ１１）。そのうち、信号Ｐ３が立ち上がる時
刻ｔ１０では、ＡＮＤゲート５４の出力が“Ｈ”レベル
となるため、信号Ｓ１５が“Ｈ”レベルとなり、フリッ
プフロップ８１はリセットされ、信号Ｓ１７は立ち下が
る。これに対して、ＡＮＤゲート６４の出力は“Ｌ”レ
ベルとなり、選択回路６０の選択結果出力Ｓ１６は
“Ｌ”レベルとなるが、フリップフロップ８２はリセッ
トされた状態を維持し、信号Ｓ１８は“Ｌ”レベルのま
ま変わらない。その結果、逓倍出力クロックＯＵＴは立
ち下がることになる。
１〜Ｐ７が立ち上がり、これに伴ってフリップフロップ
３１〜３４がリセットされるため、前記時刻ｔ８で立ち
下がった信号Ｓ３〜Ｓ６もそれぞれ立ち上がる（時刻ｔ
９〜時刻ｔ１１）。そのうち、信号Ｐ３が立ち上がる時
刻ｔ１０では、ＡＮＤゲート５４の出力が“Ｈ”レベル
となるため、信号Ｓ１５が“Ｈ”レベルとなり、フリッ
プフロップ８１はリセットされ、信号Ｓ１７は立ち下が
る。これに対して、ＡＮＤゲート６４の出力は“Ｌ”レ
ベルとなり、選択回路６０の選択結果出力Ｓ１６は
“Ｌ”レベルとなるが、フリップフロップ８２はリセッ
トされた状態を維持し、信号Ｓ１８は“Ｌ”レベルのま
ま変わらない。その結果、逓倍出力クロックＯＵＴは立
ち下がることになる。
【００２５】時刻ｔ１２では、再びショットパルスＳ２
がＡＮＤゲート２４から出力されるが、この時点の信号
Ｓ３〜Ｓ６のレベルが前サイクル時のレベルと同じであ
るため、ラッチ３５〜３８とラッチ４１〜４４のそれぞ
れの各反転出力Ｓ７〜Ｓ１０とＳ１１〜Ｓ１４は、共に
それぞれ“Ｌ”，“Ｌ”，“Ｌ”，“Ｈ”を維持する。
また、このとき、ＡＮＤゲート５４の出力が“Ｈ”レベ
ルのままであるため、選択回路５０の選択結果信号Ｓ１
５は“Ｈ”レベルであり、従って、信号Ｓ１７は“Ｌ”
レベルを維持するが、一方のフリップフロップ８２はセ
ットされるので、信号Ｓ１８は立ち上がり、逓倍出力ク
ロックＯＵＴは立ち上がることになる。
がＡＮＤゲート２４から出力されるが、この時点の信号
Ｓ３〜Ｓ６のレベルが前サイクル時のレベルと同じであ
るため、ラッチ３５〜３８とラッチ４１〜４４のそれぞ
れの各反転出力Ｓ７〜Ｓ１０とＳ１１〜Ｓ１４は、共に
それぞれ“Ｌ”，“Ｌ”，“Ｌ”，“Ｈ”を維持する。
また、このとき、ＡＮＤゲート５４の出力が“Ｈ”レベ
ルのままであるため、選択回路５０の選択結果信号Ｓ１
５は“Ｈ”レベルであり、従って、信号Ｓ１７は“Ｌ”
レベルを維持するが、一方のフリップフロップ８２はセ
ットされるので、信号Ｓ１８は立ち上がり、逓倍出力ク
ロックＯＵＴは立ち上がることになる。
【００２６】時刻ｔ１２〜ｔ１４間は、前サイクルの時
刻ｔ５〜ｔ８間の動作と同じになり、以降、上記動作を
繰り返し、逓倍出力クロックＯＵＴは、逓倍入力クロッ
クＩＮの２倍の周波数を持つ信号となる。
刻ｔ５〜ｔ８間の動作と同じになり、以降、上記動作を
繰り返し、逓倍出力クロックＯＵＴは、逓倍入力クロッ
クＩＮの２倍の周波数を持つ信号となる。
【００２７】このように、本発明の第１の実施の形態で
は、逓倍入力クロックＩＮの立ち上がりエッジで、パル
ス幅測定回路３０のフリップフロップ３１〜３４をセッ
トし、逓倍入力クロックＩＮの次の立ち上がりまでに遅
延回路を通して前記フリップフロップ３１〜３４を順次
リセットしていき、これによって逓倍入力クロックＩＮ
の“Ｈ”レベルのパルス幅を測定してラッチ３１〜３
４，４１〜４４で記憶する。
は、逓倍入力クロックＩＮの立ち上がりエッジで、パル
ス幅測定回路３０のフリップフロップ３１〜３４をセッ
トし、逓倍入力クロックＩＮの次の立ち上がりまでに遅
延回路を通して前記フリップフロップ３１〜３４を順次
リセットしていき、これによって逓倍入力クロックＩＮ
の“Ｈ”レベルのパルス幅を測定してラッチ３１〜３
４，４１〜４４で記憶する。
【００２８】そして、このラッチ３１〜３４，４１〜４
４中のデータを基に、次のサイクルで、遅延回路群１０
からの取り出し口を選択し（本実施の形態では遅延回路
１４の出力Ｐ３）、逓倍入力クロックＩＮの立ち上がり
エッジでフリップフロップ８１を、また立ち下がりエッ
チでフリップフロップ８２をセットする。さらに、前サ
イクルで記憶した遅延回路の取りだし口から選ばれた選
択結果信号Ｓ１５，Ｓ１６により、このフリップフロッ
プ８１，８２をリセットすることにより、逓倍入力クロ
ックＩＮの倍の逓倍出力クロックＯＵＴを作成するもの
である。
４中のデータを基に、次のサイクルで、遅延回路群１０
からの取り出し口を選択し（本実施の形態では遅延回路
１４の出力Ｐ３）、逓倍入力クロックＩＮの立ち上がり
エッジでフリップフロップ８１を、また立ち下がりエッ
チでフリップフロップ８２をセットする。さらに、前サ
イクルで記憶した遅延回路の取りだし口から選ばれた選
択結果信号Ｓ１５，Ｓ１６により、このフリップフロッ
プ８１，８２をリセットすることにより、逓倍入力クロ
ックＩＮの倍の逓倍出力クロックＯＵＴを作成するもの
である。
【００２９】図２において、逓倍入力クロックＩＮの
“Ｈ”レベルパルス幅をａとし、続く“Ｌ”レベルパル
ス幅をｂとすれば、逓倍出力クロックＯＵＴにおける前
記クロックＩＮの“Ｈ”レベル時に対応する“Ｈ”レベ
ルパルス幅は、約ａ／２となり、クロックＩＮの“Ｌ”
レベル時に対応する“Ｈ”レベルパルス幅は、同じく約
（ｂ／２）となる。
“Ｈ”レベルパルス幅をａとし、続く“Ｌ”レベルパル
ス幅をｂとすれば、逓倍出力クロックＯＵＴにおける前
記クロックＩＮの“Ｈ”レベル時に対応する“Ｈ”レベ
ルパルス幅は、約ａ／２となり、クロックＩＮの“Ｌ”
レベル時に対応する“Ｈ”レベルパルス幅は、同じく約
（ｂ／２）となる。
【００３０】これにより、従来回路ではできなかった半
導体製造時の製造バラツキによる遅延回路の遅延時間の
バラツキや電源電圧の変動による遅延時間の変動に起因
する逓倍出力のデューティーずれの補正が、本発明の第
１の実施の形態により容易に可能となる。すなわち本発
明の第１の実施の形態によれば、逓倍入力クロックＩＮ
のパルス幅を毎クロック・サイクル測定しており、その
パルス幅を基に遅延回路群の取り出し口を変更できるた
め、製造バラツキや電源電圧変動が発生してもそれを回
路自体で補正をかけることができ、最初に設定したデュ
ーティーを維持することが可能となる。このとき、遅延
回路群１０の最小単位の遅延時間を小さく設定すればす
るほど、デューティー補正の精度は向上し、また遅延回
路群１０の直列接続の段数を増やせば増やすほど入力周
波数の許容周波数範囲を広げることができる。
導体製造時の製造バラツキによる遅延回路の遅延時間の
バラツキや電源電圧の変動による遅延時間の変動に起因
する逓倍出力のデューティーずれの補正が、本発明の第
１の実施の形態により容易に可能となる。すなわち本発
明の第１の実施の形態によれば、逓倍入力クロックＩＮ
のパルス幅を毎クロック・サイクル測定しており、その
パルス幅を基に遅延回路群の取り出し口を変更できるた
め、製造バラツキや電源電圧変動が発生してもそれを回
路自体で補正をかけることができ、最初に設定したデュ
ーティーを維持することが可能となる。このとき、遅延
回路群１０の最小単位の遅延時間を小さく設定すればす
るほど、デューティー補正の精度は向上し、また遅延回
路群１０の直列接続の段数を増やせば増やすほど入力周
波数の許容周波数範囲を広げることができる。
【００３１】図３は、本発明の第２の実施の形態に係る
周波数逓倍回路の構成を示す回路図であり、図１と共通
する要素には同一の符号が付されている。前述した図１
に示す構成は逓倍入力クロックＩＮのパルス幅を測定す
るパルス幅測定回路は１つであったが、第２の実施の形
態では２つのパルス幅測定回路を具備している。すなわ
ち、第１の実施の形態のパルス幅測定回路（第１のパル
ス幅測定回路）３０の他に、第２のパルス幅測定回路９
０としてもう１つ設け、逓倍入力クロックＩＮの“Ｈ”
レベルと“Ｌ”レベルの両方のパルス幅をそれぞれ測定
するようにしている。
周波数逓倍回路の構成を示す回路図であり、図１と共通
する要素には同一の符号が付されている。前述した図１
に示す構成は逓倍入力クロックＩＮのパルス幅を測定す
るパルス幅測定回路は１つであったが、第２の実施の形
態では２つのパルス幅測定回路を具備している。すなわ
ち、第１の実施の形態のパルス幅測定回路（第１のパル
ス幅測定回路）３０の他に、第２のパルス幅測定回路９
０としてもう１つ設け、逓倍入力クロックＩＮの“Ｈ”
レベルと“Ｌ”レベルの両方のパルス幅をそれぞれ測定
するようにしている。
【００３２】すなわち、本発明の第２の実施例に係る周
波数逓倍回路は図３に示すように所定の遅延時間を有す
る単位遅延回路（１１，１２，…，１８）を直列接続し
て構成され、逓倍入力クロックＩＮを順次遅延する遅延
回路群１０と、この遅延回路群１０の単位遅延回路（１
１，１２，…，１８）の出力に基づき逓倍入力クロック
ＩＮのハイレベル側のパルス幅を測定して記憶する第１
のパルス幅測定回路３０と、遅延回路群１０の単位遅延
回路（１１，１２，…，１８）の出力に基づき逓倍入力
クロックＩＮのロウレベル側のパルス幅を測定して記憶
する第２のパルス幅測定回路９０と、第１のパルス幅測
定回路３０の測定結果に基づき、遅延回路群１０中の所
定の単位遅延回路の出力を選択する第１の選択回路５０
と、第２のパルス幅測定回路９０の測定結果に基づき、
遅延回路群１０中の所定の単位遅延回路の出力の反転信
号を選択する第２の選択回路６０と、第１の選択回路５
０の選択結果によりリセットされ逓倍入力クロックＩＮ
の立ち上がりエッジでセットされる第１の出力段用フリ
ップフロップ８１と、第２の選択回路６０の選択結果に
よりリセットされ逓倍入力クロックＩＮの立ち下がりエ
ッジでセットされる第２の出力段用フリップフロップ８
２と、第１と第２の出力段用フリップフロップ８１，８
２の出力を合成して逓倍出力クロックを出力する出力回
路８３等から構成されている。
波数逓倍回路は図３に示すように所定の遅延時間を有す
る単位遅延回路（１１，１２，…，１８）を直列接続し
て構成され、逓倍入力クロックＩＮを順次遅延する遅延
回路群１０と、この遅延回路群１０の単位遅延回路（１
１，１２，…，１８）の出力に基づき逓倍入力クロック
ＩＮのハイレベル側のパルス幅を測定して記憶する第１
のパルス幅測定回路３０と、遅延回路群１０の単位遅延
回路（１１，１２，…，１８）の出力に基づき逓倍入力
クロックＩＮのロウレベル側のパルス幅を測定して記憶
する第２のパルス幅測定回路９０と、第１のパルス幅測
定回路３０の測定結果に基づき、遅延回路群１０中の所
定の単位遅延回路の出力を選択する第１の選択回路５０
と、第２のパルス幅測定回路９０の測定結果に基づき、
遅延回路群１０中の所定の単位遅延回路の出力の反転信
号を選択する第２の選択回路６０と、第１の選択回路５
０の選択結果によりリセットされ逓倍入力クロックＩＮ
の立ち上がりエッジでセットされる第１の出力段用フリ
ップフロップ８１と、第２の選択回路６０の選択結果に
よりリセットされ逓倍入力クロックＩＮの立ち下がりエ
ッジでセットされる第２の出力段用フリップフロップ８
２と、第１と第２の出力段用フリップフロップ８１，８
２の出力を合成して逓倍出力クロックを出力する出力回
路８３等から構成されている。
【００３３】ここで、第２のパルス幅測定回路９０は、
図３に示すようにフリップフロップ９１〜９４と、その
各反転出力端子Ｑバーにそれぞれデータ入力端子Ｄが接
続されたラッチ９５〜９８とで構成されている。ラッチ
９５〜９８は図１のラッチ４１〜４４に相当するが、ラ
ッチ９５〜９８の各クロック端子にはショットパルスＳ
１が供給されるようになっている。また、第２のパルス
幅測定回路９０のフリップフロップ９１〜９４の各リセ
ット端子Ｒには、それぞれインバータ７２，１０１，１
０２，１０３による遅延回路群１０の各出力Ｐ１，Ｐ
３，Ｐ５，Ｐ７の反転信号が供給され、また各セット端
子ＳにはショットパルスＳ２が供給される。
図３に示すようにフリップフロップ９１〜９４と、その
各反転出力端子Ｑバーにそれぞれデータ入力端子Ｄが接
続されたラッチ９５〜９８とで構成されている。ラッチ
９５〜９８は図１のラッチ４１〜４４に相当するが、ラ
ッチ９５〜９８の各クロック端子にはショットパルスＳ
１が供給されるようになっている。また、第２のパルス
幅測定回路９０のフリップフロップ９１〜９４の各リセ
ット端子Ｒには、それぞれインバータ７２，１０１，１
０２，１０３による遅延回路群１０の各出力Ｐ１，Ｐ
３，Ｐ５，Ｐ７の反転信号が供給され、また各セット端
子ＳにはショットパルスＳ２が供給される。
【００３４】本発明の第２の実施の形態の動作パターン
は、前記図２に示すものとほぼ同じになる。但し、上記
第１の実施の形態においては、逓倍入力クロックＩＮの
“Ｈ”レベルパルス幅をａとし、続く“Ｌ”レベルパル
ス幅をｂとした場合、逓倍出力クロックＯＵＴおける前
記クロックＩＮの“Ｈ”レベル時に対応する“Ｈ”レベ
ルパルス幅は、約ａ／２となり、クロックＩＮの“Ｌ”
レベル時に対応する“Ｈ”レベルパルス幅は、同じく約
（ｂ／２）であった。これに対して、本発明の第２の実
施の形態では、逓倍出力クロックＯＵＴおける前記クロ
ックＩＮの“Ｈ”レベル時及び“Ｌ”レベル時に対応す
る“Ｈ”レベルパルス幅は、共に約ａ／２となる点が第
１の実施の形態とは異なる。
は、前記図２に示すものとほぼ同じになる。但し、上記
第１の実施の形態においては、逓倍入力クロックＩＮの
“Ｈ”レベルパルス幅をａとし、続く“Ｌ”レベルパル
ス幅をｂとした場合、逓倍出力クロックＯＵＴおける前
記クロックＩＮの“Ｈ”レベル時に対応する“Ｈ”レベ
ルパルス幅は、約ａ／２となり、クロックＩＮの“Ｌ”
レベル時に対応する“Ｈ”レベルパルス幅は、同じく約
（ｂ／２）であった。これに対して、本発明の第２の実
施の形態では、逓倍出力クロックＯＵＴおける前記クロ
ックＩＮの“Ｈ”レベル時及び“Ｌ”レベル時に対応す
る“Ｈ”レベルパルス幅は、共に約ａ／２となる点が第
１の実施の形態とは異なる。
【００３５】本発明の第２の実施の形態では、逓倍入力
クロックＩＮの“Ｈ”レベルと“Ｌ”レベルの両方のパ
ルス幅をそれぞれ測定するようにしたので、逓倍入力ク
ロックＩＮのデューティーの変化に対しても追従するこ
とが可能となる。
クロックＩＮの“Ｈ”レベルと“Ｌ”レベルの両方のパ
ルス幅をそれぞれ測定するようにしたので、逓倍入力ク
ロックＩＮのデューティーの変化に対しても追従するこ
とが可能となる。
【００３６】図４は、本発明の第３の実施の形態に係る
周波数逓倍回路の構成を示す回路図である。この周波数
逓倍回路は、逓倍入力クロックＩＮを取り込む第１の遅
延回路群４１０，第１の遅延回路群４１０中の単位遅延
回路（第１の単位遅延回路）に接続された第２の単位遅
延回路からなる第２の遅延回路群４１１と第１の遅延回
路群４１０の出力に基づき逓倍入力クロックＩＮのパル
ス幅を測定して記憶するパルス幅測定回路４３０と、パ
ルス幅測定回路４３０の測定結果に基づき、第１の遅延
回路群４１０中の所定の第１の単位遅延回路の出力を選
択する第１の選択回路４５０と、パルス幅測定回路４３
０の測定結果に基づき、第１の遅延回路群４１０中の所
定の第１の単位遅延回路の出力信号を選択する第２の選
択回路４６０と、第１の選択回路４５０の選択結果によ
りリセットされ逓倍入力クロックＩＮの立ち上がりエッ
ジから所定の時間遅延したショットパルスＳ３１により
セットされる第１の出力段用フリップフロップ１８１、
及び第２の選択回路４６０の選択結果によりリセットさ
れ、セットされる第２の出力段用フリップフロップ１８
２と、第１と第２の出力段用フリップフロップ１８１，
１８２の出力を合成して逓倍出力クロックを出力する出
力回路８３等から構成されている。
周波数逓倍回路の構成を示す回路図である。この周波数
逓倍回路は、逓倍入力クロックＩＮを取り込む第１の遅
延回路群４１０，第１の遅延回路群４１０中の単位遅延
回路（第１の単位遅延回路）に接続された第２の単位遅
延回路からなる第２の遅延回路群４１１と第１の遅延回
路群４１０の出力に基づき逓倍入力クロックＩＮのパル
ス幅を測定して記憶するパルス幅測定回路４３０と、パ
ルス幅測定回路４３０の測定結果に基づき、第１の遅延
回路群４１０中の所定の第１の単位遅延回路の出力を選
択する第１の選択回路４５０と、パルス幅測定回路４３
０の測定結果に基づき、第１の遅延回路群４１０中の所
定の第１の単位遅延回路の出力信号を選択する第２の選
択回路４６０と、第１の選択回路４５０の選択結果によ
りリセットされ逓倍入力クロックＩＮの立ち上がりエッ
ジから所定の時間遅延したショットパルスＳ３１により
セットされる第１の出力段用フリップフロップ１８１、
及び第２の選択回路４６０の選択結果によりリセットさ
れ、セットされる第２の出力段用フリップフロップ１８
２と、第１と第２の出力段用フリップフロップ１８１，
１８２の出力を合成して逓倍出力クロックを出力する出
力回路８３等から構成されている。
【００３７】この第１の遅延回路群４１０は、所定の遅
延時間を有する第１の単位遅延回路１１〜１８を直列接
続して構成されている。第２の遅延回路群４１１は、第
１の遅延回路群４１０の各単位遅延回路１１〜１８より
も遅延時間の短い第２の単位遅延回路１１９，１２０，
１２１，１２２から構成されている。第２の単位遅延回
路１１９の入力端子がＡＮＤゲート３２１の一方の入力
端子に、第２の単位遅延回路１１９の出力端子がインバ
ータ３１１を介してＡＮＤゲート３２１の他方の入力端
子に接続されている。そして、ＡＮＤゲート３２１の出
力端子からは、逓倍入力クロックＩＮの立ち上がりエッ
ジの検出を示すショットパルスＳ３９が出力される。ま
た第１の遅延回路群４１０の１段目の第１の単位遅延回
路１１の入力端子がＡＮＤゲート３２２の一方の入力端
子に、第２の遅延回路群４１１の第２の単位遅延回路１
２０の出力端子がインバータ３１２を介してＡＮＤゲー
ト３２２の他方の入力端子に接続されている。そして、
ＡＮＤゲート３２２の出力端子からは、逓倍入力クロッ
クＩＮの立ち上がりエッジから所定時間遅延したショッ
トパルスＳ３１が出力される。第１の遅延回路群の２段
目の第１の単位遅延回路１２の出力Ｐ１２はＡＮＤゲー
ト３２３の一方の入力端子に、出力Ｐ１２の第２の単位
遅延回路１２１およびインバータ３１３を介した反転出
力がＡＮＤゲート３２３の他方の入力端子に接続されて
いる。そしてＡＮＤゲート３２３の出力端子からはショ
ットパルスＳ４１が出力される。また第１の遅延回路群
の４段目の第１の単位遅延回路１４の出力Ｐ１４はＡＮ
Ｄゲート３２４の一方の入力端子に、出力Ｐ１４の第２
の遅延回路群の第２の単位遅延回路１２２およびインバ
ータ３１４を介した反転出力はＡＮＤゲート３２４の他
方の入力端子に接続され、ＡＮＤゲート３２４からはシ
ョットパルスＳ４２が出力される。
延時間を有する第１の単位遅延回路１１〜１８を直列接
続して構成されている。第２の遅延回路群４１１は、第
１の遅延回路群４１０の各単位遅延回路１１〜１８より
も遅延時間の短い第２の単位遅延回路１１９，１２０，
１２１，１２２から構成されている。第２の単位遅延回
路１１９の入力端子がＡＮＤゲート３２１の一方の入力
端子に、第２の単位遅延回路１１９の出力端子がインバ
ータ３１１を介してＡＮＤゲート３２１の他方の入力端
子に接続されている。そして、ＡＮＤゲート３２１の出
力端子からは、逓倍入力クロックＩＮの立ち上がりエッ
ジの検出を示すショットパルスＳ３９が出力される。ま
た第１の遅延回路群４１０の１段目の第１の単位遅延回
路１１の入力端子がＡＮＤゲート３２２の一方の入力端
子に、第２の遅延回路群４１１の第２の単位遅延回路１
２０の出力端子がインバータ３１２を介してＡＮＤゲー
ト３２２の他方の入力端子に接続されている。そして、
ＡＮＤゲート３２２の出力端子からは、逓倍入力クロッ
クＩＮの立ち上がりエッジから所定時間遅延したショッ
トパルスＳ３１が出力される。第１の遅延回路群の２段
目の第１の単位遅延回路１２の出力Ｐ１２はＡＮＤゲー
ト３２３の一方の入力端子に、出力Ｐ１２の第２の単位
遅延回路１２１およびインバータ３１３を介した反転出
力がＡＮＤゲート３２３の他方の入力端子に接続されて
いる。そしてＡＮＤゲート３２３の出力端子からはショ
ットパルスＳ４１が出力される。また第１の遅延回路群
の４段目の第１の単位遅延回路１４の出力Ｐ１４はＡＮ
Ｄゲート３２４の一方の入力端子に、出力Ｐ１４の第２
の遅延回路群の第２の単位遅延回路１２２およびインバ
ータ３１４を介した反転出力はＡＮＤゲート３２４の他
方の入力端子に接続され、ＡＮＤゲート３２４からはシ
ョットパルスＳ４２が出力される。
【００３８】第１の遅延回路群４１０には、逓倍入力ク
ロックＩＮの“Ｈ”レベル側のパルス幅を測定するパル
ス幅測定回路４３０が接続されている。このパルス幅測
定回路４３０は、フリップフロップ３３１，３３２と、
その各出力端子Ｑにそれぞれデータ入力端子Ｄが接続さ
れたラッチ３４１，３４２とで構成され、フリップフロ
ップ３３１のリセット端子Ｒには、４段目の第１の単位
遅延回路１４の出力Ｐ１４が、セット端子Ｓにはショッ
トパルスＳ３１が供給される。フリップフロップ３３２
のリセット端子Ｒには、８段目の第１の単位遅延回路１
８の出力Ｐ１８が、セット端子ＳにはショットパルスＳ
３１が供給される。また、ラッチ３４１，３４２のクロ
ック端子ＣＫには、共通して前記ショットパルスＳ３９
が供給され、その出力Ｑからは、信号Ｓ３２，Ｓ３３が
出力されるようになっている。
ロックＩＮの“Ｈ”レベル側のパルス幅を測定するパル
ス幅測定回路４３０が接続されている。このパルス幅測
定回路４３０は、フリップフロップ３３１，３３２と、
その各出力端子Ｑにそれぞれデータ入力端子Ｄが接続さ
れたラッチ３４１，３４２とで構成され、フリップフロ
ップ３３１のリセット端子Ｒには、４段目の第１の単位
遅延回路１４の出力Ｐ１４が、セット端子Ｓにはショッ
トパルスＳ３１が供給される。フリップフロップ３３２
のリセット端子Ｒには、８段目の第１の単位遅延回路１
８の出力Ｐ１８が、セット端子ＳにはショットパルスＳ
３１が供給される。また、ラッチ３４１，３４２のクロ
ック端子ＣＫには、共通して前記ショットパルスＳ３９
が供給され、その出力Ｑからは、信号Ｓ３２，Ｓ３３が
出力されるようになっている。
【００３９】そして、上記ラッチ３４１から出力された
信号Ｓ３２は第１，第２の選択回路４５０，４６０に、
また、ラッチ３４２から出力された信号Ｓ３３は第１，
第２の選択回路４５０，４６０に、それぞれ供給される
ようになっている。第１の選択回路４５０は、第１の遅
延回路群４１０の１段目の出力Ｐ１１及び２段目の出力
Ｐ１２及びラッチ３４１，３４２の各出力Ｓ３２，Ｓ３
３とをそれぞれ入力とするＡＮＤゲート３２５，３２６
と、その各出力を入力とするＯＲゲート３８１とで構成
され、そのＯＲゲート３８１からは、選択結果信号Ｓ３
４が出力される。
信号Ｓ３２は第１，第２の選択回路４５０，４６０に、
また、ラッチ３４２から出力された信号Ｓ３３は第１，
第２の選択回路４５０，４６０に、それぞれ供給される
ようになっている。第１の選択回路４５０は、第１の遅
延回路群４１０の１段目の出力Ｐ１１及び２段目の出力
Ｐ１２及びラッチ３４１，３４２の各出力Ｓ３２，Ｓ３
３とをそれぞれ入力とするＡＮＤゲート３２５，３２６
と、その各出力を入力とするＯＲゲート３８１とで構成
され、そのＯＲゲート３８１からは、選択結果信号Ｓ３
４が出力される。
【００４０】同様に、第２の選択回路４６０は、ＡＮＤ
ゲート３２７，３２８，３２９，３３０とＯＲゲート３
８２，３８３とで構成される。ＡＮＤゲート３２７，３
２９の一方の各入力には、３段目の出力Ｐ１３が与えら
れ、ＡＮＤゲート３３０の一方の入力には６段目の出力
Ｐ１６が与えられる。また、ＡＮＤゲート３２８の一方
の入力にはショットパルスＳ４２が与えられる。ＡＮＤ
ゲート３２８，３３０の他方の入力にはそれぞれラッチ
３４２から出力された信号Ｓ３３が与えられ、ＡＮＤゲ
ート３２７の他方の入力にはショットパルスＳ４１が、
ＡＮＤゲート３２９の他方の入力にはラッチ３４１から
出力された信号Ｓ３２が与えられる。そしてＯＲゲート
３８２，３８３からは選択信号Ｓ３５，Ｓ３６がそれぞ
れ出力される。
ゲート３２７，３２８，３２９，３３０とＯＲゲート３
８２，３８３とで構成される。ＡＮＤゲート３２７，３
２９の一方の各入力には、３段目の出力Ｐ１３が与えら
れ、ＡＮＤゲート３３０の一方の入力には６段目の出力
Ｐ１６が与えられる。また、ＡＮＤゲート３２８の一方
の入力にはショットパルスＳ４２が与えられる。ＡＮＤ
ゲート３２８，３３０の他方の入力にはそれぞれラッチ
３４２から出力された信号Ｓ３３が与えられ、ＡＮＤゲ
ート３２７の他方の入力にはショットパルスＳ４１が、
ＡＮＤゲート３２９の他方の入力にはラッチ３４１から
出力された信号Ｓ３２が与えられる。そしてＯＲゲート
３８２，３８３からは選択信号Ｓ３５，Ｓ３６がそれぞ
れ出力される。
【００４１】この周波数逓倍回路の出力段は、図４に示
すように第１および第２の出力段用フリップフロップ１
８１，１８２とＯＲゲート８３から成る出力回路とで構
成されており、第１の出力段用フリップフロップ１８１
のセット端子Ｓには前記ショットパルスＳ３１が、また
リセット端子Ｒには第１の選択回路４５０からの選択結
果信号Ｓ３４がそれぞれ与えられ、その出力端子Ｑから
出力される信号Ｓ３７がＯＲゲート８３の一方入力端子
に入力される。また、第２の出力段用フリップフロップ
１８２のセット端子Ｓには第２の選択回路４６０からの
選択結果信号Ｓ３５が、リセット端子Ｓには選択結果信
号Ｓ３６がそれぞれ与えられ、その出力端子Ｑから出力
される信号Ｓ３８がＯＲゲート８３の他方入力端子に入
力される。そして、ＯＲゲート８３からは、逓倍入力ク
ロックＩＮの例えば２倍の周波数の逓倍出力クロックＯ
ＵＴが送出されるようになっている。
すように第１および第２の出力段用フリップフロップ１
８１，１８２とＯＲゲート８３から成る出力回路とで構
成されており、第１の出力段用フリップフロップ１８１
のセット端子Ｓには前記ショットパルスＳ３１が、また
リセット端子Ｒには第１の選択回路４５０からの選択結
果信号Ｓ３４がそれぞれ与えられ、その出力端子Ｑから
出力される信号Ｓ３７がＯＲゲート８３の一方入力端子
に入力される。また、第２の出力段用フリップフロップ
１８２のセット端子Ｓには第２の選択回路４６０からの
選択結果信号Ｓ３５が、リセット端子Ｓには選択結果信
号Ｓ３６がそれぞれ与えられ、その出力端子Ｑから出力
される信号Ｓ３８がＯＲゲート８３の他方入力端子に入
力される。そして、ＯＲゲート８３からは、逓倍入力ク
ロックＩＮの例えば２倍の周波数の逓倍出力クロックＯ
ＵＴが送出されるようになっている。
【００４２】次に、以上のように構成される本発明の第
３の実施の形態に係る周波数逓倍回路の動作を図５に示
す。図５に示すように本発明の第３の実施の形態に係る
周波数逓倍回路では、逓倍入力クロックＩＮの一周期幅
を第１の遅延回路群４１０の各単位遅延回路出力Ｐ１
１，Ｐ１２，……，Ｐ１８によって周期測定し、切り替
え信号Ｓ３２，Ｓ３３を生成している。そして所定の値
に一番近傍の周期に対して概略４分割した選択結果信号
Ｓ３４を選択し、この選択結果信号Ｓ３４により、周期
前半でフリップフロップ１８１を用い約１／４周期分の
パルスＳ３７を作成する。また選択結果信号Ｓ３５，Ｓ
３６を用いて周期後半で、フリップフロップ１８２を用
い約１／４周期分のパルスＳ３８を作成し、ＯＲゲート
８３によりこれらの信号和を取り、最終的に図５に示す
ような逓倍入力クロックＩＮに対して二倍の周波数の逓
倍出力クロックＯＵＴを作成している。
３の実施の形態に係る周波数逓倍回路の動作を図５に示
す。図５に示すように本発明の第３の実施の形態に係る
周波数逓倍回路では、逓倍入力クロックＩＮの一周期幅
を第１の遅延回路群４１０の各単位遅延回路出力Ｐ１
１，Ｐ１２，……，Ｐ１８によって周期測定し、切り替
え信号Ｓ３２，Ｓ３３を生成している。そして所定の値
に一番近傍の周期に対して概略４分割した選択結果信号
Ｓ３４を選択し、この選択結果信号Ｓ３４により、周期
前半でフリップフロップ１８１を用い約１／４周期分の
パルスＳ３７を作成する。また選択結果信号Ｓ３５，Ｓ
３６を用いて周期後半で、フリップフロップ１８２を用
い約１／４周期分のパルスＳ３８を作成し、ＯＲゲート
８３によりこれらの信号和を取り、最終的に図５に示す
ような逓倍入力クロックＩＮに対して二倍の周波数の逓
倍出力クロックＯＵＴを作成している。
【００４３】尚単位遅延回路の遅延時間及び段数、さら
に選択回路の切り替え信号の本数は所望の入力周波数及
び周波数の範囲に応じて設定すればよい。本発明の第３
の実施の形態では第１の単位遅延回路段数は８段構成と
し、切り替え信号は２種類の例を取った。これの段数及
び切り替え信号の構成を増加させれば、入力信号の周波
数範囲が広く且つ同一周波数に於いて、半導体製造バラ
ツキなどによる単位遅延回路の遅延時間変動に対しても
対応の範囲が広がる。しかも一段辺りの遅延時間を短く
することで周波数の微妙な変動に対しても精度を上げた
デューティ比（デューティ５０％により近い）の逓倍出
力を得ることが可能である。
に選択回路の切り替え信号の本数は所望の入力周波数及
び周波数の範囲に応じて設定すればよい。本発明の第３
の実施の形態では第１の単位遅延回路段数は８段構成と
し、切り替え信号は２種類の例を取った。これの段数及
び切り替え信号の構成を増加させれば、入力信号の周波
数範囲が広く且つ同一周波数に於いて、半導体製造バラ
ツキなどによる単位遅延回路の遅延時間変動に対しても
対応の範囲が広がる。しかも一段辺りの遅延時間を短く
することで周波数の微妙な変動に対しても精度を上げた
デューティ比（デューティ５０％により近い）の逓倍出
力を得ることが可能である。
【００４４】本発明は上記の第１〜第３の実施の形態に
限られるものではなく、種々の変形、応用、発展が可能
である。特に本発明は周波数逓倍回路を構成する回路素
子の特性のバラツキによる影響を受けにくいことから、
半導体集積回路として半導体チップ上に集積化され、量
産される場合にその特徴を最も発揮できる。図６は、本
発明の周波数逓倍回路を使用したバス駆動回路の概略構
成を示す回路図である。半導体集積回路においては特に
バス系の動作速度が、集積回路全体としての動作速度を
決定してしまうことが一般的である。つまり、バス系の
動作速度がボトルネックとなっているのが通常である。
本発明によれば、バス系の駆動回路の動作速度を高める
ことが可能となる。このバス駆動回路は、電源電圧ＶＤ
Ｄとバスライン１１１との間に接続された充電用トラン
ジスタ１１２と、バスライン１１１とグランドＧＮＤと
の間に接続された放電用トランジスタ１１３とを有して
いる。図６に示すバス駆動回路の充電用トランジスタ１
１２は、本発明の第１〜第３の実施の形態に示した周波
数逓倍回路１２０から出力された逓倍出力クロックＯＵ
Ｔで導通制御され、放電用トランジスタ１１３は、ＣＰ
Ｕや周辺の機能ブロックから出力されるアドレス及びデ
ータを入力とするＡＮＤゲート１１４の出力で導通制御
される。
限られるものではなく、種々の変形、応用、発展が可能
である。特に本発明は周波数逓倍回路を構成する回路素
子の特性のバラツキによる影響を受けにくいことから、
半導体集積回路として半導体チップ上に集積化され、量
産される場合にその特徴を最も発揮できる。図６は、本
発明の周波数逓倍回路を使用したバス駆動回路の概略構
成を示す回路図である。半導体集積回路においては特に
バス系の動作速度が、集積回路全体としての動作速度を
決定してしまうことが一般的である。つまり、バス系の
動作速度がボトルネックとなっているのが通常である。
本発明によれば、バス系の駆動回路の動作速度を高める
ことが可能となる。このバス駆動回路は、電源電圧ＶＤ
Ｄとバスライン１１１との間に接続された充電用トラン
ジスタ１１２と、バスライン１１１とグランドＧＮＤと
の間に接続された放電用トランジスタ１１３とを有して
いる。図６に示すバス駆動回路の充電用トランジスタ１
１２は、本発明の第１〜第３の実施の形態に示した周波
数逓倍回路１２０から出力された逓倍出力クロックＯＵ
Ｔで導通制御され、放電用トランジスタ１１３は、ＣＰ
Ｕや周辺の機能ブロックから出力されるアドレス及びデ
ータを入力とするＡＮＤゲート１１４の出力で導通制御
される。
【００４５】図７（ａ）は、図６に示す本発明のバス駆
動回路の動作を示す波形図で、図７（ｂ），（ｃ）は本
発明と比較するために、デューティずれが生じた場合の
動作を示す参考図である。すなわちバス駆動回路におい
ては、逓倍出力クロックＯＵＴのデューティーが５０％
である場合は、図７（ａ）に示すように、正常なバス動
作が行われる。図７（ａ）においては中央部のハイレベ
ルのパルスでデータ“０”が読み込まれ、次のハイレベ
ルのパルスでデータ“１”が読み込まれる動作を一例と
して示している。図６に示すように充電用トランジスタ
１１２の駆動に本発明の第１〜第３の実施の形態に示し
た周波数逓倍回路を使用することにより、製造バラツキ
や電源電圧変動が発生してもそれを周波数逓倍回路自体
で補正をかけることができ、この５０％に設定したデュ
ーティーを図７（ａ）に示すように維持することが可能
となる。これに対して、従来の周波数逓倍回路を使用し
て充電用トランジスタ１１２を駆動した場合では、製造
バラツキによる遅延回路の遅延時間のバラツキや、電源
電圧の変動による遅延時間の変動に起因して逓倍出力の
デューティーずれが発生し、このずれを補正することが
できない。従って、図７（ｂ）に示すようなハイレベル
の幅が広くなるデューティずれや、図７（ｃ）に示すよ
うなロウレベルの幅が広くなるようなデューティずれが
生じることとなる。図７（ｂ）に示すようにデューティ
ー５０％よりも“Ｈ”レベルのパルス幅が大きくなる形
でデューティずれが生じたときには、プリチャチャージ
時間が不足し、バスライン１１１に“Ｈ”レベルを出せ
なくなる。また、図７（ｃ）に示すようにデューティー
５０％よりも“Ｌ”レベルのパルス幅が大きくなる形で
デューティずれが生じたときには、逆にデータを出力す
る時間が不足し、バスライン１１１に“Ｌ”レベルが出
しづらくなる。本発明によればこのようなデューティず
れの発生は抑制できる。したがってマージンの厳しく、
半導体集積回路の動作速度のボトルネックとなっている
バス系の動作速度の向上を、図７（ａ）に示すように安
定にデューティを維持したままで可能にする。したがっ
て本発明によれば半導体集積回路全体の動作周波数の向
上と、その安定動作が同時に可能となる。
動回路の動作を示す波形図で、図７（ｂ），（ｃ）は本
発明と比較するために、デューティずれが生じた場合の
動作を示す参考図である。すなわちバス駆動回路におい
ては、逓倍出力クロックＯＵＴのデューティーが５０％
である場合は、図７（ａ）に示すように、正常なバス動
作が行われる。図７（ａ）においては中央部のハイレベ
ルのパルスでデータ“０”が読み込まれ、次のハイレベ
ルのパルスでデータ“１”が読み込まれる動作を一例と
して示している。図６に示すように充電用トランジスタ
１１２の駆動に本発明の第１〜第３の実施の形態に示し
た周波数逓倍回路を使用することにより、製造バラツキ
や電源電圧変動が発生してもそれを周波数逓倍回路自体
で補正をかけることができ、この５０％に設定したデュ
ーティーを図７（ａ）に示すように維持することが可能
となる。これに対して、従来の周波数逓倍回路を使用し
て充電用トランジスタ１１２を駆動した場合では、製造
バラツキによる遅延回路の遅延時間のバラツキや、電源
電圧の変動による遅延時間の変動に起因して逓倍出力の
デューティーずれが発生し、このずれを補正することが
できない。従って、図７（ｂ）に示すようなハイレベル
の幅が広くなるデューティずれや、図７（ｃ）に示すよ
うなロウレベルの幅が広くなるようなデューティずれが
生じることとなる。図７（ｂ）に示すようにデューティ
ー５０％よりも“Ｈ”レベルのパルス幅が大きくなる形
でデューティずれが生じたときには、プリチャチャージ
時間が不足し、バスライン１１１に“Ｈ”レベルを出せ
なくなる。また、図７（ｃ）に示すようにデューティー
５０％よりも“Ｌ”レベルのパルス幅が大きくなる形で
デューティずれが生じたときには、逆にデータを出力す
る時間が不足し、バスライン１１１に“Ｌ”レベルが出
しづらくなる。本発明によればこのようなデューティず
れの発生は抑制できる。したがってマージンの厳しく、
半導体集積回路の動作速度のボトルネックとなっている
バス系の動作速度の向上を、図７（ａ）に示すように安
定にデューティを維持したままで可能にする。したがっ
て本発明によれば半導体集積回路全体の動作周波数の向
上と、その安定動作が同時に可能となる。
【００４６】本発明は図６に示すバス駆動回路に限られ
るものではない。周波数逓倍回路を構成する各回路素子
の特性のバラツキに対してデューティーが安定であると
いう特徴は、他の周波数逓倍回路を有する半導体集積回
路においても同様に発揮できるものである。
るものではない。周波数逓倍回路を構成する各回路素子
の特性のバラツキに対してデューティーが安定であると
いう特徴は、他の周波数逓倍回路を有する半導体集積回
路においても同様に発揮できるものである。
【００４７】
【発明の効果】以上詳細に説明したように、本発明の周
波数逓倍回路によれば、パルス幅測定回路により、単位
遅延回路の出力に基づき入力クロックのパルス幅を測定
して記憶しておき、その測定結果に基づき遅延回路群中
の所定の単位遅延回路の出力及びその反転信号をそれぞ
れ選択し（遅延回路群の取出し口を選択し）、これらの
選択結果により第１及び第２の出力段用フリップフロッ
プをそれぞれリセットし、入力クロックの立ち上がり／
立ち下がりエッジでそれぞれセットして逓倍出力クロッ
クを生成するようにしているので、製造バラツキや電源
電圧変動が発生してもそれを回路自体で補正をかけるこ
とがてきる。したがって本発明によれば最初に設定した
デューティーを維持することが可能となる。
波数逓倍回路によれば、パルス幅測定回路により、単位
遅延回路の出力に基づき入力クロックのパルス幅を測定
して記憶しておき、その測定結果に基づき遅延回路群中
の所定の単位遅延回路の出力及びその反転信号をそれぞ
れ選択し（遅延回路群の取出し口を選択し）、これらの
選択結果により第１及び第２の出力段用フリップフロッ
プをそれぞれリセットし、入力クロックの立ち上がり／
立ち下がりエッジでそれぞれセットして逓倍出力クロッ
クを生成するようにしているので、製造バラツキや電源
電圧変動が発生してもそれを回路自体で補正をかけるこ
とがてきる。したがって本発明によれば最初に設定した
デューティーを維持することが可能となる。
【００４８】さらに、本発明によれば、消費電力を増加
させることなく、低い電圧でも容易に周波数逓倍回路を
動作することが可能になり、しかも回路構成が簡単で製
造が容易である。
させることなく、低い電圧でも容易に周波数逓倍回路を
動作することが可能になり、しかも回路構成が簡単で製
造が容易である。
【００４９】特に、周波数逓倍回路からの逓倍出力クロ
ックに基づいて導通制御され、バスラインをプリチャー
ジするプリチャージ用トランジスタを備えたバス駆動回
路とすればプリチャージ用トランジスタを導通制御する
逓倍出力クロックのデューティーを例えば５０％に維持
することが容易かつ確実にでき、バス動作を常時正常に
行うことが可能となる。このことは、ＶＬＳＩ，ＵＬＳ
Ｉ等の半導体集積回路のボルトネックのひとつとなって
いるバス駆動回路を確実かつ高速に動作することが可能
になることを意味するもので、その重要性は高い。
ックに基づいて導通制御され、バスラインをプリチャー
ジするプリチャージ用トランジスタを備えたバス駆動回
路とすればプリチャージ用トランジスタを導通制御する
逓倍出力クロックのデューティーを例えば５０％に維持
することが容易かつ確実にでき、バス動作を常時正常に
行うことが可能となる。このことは、ＶＬＳＩ，ＵＬＳ
Ｉ等の半導体集積回路のボルトネックのひとつとなって
いるバス駆動回路を確実かつ高速に動作することが可能
になることを意味するもので、その重要性は高い。
【００５０】したがって、本発明による半導体集積回路
は製造歩留りも高く、量産に適し、したがって安価な製
造が可能となり、工業的価値は高い。また低消費電力が
容易であるから、半導体集積回路の高集積密度化にも寄
与することとなる。
は製造歩留りも高く、量産に適し、したがって安価な製
造が可能となり、工業的価値は高い。また低消費電力が
容易であるから、半導体集積回路の高集積密度化にも寄
与することとなる。
【図１】本発明の第１の実施形態に係る周波数逓倍回路
の構成を示す回路図である。
の構成を示す回路図である。
【図２】第１の実施形態の動作を説明するタイミングチ
ャートである。
ャートである。
【図３】本発明の第２の実施形態に係る周波数逓倍回路
の構成を示す回路図である。
の構成を示す回路図である。
【図４】本発明の第３の実施の形態に係る周波数逓倍回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図５】本発明の第３の実施の形態に係る周波数逓倍回
路の動作を説明するタイミングチャートである。
路の動作を説明するタイミングチャートである。
【図６】本発明の周波数逓倍回路を使用したバス駆動回
路の概略構成を示す回路図である。
路の概略構成を示す回路図である。
【図７】図７（ａ）は図６に示す本発明のバス駆動回路
の動作を示す波形図で、図７（ｂ），図７（ｃ）はデュ
ーティーずれが生じた場合の動作を説明する参考図であ
る。
の動作を示す波形図で、図７（ｂ），図７（ｃ）はデュ
ーティーずれが生じた場合の動作を説明する参考図であ
る。
【図８】従来の周波数逓倍回路（第１の従来回路）の構
成を示す回路図である。
成を示す回路図である。
【図９】従来の他の周波数逓倍回路（第２の従来回路）
の構成を示す回路図である。
の構成を示す回路図である。
【図１０】図９に示す周波数逓倍回路の動作を示す波形
図である。
図である。
１０，４１０，４１１ 遅延回路群
１０〜１８，１１９〜１２２ 単位遅延回路
３０，９０，４３０ パルス幅測定回路
３１〜３４，８１，８２，１８１，１８２，３３１，３
３２ フリップフロップ ３５〜３８，４１〜４４，９５〜９８，３４１，３４２
ラッチ ５０，６０，４５０，４６０ 選択回路 ８３，３８１，３８３ ＯＲゲート １１２ 充電用トランジスタ １１３ 放電用トランジスタ Ｓ１，Ｓ２，Ｓ３１，Ｓ３５，Ｓ３９ ショットパルス Ｓ１５，Ｓ１６，Ｓ３２，Ｓ３３ 選択結果信号 Ｐ１〜Ｐ１７，Ｐ１１〜Ｐ１８ 単位遅延回路の出力 ＩＮ 逓倍入力クロック ＯＵＴ 逓倍出力クロック
３２ フリップフロップ ３５〜３８，４１〜４４，９５〜９８，３４１，３４２
ラッチ ５０，６０，４５０，４６０ 選択回路 ８３，３８１，３８３ ＯＲゲート １１２ 充電用トランジスタ １１３ 放電用トランジスタ Ｓ１，Ｓ２，Ｓ３１，Ｓ３５，Ｓ３９ ショットパルス Ｓ１５，Ｓ１６，Ｓ３２，Ｓ３３ 選択結果信号 Ｐ１〜Ｐ１７，Ｐ１１〜Ｐ１８ 単位遅延回路の出力 ＩＮ 逓倍入力クロック ＯＵＴ 逓倍出力クロック
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 瀬戸川 潤
神奈川県川崎市川崎区駅前本町25番地１
東芝マイクロエレクトロニクス株式会
社内
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 5/00
Claims (11)
- 【請求項１】 一定の遅延時間を有する複数個の単位遅
延回路を直列接続して構成され、入力クロックを順次遅
延することにより、１段目から数えた段数に応じて次第
に長くなる遅延時間を規定する遅延回路群と、 前記単位遅延回路の２以上の偶数段の単位遅延回路の出
力側にリセット端子をそれぞれ接続された複数のパルス
幅測定用フリップフロップ、該パルス幅測定用フリップ
フロップの反転出力端子にそれぞれデータ入力端子を接
続した複数の第１ラッチから構成され、前記複数のパル
ス幅測定用フリップフロップが、前記単位遅延回路の出
力に基づき順に論理状態を反転し、且つ前記入力クロッ
クの立ち下がりエッジで、論理状態が未反転の前記パル
ス幅測定用フリップフロップに接続された前記第１ラッ
チの論理状態を反転することにより、前記入力クロック
のパルス幅を測定して記憶するパルス幅測定回路と、 前記複数の第１ラッチの反転出力をそれぞれ順に入力す
る第１入力端子、前記複数個の単位遅延回路の出力を、
初段からそれぞれ順に入力する第２入力端子を有して、
並列配置された複数の論理積回路を備え、前記論理状態
が反転した第１ラッチの反転出力を入力した論理積回路
の出力に基づき、前記遅延回路群中の特定の単位遅延回
路の出力を選択する第１の選択回路と、 前記パルス幅測定用フリップフロップの反転出力端子に
それぞれデータ入力端子を、前記単位遅延回路の４以上
の偶数段の単位遅延回路の出力側にそれぞれクロック端
子を接続した複数の第２ラッチからの反転出力をそれぞ
れ順に入力する第１入力端子、前記複数個の単位遅延回
路の出力を反転した論理状態の出力を、初段からそれぞ
れ順に入力する第２入力端子を有して、並列配置された
複数の論理積回路を備え、前記入力クロックの立ち下が
りエッジで論理状態が反転した特定の第２ラッチの反転
出力を入力した論理積回路の出力に基づき、前記特定の
単位遅延回路の出力の反転信号を選択する第２の選択回
路と、 前記第１の選択回路の選択結果によりリセットされ前記
入力クロックの立ち上がりエッジでセットされる第１の
出力段用フリップフロップと、 前記第２の選択回路の選択結果によりリセットされ前記
入力クロックの立ち下がりエッジでセットされる第２の
出力段用フリップフロップと、 前記第１と第２の出力段用フリップフロップの出力を合
成して逓倍出力クロックを出力する出力回路とを備えた
ことを特徴とする周波数逓倍回路。 - 【請求項２】 一定の遅延時間を有する複数個の単位遅
延回路を直列接続して構成され、入力クロックを順次遅
延することにより、１段目から数えた段数に応じて次第
に長くなる遅延時間を規定する遅延回路群と、 前記単位遅延回路の２以上の偶数段の単位遅延回路の出
力側にリセット端子をそれぞれ接続された複数の第１パ
ルス幅測定用フリップフロップ、該第１パルス幅測定用
フリップフロップの反転出力端子にそれぞれデータ入力
端子を接続した複数の第１ラッチから構成され、前記複
数の第１パルス幅測定用フリップフロップが、前記単位
遅延回路の出力に基づき順に論理状態を反転し、且つ前
記入力クロックの立ち下がりエッジで、論理状態が未反
転の前記第１パルス幅測定用フリップフロップに接続さ
れた前記第１ラッチの論理状態を反転することにより、
前記入力クロックのハイレベル側のパルス幅を測定して
記憶する第１のパルス幅測定回路と、 前記偶数段の単位遅延回路の出力側にインバータを介し
てリセット端子をそれぞれ接続された複数の第２パルス
幅測定用フリップフロップ、該第２パルス幅測定用フリ
ップフロップの反転出力端子にそれぞれデータ入力端子
を接続した複数の第２ラッチから構成され、前記複数の
第２パルス幅測定用フリップフロップが、前記単位遅延
回路の出力に基づき順に論理状態を反転し、且つ前記入
力クロックの立ち下がりエッジで、論理状態が未反転の
前記第２パルス幅測定用フリップフロップに接続された
前記第２ラッチの論理状態を反転することにより、前記
入力クロックのロウレベル側のパルス幅を測定して記憶
する第２のパルス幅測定回路と、 前記複数の第１ラッチの反転出力をそれぞれ順に入力す
る第１入力端子、前記複数個の単位遅延回路の出力を、
初段からそれぞれ順に入力する第２入力端子を有して、
並列配置された複数の論理積回路を備え、前記論理状態
が反転した第１ラッチの反転出力を入力した論理積回路
の出力に基づき、前記遅延回路群中の特定の単位遅延回
路の出力を選択する第１の選択回路と、 前記複数の第２ラッチの反転出力をそれぞれ順に入力す
る第１入力端子、前記複数個の単位遅延回路の出力を、
初段からそれぞれ順に入力する第２入力端子を有して、
並列配置された複数の論理積回路を備え、前記論理状態
が反転した第２ラッチの反転出力を入力した論理積回路
の出力に基づき、前記遅延回路群中の特定の単位遅延回
路の出力を選択する第２の選択回路と、 前記第１の選択回路の選択結果によりリセットされ前記
入力クロックの立ち上がりエッジでセットされる第１の
出力段用フリップフロップと、 前記第２の選択回路の選択結果によりリセットされ前記
入力クロックの立ち下がりエッジでセットされる第２の
出力段用フリップフロップと、 前記第１と第２の出力段用フリップフロップの出力を合
成して逓倍出力クロックを出力する出力回路とを備えた
ことを特徴とする周波数逓倍回路。 - 【請求項３】 前記遅延回路群の１段目の単位遅延回路
の入力側の信号と、該１段目の単位遅延回路の出力側の
反転信号を用いて前記入力クロックの立ち上がりエッジ
を検出する立ち上がりエッジ検出回路と、 前記１段目の単位遅延回路の入力側の反転信号と、前記
１段目の単位遅延回路の出力側の信号を用いて前記入力
クロックの立ち下がりエッジを検出する立ち下がりエッ
ジ検出回路とを更に備え、前記パルス幅測定用フリップ
フロップは、前記入力クロックの立ち上がりエッジでセ
ットされることを特徴とする請求項１記載の周波数逓倍
回路。 - 【請求項４】 前記遅延回路群の１段目の単位遅延回路
の入力側の信号と、該１段目の単位遅延回路の出力側の
反転信号を用いて前記入力クロックの立ち上がりエッジ
を検出する立ち上がりエッジ検出回路と、 前記１段目の単位遅延回路の入力側の反転信号と、前記
１段目の単位遅延回路の出力側の信号を用いて前記入力
クロックの立ち下がりエッジを検出する立ち下がりエッ
ジ検出回路とを更に備え、前記第１パルス幅測定用フリ
ップフロップは、前記入力クロックの立ち上がりエッジ
でセットされ、前記第２パルス幅測定用フリップフロッ
プは、前記入力クロックの立ち下がりエッジでセットさ
れることを特徴とする請求項２記載の周波数逓倍回路。 - 【請求項５】 一定の遅延時間を有する複数個の第１の
単位遅延回路を直列接続して構成され、入力クロックを
順次遅延することにより、１段目から数えた段数に応じ
て次第に長くなる遅延時間を規定する第１の遅延回路群
と、 前記遅延回路群中の特定の段を周期的に選択し、該選択
された前記第１の単位遅延回路に接続された複数個の第
２の単位遅延回路を含む第２の遅延回路群と、 逓倍数をｋとしたとき、前記第１の単位遅延回路のｋの
倍数段（ｐ＝ｋ・ｑ：ｑは１以上の整数）の第１の単位
遅延回路の出力側にリセット端子をそれぞれ接続された
複数のパルス幅測定用フリップフロップ、該パルス幅測
定用フリップフロップの出力端子にそれぞれデータ入力
端子を接続した複数のラッチから構成され、前記複数の
パルス幅測定用フリップフロップが、前記第１の単位遅
延回路の出力に基づき順に論理状態を反転し、且つ前記
入力クロックの立ち下がりエッジで、論理状態が未反転
の前記パルス幅測定用フリップフロップに接続された前
記ラッチの論理状態を反転することにより、前記入力ク
ロックのパルス幅を測定して記憶するパルス幅測定回路
と、 前記複数のラッチの反転出力をそれぞれ順に入力する第
１入力端子、前記複数個の第１の単位遅延回路の出力
を、初段からそれぞれ順に入力する第２入力端子を有し
て、並列配置された複数の論理積回路を備え、前記論理
状態が反転したラッチの反転出力を入力した論理積回路
の出力に基づき、前記第１の遅延回路群中の特定の第１
の単位遅延回路の出力を選択する第１の選択回路と、 前記複数のラッチの反転出力をそれぞれ順に入力する第
１入力端子、前記複数個の第１の単位遅延回路中の特定
の第１の単位遅延回路の出力をそれぞれ入力する第２入
力端子を有して、並列配置された複数の論理積回路を備
え、前記論理状態が反転したラッチの反転出力を入力し
た論理積回路の出力に基づき、前記第１の遅延回路群中
の特定の第１の単位遅延回路の出力を選択する第２の選
択回路と、 前記第１の選択回路の選択結果によりリセットされ前記
入力クロックの立ち上がりエッジから、前記第２の単位
遅延回路の遅延時間分遅延したショットパルスによりセ
ットされる第１の出力段用フリップフロップと、 前記第２の選択回路の選択結果によりセットされ、リセ
ットされる第２の出力段用フリップフロップと、 前記第１と第２の出力段用フリップフロップの出力を合
成して逓倍出力クロックを出力する出力回路とを備えた
ことを特徴とする周波数逓倍回路。 - 【請求項６】 前記第２の単位遅延回路は前記第１の単
位遅延回路の遅延時間よりも短いことを特徴とする請求
項５記載の周波数逓倍回路。 - 【請求項７】 前記第２の遅延回路は前記第１の遅延回
路群の第１段の単位遅延回路の入力側に入力を共通にし
て接続されていることを特徴とする請求項５記載の周波
数逓倍回路。 - 【請求項８】 前記ショットパルスは前記第１段の第１
の単位遅延回路への入力信号と、前記第２の単位遅延回
路の出力の反転信号との論理積（ＡＮＤ）により生成さ
れることを特徴とする請求項５記載の周波数逓倍回路。 - 【請求項９】 前記第２の単位遅延回路は前記第１の遅
延回路群の第１段の第１の単位遅延回路の入力側に２
個、第３段の第１の単位遅延回路の入力側に１個、第５
段の第１の単位遅延回路の入力側に１個接続されている
ことを特徴とする請求項５記載の周波数逓倍回路。 - 【請求項１０】 前記パルス幅測定用フリップフロップ
は前記入力クロックの立ち上りエッジから所定の時間遅
延したショットパルスでセットされることを特徴とする
請求項５記載の周波数逓倍回路。 - 【請求項１１】 請求項１乃至請求項５のいずれかに記
載の前記周波数逓倍回路と、該周波数逓倍回路の前記逓
倍出力クロックに基づいて導通制御され、バスラインを
プリチャージするプリチャージ用トランジスタとを同一
半導体基板上に備えたことを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18772496A JP3517058B2 (ja) | 1995-07-26 | 1996-07-17 | 周波数逓倍回路及び半導体集積回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-190110 | 1995-07-26 | ||
| JP19011095 | 1995-07-26 | ||
| JP18772496A JP3517058B2 (ja) | 1995-07-26 | 1996-07-17 | 周波数逓倍回路及び半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0998072A JPH0998072A (ja) | 1997-04-08 |
| JP3517058B2 true JP3517058B2 (ja) | 2004-04-05 |
Family
ID=26504523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18772496A Expired - Fee Related JP3517058B2 (ja) | 1995-07-26 | 1996-07-17 | 周波数逓倍回路及び半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3517058B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100295052B1 (ko) | 1998-09-02 | 2001-07-12 | 윤종용 | 전압제어지연라인의단위지연기들의수를가변시킬수있는제어부를구비하는지연동기루프및이에대한제어방법 |
| KR101276731B1 (ko) | 2011-11-11 | 2013-06-20 | 연세대학교 산학협력단 | 주파수 체배기 및 주파수 체배 방법 |
-
1996
- 1996-07-17 JP JP18772496A patent/JP3517058B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0998072A (ja) | 1997-04-08 |
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