KR100320775B1 - 신호제어회로,클럭제어회로및반도체기억장치 - Google Patents

신호제어회로,클럭제어회로및반도체기억장치 Download PDF

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Abstract

사이클타임이 짧은 외부클럭으로부터 다양한 위상을 갖는 내부클럭을 정상적으로 발생하는 것을 특징으로 한다.
내부클럭(CKH)은 지연회로(17)를 매개로 동기형조정지연회로(18)의 전진지연부(FD)에 입력된다. 이 동기형조정지연회로(18)에는 내부클럭(CK′)이 제어클럭으로서 입력된다. 동기형조정지연회로(18) 내의 전진지연부(FD)에는 복수의 지연단이 설치되어 있으며, 상기 펄스(FCL′)는 동기형조정지연회로(18)의 전진지연부(FD)에서, 다음 사이클의 내부클럭(CK′)이 상승하는 시점까지의 시간에 상당하는 △의 시간만큼 지연된다. 내부클럭(CK′)은 복수의 지연단이 설치된 후진지연부(HBD)에서, 시간 △/2에 상당하는 지연량만큼 지연된다. 후진지연부(HBD)의 출력(HCLQ)은 지연회로(19)를 매개로 내부클럭(CKQ)으로서 출력된다.

Description

신호 제어회로, 클럭 제어회로 및 반도체 기억장치
본 발명은, 외부클럭에 대해 일정한 위상관계가 있는 다양한 내부클럭을 발생하는 클럭 제어회로에 관한 것이다.
싱크로너스 DRAM(SDRAM) 등의 클럭 동기형 메모리를 포함하는 반도체 시스템에서는, 메모리로부터 독출되는 데이터를 메모리 외부에서 확실하게 패치하기 위해 데이터 윈도우라는 시간 간격을 유지하여 데이터 출력제어를 행할 필요가 있다. 또한, 이와 같은 데이터 윈도우를 설정하는데는 외부클럭과 일정한 위상관계가 있는 내부클럭을 발생시킬 필요가 있다.
본 발명자는 우선, 외부클럭에 대해 일정한 위상관계가 있는 복수의 내부클럭을 발생하는 방법을 발명했다(특개평 제9-100490호).
그러나, 이 선출원에 따른 명세서 및 도면에 기재되어 있는 방법에서는 외부클럭의 클럭사이클이 짧아지면, 회로가 잘 동작하지 않게될 가능성이 있다.
도 13은 선출원(특개평 제9-100490호)의 출원서에 첨부된 도면의 도 33에 도시되어 있는 클럭 제어회로의 구성을 나타내고 있다.
이 회로는 주기 T의 외부클럭(CK)으로부터, 외부클럭(CK)에 대해 위상이 90도(T/4) 차이난 내부클럭(CKQ), 외부클럭(CK)에 대해 위상이 180도(T/2) 차이난 내부클럭(CKH), 외부클럭(CK)에 대해 위상이 270도(3T/4) 차이난 내부클럭(CK3Q) 및 외부클럭(CK)에 대해 위상이 360도(T) 차이난, 즉 CK와 동위상인 내부클럭(CK)을 각각 발생하는 것이다.
즉, 이 클럭 제어회로에 있어서, 외부클럭(K)은 지연량(D1)을 갖는 리시버로서의 입력버퍼(101)를 경유하여 칩 내부에 입력된다. 상기 입력버퍼(101)는 외부클럭(CK)에 대해 D1의 스큐(skew)를 갖는 내부클럭(CLK)을 출력한다. 이 내부클럭(CLK)은 지연량(A)을 갖는 지연회로(102)에 입력됨과 더불어 동기형조정지연회로(SAD: Syncronous Adjustable Delay) 103에도 입력된다. 상기 지연회로(102)로부터의 출력펄스(CL)는 상기 동기형조정지연회로(103)의 전진지연부(FD: Forward Delay)에 입력된다. 이 동기형조정지연회로(103)에는 상기 전진지연부(FD) 외에 후진지연부(BD: Backward Delay) 등이 설치되어 있다.
전진지연부(FD)에 입력된 펄스(CL)는, 다음 사이클의 내부클럭(CLK)이 상승하는 시점까지 전진지연부(FD)에서 △의 시간만큼 지연된다. 그리고, 다음 사이클의 내부클럭(CLK)은 동기형조정지연회로(103) 내의 후진지연부(BD) 및 다른 후진지연부(QBD: Quarter Backward Delay), HBD(Half Backward Delay), 3QBD(3 Quarter Backward Delay)에 입력되고, 각각 소정 시간만큼 지연된다.
동기형조정지연회로(103) 내의 후진지연부(BD)는 상기 전진지연부(FD)와 동일한 지연시간(△)을 갖는 단수(段數)의 지연단에 의해 내부클럭(CLK)을 지연한다. 다른 후진지연부(QBD, HBD, 3QBD)는 각각 전진지연부(FD)의 지연시간(△)의 1/4, 1/2, 3/4에 상당하는 지연시간 △/4, △/2, 3△/4를 갖는 단수의 지연단에 의해 내부클럭(CLK)을 지연한다.
상기 후진지연부(QBD)로부터의 지연펄스(QCL)는 지연량(D2)을 갖는 드라이버로서의 지연회로(104)를 통과하여 내부클럭(CKQ)으로 된다.
상기 후진지연부(HBD)로부터의 지연펄스(HCL)는 지연량(D1+D2×2)을 갖는 드라이버로서의 지연회로(105)를 통과하여 내부클럭(CKH)으로 된다.
상기 후진지연부(3QBD)로부터의 지연펄스(3QCL)는 지연량(D1×2+D2×3)을 갖는 드라이버로서의 지연회로(106)를 통과하여 내부클럭(CK3Q)으로 된다.
더욱이, 후진지연부(BD)로부터의 지연펄스(RCL)는 지연량(D1×3+D2×4)을 갖는 드라이버로서의 지연회로(107)를 통과하여 내부클럭(CK′)으로 된다.
여기서, 지연회로(102)의 지연량(A)을 4(D1+D2)로 설정해 두면, 외부클럭(CK)의 주기(T)는 T=4(D1+D2)+△로 된다.
외부클럭(CK)에 대한 내부클럭(CKQ)의 지연시간은 D1+△/4+D2=(D1+D2)+△/4로 되고, 이 내부클럭(CKQ)은 외부클럭(CK)에 대해 위상이 90도(T/4) 차이난 것으로 된다.
외부클럭(CK)에 대한 내부클럭(CKH)의 지연시간은 D1+△/2+D1+D2×2=2(D1+D2)+△/2로 되고, 이 내부클럭(CKH)은 외부클럭(CK)에 대해 위상이 180도(T/2) 차이난 것으로 된다.
외부클럭(CK)에 대한 내부클럭(CK3Q)의 지연시간은 D1+3△/4+D1×2+D2×3=3(D1+D2)+3△/4로 되고, 이 내부클럭(CK3Q)은 외부클럭(CK)에 대해 위상이 270도(3T/4) 차이난 것으로 된다.
외부클럭(CK)에 대한 내부클럭(CK′)의 지연시간은 D1+△+D1×3+D2×4=4(D1+D2)+△로 되고, 이 내부클럭(CK′)은 외부클럭(CK)에 대해 동위상(위상의 오차는 360도로 주기T)으로 된다.
그러나, 도 13의 클럭 제어회로에서는 지연회로(102)의 지연량(A)이 4(D1+D2)이지만, 동작 가능한 사이클타임의 하한이 크게 제한된다.
즉, 동기형조정지연회로(103)가 유효하게 동작하기 위해서는 상기 지연량(A)이 외부클럭(CK)의 사이클타임 보다도 작은 것이 필요하다. 왜냐하면, 동기형조정지연회로(103)에서는 사이클타임의 잔여시간에 지연량(△)을 조절하고 있기 때문이다.
예컨대, 외부클럭(CK)의 주파수가 125MHz이고, 사이클타임이 8ns인 경우를 고려하면, (D1+D2)에 상당하는 지연량은 2ns 이하여야만 한다. 그러나, 외부클럭(CK)의 리시버인 입력버퍼의 지연량(D1)과, 내부클럭의 드라이버 지연에 상당하는 지연량(D2)의 합을 2ns 이하로 하는 것은 극히 곤란하다.
이와 같이, 종래의 클럭 제어회로에서는 외부클럭의 사이클타임이 짧은 경우에는 정상적으로 동작하지 않을 우려가 있다.
본 발명은 상기한 점을 감안하여 이루어진 것으로, 외부클럭의 사이클타임이 짧은 경우에도 정상적으로 동작하는 클럭 제어회로를 제공하는 것에 그 목적이 있다.
도 1은 본 발명에 따른 클럭 제어회로의 제1실시예에 의한 구성을 나타낸 회로도,
도 2는 도 1중 하나의 동기형조정지연회로의 내부구성예를 나타낸 블록도,
도 3은 도 2중 지연유닛의 구체적인 회로구성을 나타낸 회로도,
도 4는 도 3의 회로에서 사용되는 제어펄스를 발생하는 제어펄스 발생회로의 상세한 구성을 나타낸 회로도,
도 5는 도 1중 다른 동기형조정지연회로의 내부구성예를 나타낸 블록도,
도 6은 도 1의 클럭 제어회로의 동작의 일예를 나타낸 타이밍챠트를 나타낸 도면,
도 7은 본 발명의 제2실시예에 의한 클럭 제어회로의 구성을 나타낸 회로도,
도 8은 도 7의 클럭 제어회로에서 발생하는 내부클럭을 나타낸 도면,
도 9는 도 7의 클럭 제어회로에 있어서의 클럭 상호관계를 정리하여 나타낸 도면,
도 10은 도 7의 클럭 제어회로에 있어서의 레벨 상호간의 관계를 나타낸 도면,
도 11은 본 발명의 응용예에 의한 싱크로너스 DRAM의 개략적인 블록구성을나타낸 도면,
도 12는 도 11의 싱크로너스 DRAM으로부터 데이터 독출을 행할 경우의 타이밍챠트를 나타낸 도면,
도 13은 종래의 클럭 제어회로의 회로도,
〈도면의 주요부분에 대한 부호의 설명〉
11 --- 입력단자, 12 --- 입력버퍼,
13,15,16,17,19,20,22,23,25,61 --- 지연회로,
14,18,21,22, --- 동기형조정지연회로(SAD: Syncronous Adjustable Delay),
31,32,51,52 --- 클럭드인버터,
33,34,35,45,53,54,55,63 --- 인버터,
41,42 --- P채널 MOS트랜지스터, 43,44 --- N채널 MOS트랜지스터,
62 --- NOR게이트, 70 --- 메모리회로,
71 --- 센스앰프(SA), 72 --- 출력회로(OB),
73 --- 클럭 제어회로, 74 --- 클럭 입력단자,
75 --- 데이터 출력단자, FD --- 전진지연부(Forward Delay),
BD --- 후진지연부(Backward Delay),
HBD --- 후진지연부(Half Backward Delay),
U(1)~U(n+1) --- 지연유닛, bd(i),fd(i) --- 펄스지연회로,
sr(i) --- 상태유지회로.
상기 목적을 달성하기 위한 본 발명의 신호 발생회로는, 일정한 위치관계를 갖는 제1, 제2신호가 공급되고, 제1신호가 공급된 시점부터 제2신호가 공급되기까지의 시점의 시간 간격의 1/2의 시간에 상당하는 지연량을 유지하는 수단과, 상기제2신호가 공급된 시점부터 이 제2신호를 상기 유지된 지연량의 시간만큼 지연하여 제3신호를 발생하는 수단을 구비하고 있다.
본 발명의 클럭 제어회로는, 일정 주기를 갖는 제1클럭으로부터 이 제1클럭에 대해 위상이 180도 차이난 제2클럭 및 제1클럭과 동위상인 제3클럭을 발생하는 제1클럭 발생수단과, 상기 제2, 제3클럭이 공급되고, 제2클럭이 공급된 시점부터 제3클럭이 공급되기까지의 시점의 시간 간격의 1/2의 시간에 상당하는 지연량을 유지하는 수단 및, 상기 제3클럭이 공급된 시점부터 이 제3클럭을 상기 유지된 지연량의 시간만큼 지연하고, 상기 제3클럭과 위상이 90도 차이난 제4클럭을 발생하는 제2클럭수단을 구비하고 있다.
본 발명의 클럭 제어회로는, 일정 주기를 갖는 제1클럭으로부터 이 제1클럭에 대해 위상이 180도 차이난 제2클럭 및 제1클럭과 동위상인 제3클럭을 발생하는 제1클럭 발생수단과, 상기 제2, 제3클럭이 공급되고, 제3클럭이 공급된 시점부터 제2클럭이 공급되기까지의 시점의 시간 간격의 1/2의 시간에 상당하는 지연량을 유지하는 수단 및, 상기 제2클럭이 공급된 시점부터 이 제2클럭을 상기 유지된 지연량의 시간만큼 지연하고, 상기 제3클럭과 위상이 270도 차이난 제4클럭을 발생하는 제2클럭 발생수단을 구비하고 있다.
본 발명의 클럭 제어회로는, 일정 주기를 갖는 제1클럭으로부터 이 제1클럭에 대해 위상이 180도 차이난 제2클럭 및 제1클럭과 동위상인 제3클럭을 발생하는 제1클럭 발생수단과, 상기 제2클럭 및 제3클럭이 공급되고, 제2클럭이 공급된 시점부터 제3클럭이 공급되기까지의 시점의 시간 간격의 1/2의 시간에 상당하는 지연량을 유지하는 제1지연량 유지수단, 상기 제3클럭이 공급된 시점으로부터 이 제3클럭을 상기 제1지연량 유지수단에서 유지된 지연량의 시간만큼 지연하고, 상기 제3클럭과 위상이 90도 차이난 제4클럭을 발생하는 제2클럭 발생수단, 상기 제2클럭 및 제3클럭이 공급되고, 제3클럭이 공급된 시점부터 제2클럭이 공급되기까지의 시점의 시간 간격의 1/2의 시간에 상당하는 지연량을 유지하는 제2지연량 유지수단 및, 상기 제2클럭이 공급된 시점으로부터 이 제2클럭을 상기 제2지연량 유지수단에서 유지된 지연량의 시간만큼 지연하고, 상기 제3클럭과 위상이 270도 차이난 관계에 있는 제5클럭을 발생하는 제3클럭 발생수단을 구비하고 있다.
본 발명의 클럭 제어회로는, 일정 주기의 제1클럭에 대해 360도×[i]/2(n-1)(([i]=i(mod2(n-1))이고, n은 정의 정수)만큼 위상이 차이난 제2클럭과, 제1클럭에 대해 360도×[i+1]/2(n-1)만큼 위상이 차이난 제3클럭이 공급되고, 제2클럭이 공급된 시점부터 제3클럭이 공급되기까지의 시점의 시간 간격의 1/2의 시간에 상당하는 지연량을 유지하는 수단과, 상기 제3클럭이 공급된 시점으로부터 이 제3클럭을 상기 유지된 지연량의 시간만큼 지연하고, 상기 제1클럭에 대해 360도×m/2n(m=2[i+1]+1)만큼 위상이 차이난 제4클럭을 발생하는 수단을 구비하고 있다.
(실시예)
이하, 본 발명의 실시예를 도면을 참조하면서 상세히 설명한다.
도 1의 (a)~(c)는 본 발명에 따른 클럭 제어회로의 제1실시예에 의한 구성을나타낸다.
도 1의 (a)에 나타낸 회로는 일정 주기(T)의 외부클럭(CK)으로부터, 이 외부클럭(CK)에 대해 위상이 180도(T/2의 주기) 차이난 내부클럭(CKH) 및 외부클럭(CK)에 대해 위상이 360도(T의 주기) 차이난, 즉 외부클럭(CK)과 동위상인 내부클럭(CK′)을 발생한다.
도 1의 (b)에 나타낸 회로는, 도 1의 (a)의 회로에서 발생되는 내부클럭(CKH)을 입력클럭 및 내부클럭(CK′)을 제어클럭으로서 받고, 이 양클럭으로부터 상기 외부클럭(CK: 또는 내부클럭(CK′))에 대해 위상이 90도(T/4의 주기) 차이난 내부클럭(CKQ)을 발생한다.
도 1의 (c)에 나타낸 회로는, 도 1의 (a)의 회로에서 발생되는 내부클럭(CK′)을 입력클럭, 내부클럭(CKH)을 제어클럭으로서 받고, 이 양클럭으로부터 상기 외부클럭(CK: 또는 내부클럭(CK′))에 대해 위상이 270도(3T/4의 주기) 차이난 내부클럭(CK3Q)을 발생한다.
도 1의 (a)에 나타낸 회로는 이하와 같이 구성되어 있다. 즉, 반도체칩에 설치된 입력단자(11)로부터 입력되는 일정 주기(T)의 외부클럭(CK)은, 지연량(D1)을 갖는 리시버로서의 입력버퍼(12)에 입력된다. 상기 입력버퍼(12)는 외부클럭(CK)에 대해 D1의 스큐를 갖는 내부클럭(CLK)을 출력한다. 이 내부클럭(CLK)은 지연량(A)을 갖는 지연회로(13)에 입력됨과 더불어 동기형조정지연회로(SAD: 14)에도 제어클럭으로서 입력된다. 더욱이, 상기 지연회로(13)의 지연량(A)은 2(D1+D2)로 설정되어 있다.
상기 지연회로(13)로부터의 출력펄스(FCL)는 상기 동기형조정지연회로(14)의 전진지연부(FD)에 입력된다. 이 동기형조정지연회로(14)에는 상기 전진지연부(FD) 외에 후진지연부 BD 및 HBD 등이 설치되어 있다.
전진지연부(FD)에는 복수의 지연단이 설치되어 있으며, 입력된 펄스(FCL)는 이 복수의 지연단을 통과함으로써 지연된다. 그리고, 동기형조정지연회로(14)에서는 전진지연부(FD)에 펄스(FCL)가 입력되고, 다음 사이클의 내부클럭(CLK)이 상승하는 시점까지의 펄스(FCL)의 지연시간(△)이 펄스(FCL)가 통과한 지연단의 수에 대응하여 측정된다. 더욱이, 측정된 펄스(FCL)의 지연시간(△)에 상당하는 지연량 및 그 1/2의 시간 △/2에 상당하는 지연량이 유지된다.
상기 내부클럭(CLK)은 후진지연부(BD,HBD)에 각각 공급된다. 상기 양후진지연부(BD,HBD)는 유지된 지연시간(△)에 상당하는 지연량 및 △/2에 상당하는 지연량만큼 내부클럭(CLK)을 각각 지연한다.
한쪽의 후진지연부(HBD)의 출력(HCL)은 지연회로(15)에 입력된다. 이 지연회로(15)는 지연량(D2)을 갖는 1개의 내부클럭의 드라이버로 이루어진다. 그리고, 이 지연회로(15)로부터의 출력이 상기 내부클럭(CKH)으로서 도 1의 (b), (c)의 회로를 시작하게 하는 칩 내부의 각 회로에 공급된다.
다른쪽의 후진지연부(BD)의 출력(RCL)은 지연회로(16)에 입력된다. 이 지연회로(16)는 각각 내부클럭의 드라이버로서 동작하고, 지연량(D1)을 갖는 1개의 드라이버 및 지연량(D2)을 갖는 2개의 드라이버가 종속접속하여 구성되어 있다. 그리고, 이 지연회로(16)로부터의 출력이 상기 내부클럭(CK′)으로서 도 1의 (b), (c)의 회로를 시작하게 하는 칩 내부의 각 회로에 공급된다.
도 1의 (b)에 나타낸 회로는 이하와 같이 구성되어 있다. 즉, 도 1의 (a)의 회로에서 발생되는 내부클럭(CKH)은 지연회로(17)에 입력된다. 이 지연회로(17)는 각각 지연량(D2)을 갖고 내부클럭의 드라이버로서 동작하는 2개의 드라이버가 종속접속하여 구성되고, 내부클럭(CKH)에 대해 2·D2의 스큐를 갖는 내부클럭(FCL′)을 출력한다. 이 내부클럭(FCL′)은 동기형조정지연회로(SAD: 18)의 전진지연부(FD)에 입력된다.
이 동기형조정지연회로(18)에는 도 1의 (a)의 회로에서 발생되는 내부클럭(CK′)이 제어클럭으로서 입력된다. 또한, 이 동기형조정지연회로(18)에는 상기 전진지연부(FD) 외에 후진지연부(HBD) 등이 설치되어 있다.
동기형조정지연회로(18) 내의 전진지연부(FD)에도 복수의 지연단이 설치되어 있으며, 입력된 펄스(FCL′)는 이 복수의 지연단을 통과함으로써 지연된다. 그리고, 동기형조정지연회로(18)에서는 전진지연부(FD)에 펄스(FCL′)가 입력되고, 다음 사이클의 내부클럭(CK′)이 상승하는 시점까지의 펄스(FCL′)의 지연시간(△)이 펄스(FCL′)가 통과한 지연단의 수에 대응하여 측정된다. 더욱이, 이 측정된 펄스(FCL′)의 지연시간(△)의 1/2의 시간(△/2)에 상당하는 지연량이 유지된다.
상기 내부클럭(CK′)은 후진지연부(HBD)에 공급된다. 이 후진지연부(HBD)는 유지된 시간(△/2)에 상당하는 지연량만큼 내부클럭(CK′)를 지연한다. 이 후진지연부(HBD)의 출력(HCLQ)은 지연량(D2)을 갖는 내부클럭의 드라이버로 이루어진 지연회로(19)에 입력된다. 그리고, 이 지연회로(19)로부터의 출력이 상기내부클럭(CKQ)으로서 칩 내부의 각 회로에 공급된다.
도 1의 (c)에 나타낸 회로는 이하와 같이 구성되어 있다. 즉, 도 1의 (a)의 회로에서 발생되는 내부클럭(CK′)은 지연회로(20)에 입력된다. 이 지연회로(20)는 각각 지연량(D2)을 갖고 내부클럭의 드라이버로서 동작하는 2개의 드라이버가 종속접속하여 구성되고, 내부클럭(CK′)에 대해 2·D2의 스큐를 갖는 내부클럭(FCL″)을 출력한다. 이 내부클럭(FCL″)은 동기형조정지연회로(SAD: 21)의 전진지연부(FD)에 입력된다. 이 동기형조정지연회로(21)에는 도 1의 (a)의 회로에서 발생되는 내부클럭(CKH)이 제어클럭으로서 입력된다. 또한, 이 동기형조정지연회로(21)에는 상기 전진지연부(FD) 외에 후진지연부(HBD) 등이 설치되어 있다.
동기형조정지연회로(21) 내의 전진지연부(FD)에도 복수의 지연단이 설치되어 있으며, 입력된 펄스(FCL″)는 이 복수의 지연단을 통과함으로써 지연된다. 그리고, 동기형조정지연회로(21)에서는 전진지연부(FD)에 펄스(FCL″)가 입력되고, 다음 사이클의 내부클럭(CKH)이 상승하는 시점까지의 펄스(FCL″)의 지연시간(△)이 펄스(FCL″)가 통과한 지연단의 수에 대응하여 측정된다. 더욱이, 이 측정된 펄스(FCL″)의 지연시간(△)의 1/2의 시간(△/2)에 상당하는 지연량이 유지된다.
상기 내부클럭(CKH)은 후진지연부(HBD)에 공급된다. 이 후진지연부(HBD)는 유지된 시간(△/2)에 상당하는 지연량만큼 내부클럭(CKH)을 지연한다. 이 후진지연부(HBD)의 출력(HCL3Q)은 지연량(D2)을 갖는 내부클럭의 드라이버로 이루어진 지연회로(22)에 입력된다. 그리고, 이 지연회로(22)로부터의 출력이 상기 내부클럭(CK3Q)으로서 칩 내부의 각 회로에 공급된다.
도 2는 상기 도 1의 (a)중의 동기형조정지연회로(14)의 내부구성예를 나타낸 블록도이다.
도 2에 있어서, U(1)~U(n+1)(n은 정의 정수)는 각각 상기 전진지연부(FD) 및 후진지연부(BD) 등을 구성하는 지연유닛이다. 이들 (n+1)개의 지연유닛은 다단 접속되어 있다. 또한, bd(1), bd(2), ..., bd((n+1)/2)는 각각 상기 후진지연부(HBD)를 구성하는 지연유닛이다. 이들 (n+1)/2개의 지연유닛도 다단 접속되어 있다.
도 3은 상기 도 2중의 (n+1)개의 지연유닛중 1개의 지연유닛 U(i)(i=1~n+1)의 구체적인 회로구성을 나타내고 있다.
도시한 바와 같이, 지연유닛 U(i)은 상기 전진지연부(FD)의 1단분(段分)의 지연단을 구성하는 펄스지연회로 fd(i)와, 상태유지회로 sr(i) 및 상기 후진지연부(BD)의 1단분의 지연단을 구성하는 펄스지연회로 bd(i)로 이루어지는 3개의 회로로 구성되어 있다.
펄스지연회로 fd(i)는 2개의 클럭드인버터(31,32)와 3개의 인버터(33,34,35)로 구성되어 있다.
클럭드인버터(31)의 입력단자에는 전단(前段)의 펄스지연회로 fd(i-1)에서 발생되는 클럭(FCLi)가 입력된다. 이 클럭드인버터(31)는 상기 내부클럭(CLK)으로부터 만들어지는 제어펄스(/P)가 "H"인 경우에 활성화되고, 활성화된 경우에 클럭(FCLi)을 반전출력한다.
클럭드인버터(32)의 입력단자는 접지전위에 접속되어 있으며, 항상 "L"레벨이 입력된다. 이 클럭드인버터(32)는 상기 제어펄스(/P)와 쌍을 이루는제어펄스(P)가 "H"의 경우에 활성되고, 활성화된 경우에 "L"레벨의 입력을 반전하여 출력한다.
상기 양클럭드인버터(31,32)의 출력단자는 공통으로 접속되어 있으며, 이 공통접속점에는 인버터(33,34)의 각 입력단자가 접속되어 있다. 그리고, 상기 인버터(33)의 출력은 클럭(FCLi+1)으로서 다음 단의 지연유닛 U(i+1)으로 출력된다. 더욱이, 상기 인버터(33)의 출력은 인버터(35)에서 반전되고, 클럭(/FCLi+1)으로서 출력된다. 또한, 상기 인버터(34)의 출력은 클럭(FFCLi+1)으로서 출력된다.
상태유지회로 sr(i)는 각각 2개의 P채널 MOS트랜지스터(41,42) 및 N채널 MOS트랜지스터(43,44)와, 1개의 인버터(45)로 구성되어 있다.
상기 2개의 P채널 MOS트랜지스터(41,42)의 소스, 드레인간은 전원전압의 공급점과 상기 인버터(45)의 입력단자와의 사이에 직렬접속되어 있으며, 한쪽의 P채널 MOS트랜지스터(41)의 게이트전극에는 상기 내부클럭(CLK)과 쌍을 이루는 내부클럭(/CLK)이 공급되고, 다른쪽의 P채널 MOS트랜지스터(42)의 게이트전극에는 3단 전단의 지연유닛 U(i-3) 내의 펄스지연회로 bd(i-3)에서 발생되는 클럭(/RCLi-3)이 공급된다.
상기 2개의 N채널 MOS트랜지스터(43,44)의 소스, 드레인간은 상기 인버터(45)의 입력단자와 접지전압의 공급점과의 사이에 직렬접속되어 있으며, 한쪽의 N채널 MOS트랜지스터(43)의 게이트전극에는 전단의 펄스지연회로 fd(i-1)에서 발생되는 클럭(FFCLi)이 공급되고, 다른쪽의 N채널 MOS트랜지스터(44)의 게이트전극에는 상기 내부클럭(/CLK)이 공급된다.
그리고, 상기 인버터(45)의 입력단자의 신호는 상태유지신호(/Qi-2)로서 인버터(45)의 출력신호는 상태유지신호(Qi-2)로서 각각 후단의 지연유닛에 공급된다.
펄스지연회로 bd(i)는 2개의 클럭드인버터(51,52)와 3개의 인버터(53,54,55)로 구성되어 있다.
클럭드인버터(51)의 입력단자에는 내부클럭(CLK)이 입력된다. 이 클럭드인버터(51)는 상태유지회로 sr(i+2)에서 발생되는 상태유지신호(/Qi)가 "H"의 경우에 활성화되고, 활성화된 경우에 클럭(CLK)을 반전출력한다.
클럭드인버터(52)의 입력단자에는 펄스지연회로 bd(i+1)에서 발생되는 클럭(RCLi+1)이 입력되어 있다. 이 클럭드인버터(52)는 상기 상태유지신호(/Qi)와 쌍을 이루는 상태유지신호(Qi)가 "H"인 경우에 활성화되고, 활성화된 경우에 클럭(RCLi+1)을 반전하여 출력한다.
상기 양클럭드인버터(51,52)의 출력단자는 공통으로 접속되어 있으며, 이 공통 점속점에는 인버터(53,54)의 각 입력단자가 접속되어 있다. 그리고, 상기 인버터(53)의 출력은 클럭(RCLi)으로서 출력된다. 더욱이, 상기 인버터(53)의 출력은 인버터(55)에서 반전되어 클럭(/RCLi)으로서 출력된다. 또한, 상기 인버터(54)의 출력은 클럭(RRCLi)으로서 출력된다.
도 4는 상기 도 3의 회로에서 사용되는 제어펄스(P,/P)를 발생하는 제어펄스 발생회로의 상세한 구성을 나타내고 있다. 도 4에 있어서, 상기 내부클럭(CLK)은 지연회로(61)를 매개로 NOR게이트(62)의 한쪽 입력단자에 입력된다. 이 NOR게이트(62)의 다른쪽 입력단자에는 내부클럭(/CLK)이 입력된다. 그리고, 상기NOR게이트(62)의 출력이 상기 제어펄스(P)로 되고, 이 NOR게이트(62)의 출력을 반전하는 인버터(63)의 출력이 상기 제어펄스(/P)로 된다.
도 5는 상기 도 1의 (b), (c)중의 동기형조정지연회로(18,21)의 내부구성예를 나타낸 블록도이다.
도 5에 있어서, U(2)~U(x)(x=2n)는 각각 상기 도 3에 나타낸 바와 같이, 펄스지연회로 fd(i), 상태유지회로 sr(i) 및 펄스지연회로 bd(i)의 3개의 회로로 구성된 지연유닛이다.
상기 도 1의 (b), (c)중의 동기형조정지연회로(18,21)의 경우, 상기 도 1의 (a)중의 동기형조정지연회로(14)에 설치되어 있는 후진지연부(BD)는 불필요 하기 때문에, 도 2의 것과 비교하여 지연유닛(U)의 수는 1/2로 되어 있으며, 각 지연유닛(U)의 전단에는 상기 도 3중의 펄스지연회로 fd(i)와 동일한 구성의 펄스지연회로 fd(i)(i=1~y, 단 y=2n-1)가 설치되어 있다.
이와 같은 구성의 클럭 제어회로에 있어서, 도 1의 (a)의 회로에 설치된 지연회로(13)의 지연량(A)이 2(D1+D2)로 설정되어 있기 때문에, 외부클럭(CK)의 주기(T)는 T=2(D1+D2)+△로 된다.
외부클럭(CK)에 대한 내부클럭(CKH)의 지연시간은 D1+△/2+D2=(D1+D2)+△/2로 되고, 이 내부클럭(CKH)은 외부클럭(CK)에 대해 위상이 180도(T/2) 차이난 것으로 된다.
외부클럭(CK)에 대한 내부클럭(CK′)의 지연시간은 D1+△+D1+D2×2=2(D1+D2)+△로 되고, 이 내부클럭(CK′)은 외부클럭(CK)에 대해 동위상(위상의 오차는 360도로 주기 T)으로 된다.
또한, 도 1의 (b)의 회로에서는 내부클럭(CK′)에 대해 위상이 180도 차이난 내부클럭(CKH)이 지연회로(17)를 매개로 동기형조정지연회로(18) 내의 전진지연부(FD)에 입력되고, 다음 사이클의 내부클럭(CK′)이 상승하는 시점까지 지연된다. 이 때문에, 전진지연부(FD)에 있어서의 지연시간(△)은 도 6의 타이밍챠트에 나타낸 바와 같이, 내부클럭(CKH)과 내부클럭(CK′)의 사이의 위상차 180도에 상당하는 시간으로 된다. 동기형조정지연회로(18) 내의 후진지연부(HBD)에서는 이 위상차 180도의 또 한번의 1/2의 위상차에 상당하는 시간만큼 내부클럭(CK′)이 지연되기 때문에, 내부클럭(CKQ)은 내부클럭(CK′)에 대해 90도(T/4) 위상이 차이난 것으로 된다.
더욱이, 이 예에서는 내부클럭(CKH)을 2·D2의 지연량의 지연회로(17)를 매개로 동기형조정지연회로(18) 내의 전진지연부(FD)에 입력하도록 하고 있기 때문에, 내부클럭 CKH와 CK′의 위상차는 실제로는 2·D2+△로 된다. 그러나, 지연회로(19)에서 내부클럭(HCLQ)을 지연하고 있기 때문에, 내부클럭 CK′와 CKQ의 위상차는 △/2+D2로 되고, 내부클럭 CKH와 CK′의 위상차 2·D2+△의 정확히 1/2로 되기 때문에, 내부클럭(CKQ)은 내부클럭(CK′)에 대해 정확히 90도 위상이 차이난 것으로 된다.
도 1의 (c)의 회로에서는 내부클럭(CK′)이 지연회로(20)를 매개로 동기형조정지연회로(21) 내의 전진지연부(FD)에 입력되고, 다음 사이클의 내부클럭(CKH)이 상승하는 시점까지 지연된다. 이 때문에, 전진지연부(FD)에 있어서의 지연시간(△)은 도 6의 타이밍챠트에 나타낸 바와 같이, 내부클럭(CK′)과 내부클럭(CKH) 사이의 위상차 180도에 상당하는 시간으로 된다. 동기형조정지연회로(21) 내의 후진지연부(HBD)에서는 이 위상차 180도의 한번의 1/2의 위상차에 상당하는 시간만큼 내부클럭(CKH)이 지연되기 때문에, 내부클럭(CK3Q)은 내부클럭(CKH)에 대해 90도(T/4) 위상차가 차이난 것으로 된다. 결국, 내부클럭(CK3Q)은 내부클럭(CK′)에 대해 270도(3T/4) 위상이 차이난 것으로 된다.
더욱이, 도 1의 (c)의 회로에서도 내부클럭(CK′)을 2·D2의 지연량의 지연회로(20)를 매개로 동기형조정지연회로(21) 내의 전진지연부(FD)에 입력하도록 하고 있기 때문에, 내부클럭 CK′과 CKH의 위상차는 실제로는 2·D2+△로 된다. 그러나, 지연회로(22)에서 내부클럭(HCL3Q)을 지연하고 있기 때문에, 내부클럭 CKH와 CK3Q의 위상차는 △/2+D2로 되고, 내부클럭 CK′와 CKH의 위상차 2·D2+△의 정확히 1/2로 되기 때문에, 내부클럭(CK3Q)은 내부클럭(CK′)에 대해 정확히 270도 위상이 차이난 것으로 된다.
이와 같이, 상기 실시예에 의한 클럭 제어회로에서는 외부클럭(CK)에 대해 위상이 90도 및 270도 차이난 내부클럭(CKQ,CK3Q)을 발생할 수 있다.
게다가, 도 1의 (a)중의 지연회로(13)의 지연량(A)이 2(D1+D2)로 설정되어 있기 때문에, 동기형조정지연회로(14)가 유효하게 동작하기 위한 시간여유가 종래보다도 크게 개선된다.
예컨대, 외부클럭(CK)의 주파수가 125MHz이고, 사이클타임이 8ns인 경우를 고려하면, (D1+D2)에 상당하는 지연량은 4ns 이하이면 좋고, 외부클럭(CK)의 리시버인 입력버퍼(12)의 지연량(D1)과, 내부클럭의 드라이버 지연에 상당하는 지연량(D2)의 합을 4ns 이하로 하는 것은 비교적 용이하다.
이 때문에, 상기 실시예에 따른 클럭 제어회로는 종래에는 정상적으로 동작하지 않은 짧은 사이클타임을 갖는 외부클럭에서도 다양한 위상차를 갖는 내부클럭을 정상적으로 발생할 수 있다.
여기서, 도 3에 나타낸 지연유닛 U(i)의 동작에 대해 간단히 설명해 둔다. 펄스지연회로 fd(i)에서는 제어펄스(/P)가 "H"의 경우에 클럭드인버터(31)가 활성화되고, 전단으로부터의 클럭(FCLi)이 클럭드인버터(31), 인버터(33,35)를 통과함으로써, 다음 단으로의 클럭(FCLi+1)은 전단으로부터의 클럭(FCLi)에 대해 1단분의 지연이 주어진다.
한편, 제어펄스(P)가 "H"(/P="L")의 경우는 클럭드인버터(31)가 비활성으로 되기 때문에, 전단으로부터의 클럭(FCLi)은 다음 단으로는 전달되지는 않는다. 그 대신, 클럭드인버터(32)가 활성화되고, 클럭(FFCLi+1,FCLi+1)은 공히 "L"로 고정되고, /FCLi+1은 "H"로 고정된다.
상태유지회로 sr(i)에서는 내부클럭(/CLK)이 "H"인 경우, 전단으로부터 클럭(FFCLi)이 "H"이면, 상태유지신호 Qi-2가 "H", /Qi-2가 "L"로 된다. 또한, 내부클럭(/CLK)이 "L"인 경우, 전단으로부터의 클럭(/RCLi-3)이 "L"이면, 상태유지신호 Qi-2가 "L", /Qi-2가 "H"로 된다.
펄스지연회로 bd(i)에서는 상태제어신호(/Qi)가 "H"인 경우에 클럭드인버터(51)가 활성화되고, 내부클럭(CLK)이 선택된다. 즉, 내부클럭(CLK)의지연은 이 지연유닛 U(i)으로부터 개시되는 것으로 된다. 그리고, 이 내부클럭(CLK)이 클럭드인버터(51), 인버터(53)를 통과함으로써, 지연회로 1단분의 지연이 주어지고, 전단에 클럭(RCLi)으로서 출력된다.
한편, 상태제어신호(Qi)가 "H"(/Qi="L")인 경우는 클럭드인버터(51)가 비활성으로 되기 때문에, 그 지연유닛 U(i)으로부터 내부클럭(CLK)은 지연되지 않는다. 그 대신, 클럭드인버터(52)가 활성화되고, 다음 단으로부터의 클럭(RCLi+1)이 선택되고, 클럭드인버터(52), 인버터(53)를 통과함으로써, 지연회로 1단분의 지연이 주어지고, 전단에 클럭(RCLi)으로서 출력된다. 이 경우, 클럭(RRCLi,/RCLi)이 인버터(54,55)로부터 출력된다.
도 7은 본 발명의 제2실시예에 의한 클럭 제어회로의 구성을 나타내고 있다.
앞서 도 1에 나타낸 클럭 제어회로는, 외부클럭(CK)으로부터 이 외부클럭(CK)에 대해 위상이 90도 및 270도 차이난 2종류의 내부클럭(CKQ,CK3Q)을 발생하는 것이었지만, 도 7에서는 이를 일반화 하여 외부클럭(CK)에 대해 위상이 360도의 (1/2)n의 m배만큼 차이난 내부클럭을 발생하도록 구성한 것이다.
이 회로는 상기 도 1의 (b) 또는 (c)에 나타낸 회로와 마찬가지로 구성되어 있다. 즉, 도 7의 클럭 제어회로는 상기 내부클럭 CKH 또는 CK′에 상당하는 클럭(CKA)이 입력되고, 상기 지연회로 17 또는 20과 마찬가지로, 각각 지연량(D2)을 갖고 내부클럭의 드라이버로서 동작하는 2개의 드라이버가 종속접속하여 구성되고, 입력클럭(CKA)에 대해 2·D2의 스큐를 갖는 지연회로(23)와, 전진지연부(FD)나후진지연부(HBD) 등이 설치되고, 상기 동기형조정지연회로(18,21)와 마찬가지로 구성된 동기형조정지연회로(24) 및, 이 동기형조정지연회로(24) 내의 후진지연부(HBD)로부터의 출력클럭(HCLC)이 공급되고, 상기 지연회로(19,22)와 마찬가지로 지연량(D2)을 갖는 내부클럭의 드라이버로 이루어진 지연회로(25)로 구성되어 있다. 더욱이, 상기 동기형조정지연회로(24)에는 상기 내부클럭(CK′,CKH)에 대응한 제어클럭으로서 클럭(CKB)이 공급되어 있다. 그리고, 지연회로(25)로부터 클럭(CKC)이 출력된다.
이와 같은 구성의 클럭 제어회로에 있어서, 클럭(CKA,CKB)으로서 동일한 클럭을 이용할 수 있어 다양한 위상을 갖는 내부클럭(CKC)을 발생할 수 있다.
구체예로서, 도 8에 나타낸 바와 같이 360도의 위상을 8등분한 내부클럭을 발생하는 경우를 설명한다. 이제, 발생해야 할 내부클럭의 클럭명을 도 8에 따라 CKO(=CK′=CK1), CK1/8, CK1/4(=CKQ=CK2/8), CK3/8, CK1/2(=CKH=CK4/8), CK5/8, CK3/4(=CK3Q=CK6/8), CK7/8, CK0(=CK8/8=CK′)로 한다.
이 경우, 도 7에 나타낸 회로는 7조 필요하게 되고, 클럭 CKA, CKB, CKC와 이들 클럭과의 관계는 도 9에 나타낸 바와 같이 된다.
도 9에 나타낸 바와 같이, n의 레벨(1,2,3)에 따라 분류하면, n의 레벨의 클럭은 1개 전의 레벨에서 만들어진 클럭(CKC)을 이용함으로써 발생시킬 수 있다. 그래서, CK(m/2)n의 m과 n에 의해 일반적인 클럭(CKA, CKB, CKC)의 관계를 이끄는 것으로 한다.
도 10에 레벨 상호간의 관계를 나타냈다. 입력클럭으로서 CK(m-1)/2n-1을 제어클럭으로서 CKm/2n-1을 이용하면, 이 양클럭간의 지연량(△)의 1/2의 지연후에 출력클럭을 상승하는 것이 가능하다. (n-1)레벨의 클럭명 m/2n-1의 분모, 분자에 각각 2를 곱하면, n레벨의 클럭명으로 되고, 더욱이 이 클럭의 분자에 1을 더하면 출력클럭명으로 된다. 이 출력클럭은 입력 및 제어에 이용된 클럭 상호간의 위상의 1/2의 위상에 상당하는 지연시간후에 상승하기 때문에, 레벨 n의 클럭의 원하는 위상특성을 갖게된다.
클럭명의 정의는 도 10에 나타낸 바와 같고, m은 0에서 2(n-1)-1의 값을 갖기 때문에, 입력클럭 CKA=CK[i]/2(n-1), 제어클럭 CKB=CK[i+1]/2(n-1), 출력클럭 CKC=CK{2[i+1]+1}/2n(다만, 0≤[i]≤2(n-1)-1, 즉 [i]=i(mod2(n-1)))으로 하면, 외부클럭을 360도의 {2[i+1]+1}/2n만큼 위상이 차이난 내부클럭을 용이하게 발생할 수 있다.
다음에, 본 발명의 응용예를 설명한다.
도 11은 본 발명의 클럭 제어회로를 갖춘 싱크로너스 DRAM의 개략적인 블록구성을 나타내고 있다. 메모리회로(7)에는 복수의 메모리셀이 설치되어 있다. 데이터의 독출시에는, 도시하지 않은 행디코더 및 열디코더 등에 의해 메모리회로(70) 내의 메모리셀이 선택되고, 이 선택된 메모리셀의 기억데이터가 센스앰프(SA: 71)에서 센스되어 출력회로(OB: 72)에 공급된다.
도면중의 부호 73은 앞서 설명한 클럭 제어회로이고, 이 클럭 제어회로(73)는 클럭 입력단자(74)로부터 칩 내부로 입력되는 일정 주기(T)의 외부클럭(CK)으로부터, 이 외부클럭(CK)에 대해 위상이 예컨대 90도 차이난 내부클럭(CKQ)과, 270도 차이난 내부클럭(CKH)을 발생한다. 그리고, 이 클럭 제어회로(73)에서 발생된 내부클럭(CKQ,CKH)은 상기 출력회로(72)에 공급된다. 출력회로(72)는 센스앰프(71)에서 센스된 데이터를 독출데이터(Dout)로서 데이터 출력단자(75)로부터 칩 외부로 출력하는 것인데, 도 12의 타이밍챠트에 나타낸 바와 같이, 내부클럭(CKQ)이 상승하는 타이밍챠트에서 독출데이터(Dout)의 출력을 개시하고, 내부클럭(CKH)이 상승하는 타이밍에서 독출데이터(Dout)의 출력을 종료한다. 따라서, 독출데이터(Dout)의 출력기간은, 예컨대 외부클럭(CK)이 상승한 후의 T/4의 시점에서 3T/4의 시점까지의 일정 주기로 된다.
이와 같은 싱크로너스 DRAM에서는 외부클럭(CK)에 동기한 상기 기간(T/4의 시점에서 3T/4의 시점)이 데이터 윈도우로 되기 때문에, 이 기간내에 데이터를 취입하도록 하면 좋다.
이상 설명한 바와 같이 본 발명에 의하면, 외부클럭의 사이클타임이 짧은 경우에도 정상적으로 동작하는 클럭 제어회로를 제공할 수 있다.

Claims (15)

  1. 제 2신호를 발생하기 위해 제 1시간동안 제 1신호를 지연하는 제 1지연회로와,
    상기 제 1신호와의 위상차를 갖는 상기 제2신호 및 제3신호가 공급되고, 제3신호가 공급될 때까지 제2신호가 공급되는 시간에 상당하는 지연을 측정하며, 제4신호를 발생하기 위해 측정된 지연의 1/2에 상당하는 시간동안 제3신호가 공급되는 시간으로부터 제3신호를 지연하는 지연 측정/신호 지연회로 및,
    제5신호를 발생하기 위해 상기 제1시간의 1/2에 상당하는 제2시간동안 상기 제4신호를 지연하는 제2지연회로를 구비하여 구성된 것을 특징으로 하는 신호 제어 회로.
  2. 제1항에 있어서, 상기 제1지연회로는 리시버로 구성되고, 상기 제2지연회로는 드라이버로 구성된 것을 특징으로 하는 신호 제어회로.
  3. 제1항에 있어서, 상기 지연 측정/신호 지연회로는;
    상기 제2신호가 제1단에 제1신호 지연회로에 입력되고, 각 제1신호 지연회로가 일정 지연동안 전단으로부터의 출력을 지연하여 다음 단으로 전달하는 직렬로 연결된 제1신호 지연회로와,
    상기 제1신호 지연회로로부터의 출력을 수신하고, 상기 제3신호가 공급될 때까지 상기 제2신호가 공급되는 시간동안 상기 제2신호가 전달되는 상기 제1신호 지연회로내의 제1지연유닛에 대응하는 상태유지유닛이 제1상태로 각각 설정되는 상태 유지회로 및,
    상기 상태유지회로의 유지상태를 수신하고 상기 제1신호 지연회로의 1/2정도이고, 그들 각각이 상기 제1신호 지연회로의 동일한 지연을 가지며, 그들중 하나는 상기 상태유지회로로부터 상기 제1상태를 수신하고, 상기 제4신호를 발생하기 위해 상기 제3신호를 지연하는 직렬로 연결된 제2신호 지연회로를 포함한 것을 특징으로 하는 신호 제어회로.
  4. 일정 주기를 갖는 제1클럭으로부터 이 제1클럭에 대해 위상이 180도 차이난 제2클럭 및 제1클럭과 동위상인 제3클럭을 발생하는 클럭 발생회로와,
    제4클럭을 발생하기 위해 제1시간동안 상기 제2클럭을 지연하는 제1지연회로,
    상기 제4클럭 및 상기 제3클럭이 공급되고, 제3클럭이 공급될 때까지 제4클럭이 공급되는 시간에 상당하는 지연을 측정하여, 제5클럭을 발생하기 위해 측정된 지연의 1/2에 상당하는 시간동안 제3클럭이 공급되는 시간으로부터 제3클럭을 지연하는 제1지연 측정/신호 지연회로 및,
    상기 제3클럭과 위상이 90도 차이난 제6클럭을 발생하기 위해 상기 제1시간의 1/2에 상당하는 제2시간동안 상기 제5클럭을 지연하는 제2지연회로를 구비하여 구성된 것을 특징으로 하는 클럭 제어회로.
  5. 제4항에 있어서, 상기 제1지연회로는 리시버로 구성되고, 상기 제2지연회로는 드라이버로 구성된 것을 특징으로 하는 클럭 제어회로.
  6. 제4항에 있어서, 제7클럭을 발생하기 위해 제1시간동안 상기 제3클럭을 지연하는 제3지연회로와,
    상기 제7클럭 및 상기 제6클럭이 공급되고, 제2클럭이 공급될 때까지 제7클럭이 공급되는 시간에 상당하는 지연을 측정하며, 제8클럭을 발생하기 위해 측정된 지연의 1/2에 상당하는 시간동안 제2클럭이 공급되는 시간으로부터 제2클럭을 지연하는 제2지연 측정/신호 지연회로 및,
    상기 제3클럭에 대해 위상이 270도 차이난 제9클럭을 발생하기 위해 제2시간동안 상기 제8클럭을 지연하는 제4지연회로를 더 구비하여 구성된 것을 특징으로 하는 클럭 제어회로.
  7. 제6항에 있어서, 상기 제3지연회로는 리시버로 구성되고, 상기 제4지연회로는 드라이버로 구성된 것을 특징으로 하는 클럭 제어회로.
  8. 제4항에 있어서, 상기 클럭 발생회로는;
    제10클럭을 발생하기 위해 상기 제1클럭을 지연하는 D1의 지연량을 갖는 제5지연회로와,
    제11클럭을 발생하기 위해 상기 제10클럭이 지연하는 2(D1+D2)의 지연량을 갖는 제6지연회로,
    상기 제11클럭 및 상기 제10클럭이 공급되고, 제10클럭이 공급될 때까지 제11클럭이 공급되는 시간에 상당하는 지연을 측정하며, 제12클럭을 발생하기 위해 측정된 지연에 상당하는 시간동안 제10클럭이 공급되는 시간으로부터 제10클럭 뿐만 아니라, 제13클럭을 발생하기 위해 측정된 지연의 1/2에 상당하는 시간동안 제10클럭이 공급되는 시간으로부터 제10클럭을 지연하는 제3지연 측정/신호 지연회로,
    상기 제3클럭을 발생하기 위해 상기 제12클럭을 지연하는 D1+2D2의 지연량을 갖는 제7지연회로 및,
    상기 제2클럭을 발생하기 위해 상기 제13클럭을 지연하는 D2의 지연량을 갖는 제8지연회로를 포함한 것을 특징으로 하는 클럭 제어회로.
  9. 제8항에 있어서, 상기 제5지연회로는 리시버로 구성되고, 상기 제7 및 제8지연회로는 드라이버로 구성된 것을 특징으로 하는 클럭 제어회로.
  10. 제4항에 있어서, 상기 제1지연 측정/신호 지연회로는;
    상기 제4클럭이 제1단에 제1신호 지연회로에 입력되고, 각 제1신호 지연회로가 일정 지연동안 전단으로부터의 출력을 지연하여 다음 단으로 전달하는 직렬로 연결된 제1신호 지연회로와,
    상기 제1신호 지연회로로부터의 출력을 수신하고, 상기 제3클럭이 공급될 때까지 상기 제4클럭이 공급되는 시간동안 상기 제4클럭이 전달되는 상기 제1신호 지연회로에 대응하고 제1상태로 각각 설정되는 상태유지회로 및,
    상기 상태유지회로의 유지상태를 수신하고 상기 제1신호 지연회로의 1/2정도 이고, 그들 각각이 상기 제1신호 지연회로의 동일한 지연을 가지며, 그들중 하나는 상기 상태유지회로로부터 상기 제1상태를 수신하고, 상기 제5클럭을 발생하기 위해 상기 제3클럭을 지연하는 직렬로 연결된 제2신호 지연회로를 포함한 것을 특징으로 하는 클럭 제어회로.
  11. 제6항에 있어서, 상기 제2지연 측정/신호 지연회로는;
    상기 제7클럭이 제1단에 제3신호 지연회로에 입력되고, 각 제3신호 지연회로가 일정 지연동안 전단으로부터의 출력을 지연하여 다음 단으로 전달하는 직렬로 연결된 제3신호 지연회로와,
    상기 제3신호 지연회로로부터의 출력을 수신하고, 상기 제2클럭이 공급될 때까지 상기 제7클럭이 공급되는 시간동안 상기 제7클럭이 전달되는 상기 제3신호 지연회로에 대응하고 제1상태로 각각 설정되는 상태유지회로 및,
    상기 상태유지회로의 유지상태를 수신하고 상기 제3신호 지연회로의 1/2정도 이고, 그들 각각이 상기 제3신호 지연회로의 동일한 지연을 가지며, 그들중 하나는 상기 상태유지회로로부터 상기 제1상태를 수신하고, 상기 제8클럭을 발생하기 위해 상기 제2클럭을 지연하는 직렬로 연결된 제4신호 지연회로를 포함하는 것을 특징으로 하는 클럭 제어회로.
  12. 제8항에 있어서, 상기 제3지연 측정/신호 지연회로는;
    상기 제11클럭이 제1단에 제5신호 지연회로에 입력되고, 각 제5신호 지연회로가 일정 지연동안 전단으로부터의 출력을 지연하여 다음 단으로 전달하는 직렬로 연결된 제5신호 지연회로와,
    상기 제5신호 지연회로로부터의 출력을 수신하고, 상기 제10클럭이 공급될 때까지 상기 제11클럭이 공급되는 시간동안 상기 제11클럭이 전달되는 상기 제5신호 지연회로에 대응하고 제1상태로 각각 설정되는 상태유지회로 및,
    상기 상태유지회로의 유지상태를 수신하고 상기 제5신호 지연회로의 1/2정도 이고, 그들 각각이 상기 제5신호 지연회로의 동일한 지연을 가지며, 그들중 하나는 상기 상태유지회로로부터 상기 제1상태를 수신하고, 상기 제12클럭을 발생하기 위해 상기 제10클럭을 지연하는 직렬로 연결된 제6신호 지연회로를 포함한 것을 특징으로 하는 클럭 제어회로.
  13. 일정 주기의 제1클럭에 대해 360도×[i]/2(n-1)(여기서, [i]=i(mod2(n-1))이며, i는 0을 포함한 정의 정수이고, n은 0을 제외한 정의 정수이다)만큼 위상이 차이난 제2클럭을 발생하기 위한 제1클럭 발생회로와,
    상기 제1클럭에 대해 360도×[i+1]/2(n-1)만큼 위상이 차이난 제3클럭을 발생하기 위한 제2클럭 발생회로,
    상기 제1클럭 발생회로에 의해 발생된 상기 제2클럭 및 상기 제2클럭 발생회로로부터 발생된 상기 제3클럭이 입력되고, 상기 제3클럭이 공급될 때까지 상기 제2클럭이 공급되는 1/2의 시간에 상당하는 지연을 측정하는 지연 측정회로 및,
    상기 제1클럭에 대해 360도×m/2n((m=2[i+1]+1), m은 0에서 2(n·1)-1의 범위의 홀수의 정수이다)만큼 위상이 차이난 제4클럭을 발생하기 위해 상기 제3클럭이 공급되는 시간으로부터 상기 측정된 지연에 상당하는 시간동안 상기 제3클럭을 지연하는 클럭 출력회로를 구비하여 구성된 것을 특징으로 하는 클럭 제어회로.
  14. 다수의 메모리셀을 갖춘 메모리 회로와,
    제1클럭이 입력되고, 이 제1클럭에 대해 각각 위상이 차이난 제2 및 제3클럭을 출력하는 클럭 제어회로 및,
    상기 메모리 회로로부터의 독출 데이터 뿐만 아니라, 그 데이터 독출에 있어서의 상기 제2 및 제3클럭을 수신하고, 상기 제2 및 제3클럭의 타이밍을 기초하여 데이터 출력주기를 설정하며, 그 출력주기 동안 상기 메모리 회로로부터 독출 데이터를 출력하는 출력회로를 구비하여 구성되고,
    상기 클럭 제어회로는;
    상기 제1클럭으로부터 상기 제1클럭에 대해 위상이 180도 차이난 제2클럭과 상기 제1클럭과 동위상인 제4클럭을 발생하는 클럭 발생회로와,
    제5클럭을 발생하기 위해 제1시간동안 상기 제2클럭을 지연하는 제1지연회로,
    상기 제5클럭 및 상기 제4클럭이 공급되고, 제4클럭이 공급될 때까지 제5클럭이 공급되는 시간에 상당하는 지연을 측정하며, 제6클럭을 발생하기 위해 측정된 지연의 1/2에 상당하는 시간동안 제4클럭이 공급되는 시간으로부터 제4클럭을 지연하는 제1지연 측정/신호 지연회로 및,
    상기 제4클럭에 대해 위상이 90도 차이난 상기 제3클럭을 발생하기 위해 상기 제1시간의 1/2에 상당하는 제2시간동안 상기 제6클럭을 지연하는 제2지연회로를 포함한 것을 특징으로 하는 반도체 기억장치.
  15. 제14항에 있어서, 상기 클럭 발생회로는;
    제7클럭을 발생하기 위해 상기 제1클럭을 지연하는 D1의 지연량을 갖는 제3지연회로와,
    제8클럭을 발생하기 위해 상기 제7클럭을 지연하는 2(D1+D2)의 지연량을 갖는 제4지연회로,
    상기 제8클럭 및 상기 제7클럭이 공급되고, 제7클럭이 공급될 때까지 제8클럭이 공급되는 시간에 상당하는 지연을 측정하며, 제9클럭을 발생하기 위해 측정된 지연에 상당하는 시간동안 제7클럭이 공급되는 시간으로부터 제7클럭 뿐만 아니라, 제10클럭을 발생하기 위해 측정된 지연의 1/2에 상당하는 시간동안 제7클럭이 공급되는 시간으로부터 제7클럭을 지연하는 제2지연 측정/신호 지연회로,
    상기 제4클럭을 발생하기 위해 상기 제9클럭을 지연하는 D1+2D2의 지연량을 갖는 제5지연회로 및,
    상기 제2클럭을 발생하기 위해 상기 제10클럭을 지연하는 D2의 지연량을 갖는 제6지연회로를 포함한 것을 특징으로 하는 반도체 기억장치.
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