JPH07326950A - タイミング信号のスキュー調整装置及びその方法 - Google Patents

Abstract

(57)【要約】 【目的】 高周波数のタイミング信号により動作する
高速デジタル回路において、タイミング信号供給経路の
遅延時間のばらつきを極小にするスキュー調整装置を提
供する。 【構成】 セレクタ５０の入力端子Ｉ１を選択する
と、入力バッファ回路４６−１及び４６−２と、出力バ
ッファ回路５１を含むループ回路が形成される。また入
力端子Ｉ２を選択すると、入力バッファ回路４６−１及
び出力バッファ回路５１を含むループ回路が形成され、
入力端子Ｉ３を選択すると、入力バッファ回路４６−
１、可変遅延時間発生回路（ＶＤＬ）４８、及び出力バ
ッファ回路５１を含むループ回路が形成される。リング
発振回路として形成された各ループ回路の発振周波数か
ら、それらの各信号遅延時間が得られる。入力バッファ
回路４６−１及び４６−２の特性を揃えておけば、各ル
ープ回路の信号遅延時間の相互演算により、入力バッフ
ァ回路４６−１とＶＤＬ４８を含み、フリップフロップ
（ＦＦ）４９に至るタイミング信号供給経路の遅延時間
が正確に求められる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデジタル回路で用いられ
るタイミング信号の遅延時間の調整装置に係り、特に高
速クロック信号のスキュー調整装置に関する。

【０００２】

【従来の技術】近年のデジタル回路の高速化には目覚ま
しいものがあり、ＣＭＯＳ（complementary metal oxid
e semiconductor ）のＶＬＳＩ（very large scale int
egration）を用いたデジタルシステムやコンピュータシ
ステムにおいても５０ＭＨｚを越える周波数のクロック
信号で動作するものが見られるようになっている。

【０００３】これらのデジタル回路においては、高速ク
ロック信号を基に各種のタイミング信号が生成され、ク
ロック信号と共に回路内の各部分に供給されることが多
い。従ってクロック信号の高速化に伴い、生成されるタ
イミング信号の周波数もますます高くなる傾向にある。

【０００４】一般にデジタルシステムやコンピュータシ
ステムでは、クロック等のタイミング信号を発生する回
路とそれらを使用して動作する各回路とがモジュール単
位で独立して設けられることが多く、クロック等のタイ
ミング信号の分配方法が重要な問題となる。特にタイミ
ング信号の供給を受ける各回路間で、供給されたタイミ
ング信号の同期が正確にとれていることが重要である。
それにはタイミング信号が生成されてから、同一位相の
タイミング信号を使用する複数の回路素子に到達するま
での時間を一致させる必要がある。しかしながら、回路
を構成する素子の特性には製造上のばらつきがあること
が多く、またモジュール内あるいはモジュール外の配線
材料の単位長さ当たりの静電容量のばらつきや配線長の
違い等の要因により、設計時においてはタイミング信号
の到達時間の正確な一致を保証することは困難である。

【０００５】そこで、回路の製造過程あるいは製造後に
おいて、生成されたタイミング信号が複数の回路素子に
到達するまでの時間のばらつき（スキュー）を小さく調
整するためのスキュー調整機構が設けられることが多
い。

【０００６】クロック信号の高周波数化に伴ってその周
期がますます短くなってきている近年においては、各種
タイミング信号が生成されてから各回路素子に到達する
までの間に介在する信号供給経路のスキュー調整はより
重要な課題となっている。なぜなら、比較的クロック周
期が長い場合には問題とならなかったタイミング信号の
極僅かな到達時間のばらつきも、クロック周期が短くな
ればなるほど無視できなくなるからである。到達時間の
ばらつきが無視できなくなると、それ以上クロック信号
の周波数を上げることが難しくなり、デジタル回路の高
性能化が困難になる。従って、クロック信号の周波数を
上げてデジタル回路の高性能化を図るには、各種タイミ
ング信号供給経路のスキューをより厳密に調整する機構
が必要となる。

【０００７】中でもクロック信号はシステム内の多くの
回路素子に入力される代表的なタイミング信号であるの
で、基本的には同一位相のクロック信号を使用する全て
の回路素子に対して、同時刻にクロック信号が到着する
ようにクロック供給系の回路や伝送路を設計する必要が
ある。このためクロック信号の供給経路について、従来
より設計段階で各種のスキュー調整用の回路が採用され
てきた。

【０００８】従来のクロック信号のスキュー調整に関す
る技術には、デジタル回路の通常の動作モードで必要な
クロック供給経路にクロック信号の帰還経路を付加し、
スキュー調整モードにおいてこの帰還経路を利用してク
ロック信号の遅延時間を調整する方法がある。

【０００９】このような従来のデジタルシステムにおけ
るスキュー調整回路を図１２に示す。図１２のデジタル
システムは、クロック発振回路１３を有するクロック分
配モジュール１１と、クロック分配モジュール１１から
クロック信号の供給を受ける回路モジュール１２−１、
１２−２、１２−３より構成される。回路モジュール１
２−１、１２−２、及び１２−３は、それぞれ１つのＬ
ＳＩ（large scale integration ）チップに相当する。

【００１０】回路モジュール１２−１は、クロック発振
回路１３で発生するクロック信号の入力を受けて動作す
るフリップフロップ（ＦＦ）２０−１、２０−２、２０
−３を有する。クロック発振回路１３からフリップフロ
ップ２０−１に至るクロック供給経路１４は、セレクタ
２３と、可変遅延時間発生回路（ＶＤＬ）１６−１、出
力バッファ回路１７−１、入力バッファ回路１８、バッ
ファ１９−１及び１９−２、及び出力バッファ回路１７
−１と入力バッファ回路１８間のモジュール間配線より
成っている。これに対してフリップフロップ２０−２に
至るクロック供給経路は、セレクタ２３と、ＶＤＬ１６
−１、出力バッファ回路１７−１、入力バッファ回路１
８、バッファ１９−１及び１９−３、及び出力バッファ
回路１７−１と入力バッファ回路１８間のモジュール間
配線より成り、フリップフロップ２０−３に至るクロッ
ク供給経路は、セレクタ２３と、ＶＤＬ１６−１、出力
バッファ回路１７−１、入力バッファ回路１８、バッフ
ァ１９−４及び１９−５、及び出力バッファ回路１７−
１の出力端子と入力バッファ回路１８の入力端子間のモ
ジュール間配線より成る。

【００１１】またクロック分配モジュール１１から回路
モジュール１２−２に対しては、セレクタ２３、ＶＤＬ
１６−２、及び出力バッファ回路１７−２を介してクロ
ック信号が出力され、回路モジュール１２−３に対して
は、セレクタ２３、ＶＤＬ１６−３、及び出力バッファ
回路１７−３を介してクロック信号が出力される。回路
モジュール１２−２及び１２−３もまたクロック発振回
路１３で発生するクロック信号を使用して動作する回路
を有する。

【００１２】帰還経路１５は、回路モジュール１２−１
のフリップフロップ２０−１のクロック入力端子に入力
されるクロック信号をクロック分配モジュール１１に帰
還させるために設けられた回路であり、出力バッファ回
路２１と入力バッファ回路２２、及び出力バッファ回路
２１の出力端子と入力バッファ回路２２の入力端子間の
モジュール間配線より成る。回路モジュール１２−２及
び１２−３についても、回路モジュール１２−１と同様
の出力バッファ回路を付加してクロック分配モジュール
１１への帰還経路（不図示）が設けられる。これらの帰
還経路からの各信号と、クロック発振回路１３からのク
ロック信号とがセレクタ２３によって切り換えられる。

【００１３】次に図１２のデジタルシステムの動作につ
いて説明する。通常動作モードにおいては、不図示の制
御信号によりセレクタ２３の入力端子ｂが選択されてそ
の出力側に接続される。この結果、クロック発振回路１
３で発生したクロック信号は、ＶＤＬ１６−１、１６−
２、１６−３、及び出力バッファ回路１７−１、１７−
２、１７−３を介して、回路モジュール１２−１、１２
−２、１２−３に出力される。

【００１４】回路モジュール１２−１では入力されたク
ロック信号が、入力バッファ回路１８、バッファ１９−
１及び１９−２を介してフリップフロップ２０−１のク
ロック入力端子に供給される。またフリップフロップ２
０−２のクロック入力端子には入力バッファ回路１８、
バッファ１９−１及び１９−３を介して、フリップフロ
ップ２０−３のクロック入力端子には入力バッファ回路
１８、バッファ１９−４及び１９−５を介して、クロッ
ク信号がそれぞれ供給される。フリップフロップ２０−
１、２０−２、２０−３は供給されたクロック信号を基
準にして、それぞれの動作を行う。回路モジュール１２
−２及び１２−３の動作についても同様である。

【００１５】クロック信号の遅延時間の調整を行うスキ
ュー調整モードにおいては、まず上記制御信号によりセ
レクタ２３の入力端子ａが選択されてその出力側に接続
される。従って、クロック発振回路１３からのクロック
信号はＶＤＬ１６−１に入力されず、代わりに入力バッ
ファ回路２２の出力端子がＶＤＬ１６−１の入力端子に
接続される。この結果、帰還経路１５はクロック供給経
路１４と共に閉ループ状の回路（リング発振回路）を形
成し、形成されたループ上の信号遅延時間に対応した周
波数のパルスを発生する。このパルスの周波数を、回路
モジュール１２−１に関するクロック信号の遅延時間の
パラメータとして扱うことができる。

【００１６】スキュー調整モードにおいては、回路モジ
ュール１２−２及び１２−３についても、各々の帰還経
路をクロック供給経路に接続することによりリング発振
回路を形成し、その発振周波数を得ることができる。こ
のときには、上記モード選択信号によりセレクタ２３の
他の入力端子（不図示）を選択してその出力側に接続す
る。各回路モジュールについて得られたリング発振回路
の発振周波数が一致するように、それぞれのクロック供
給経路に設けられたＶＤＬにおける遅延時間を調整すれ
ば、３個の回路モジュール１２−１、１２−２、１２−
３に対して、クロック信号のスキューを揃えることがで
きる。

【００１７】図１２のスキュー調整回路は、クロック供
給経路の構成素子及び配線材料の特性のばらつき等の要
因によるクロック信号の遅延時間のばらつきを、クロッ
ク供給経路と帰還経路とから成るリング発振回路の測定
周波数を基に、ＶＤＬで補正するものである。

【００１８】

【発明が解決しようとする課題】しかしながら上述のよ
うな従来のスキュー調整方法では、通常動作モードにお
いてクロック信号の伝送路として使用されない帰還経路
の遅延時間が、ＶＤＬによる調整対象に含まれてしまう
という問題を抱えている。すなわち、図１２のスキュー
調整回路においてリング発振回路を構成するために必要
な、帰還経路１５の配線と、この配線部分を駆動する出
力バッファ回路２１、及びクロック分配モジュールの入
力バッファである入力バッファ回路２２にも信号遅延が
存在し、これらによる遅延時間とクロック供給経路１４
の遅延時間の総和に対応する発振周波数が各回路モジュ
ール間で一致するように、ＶＤＬ１６−１、１６−２、
１６−３を調整している。

【００１９】帰還経路１５の配線、すなわち、出力バッ
ファ回路２１の出力端子と入力バッファ回路２２の入力
端子間の配線の遅延時間については、その配線長を回路
モジュール間で揃えることによりばらつきをかなり小さ
くすることができる。しかし、出力バッファ回路２１及
び入力バッファ回路２２は半導体素子で構成されている
ため、その特性の差異による回路モジュール毎の遅延時
間のばらつきは比較的大きくなる。特に出力バッファ回
路２１については配線を駆動するために駆動能力の高い
バッファが用いられるので、個々の素子の半導体特性の
ばらつきはかなり大きなものになる。従って従来のスキ
ュー調整方法では、各回路モジュール毎に帰還経路の遅
延時間にばらつきがあるので、これがリング発振回路の
発振周波数に影響を与え、この発振周波数を各回路モジ
ュール間で揃えても、調整後の各回路モジュール毎のク
ロック供給経路の遅延時間は、厳密には等しくならな
い。

【００２０】クロック周波数が５０ＭＨｚを越える今日
のデジタル回路においては、上述の帰還経路に起因する
信号遅延時間が、クロックの周期に比べて無視できない
レベルになることが多く、従来のスキュー調整方法では
クロック供給経路の遅延時間を複数の回路モジュール間
で一致させることはできない。さらに将来、より高い周
波数のクロック信号で動作するデジタル回路が登場する
と、クロック信号及び生成される各種タイミング信号の
供給経路の遅延時間のスキューを厳密に調整することが
重要な課題となる。

【００２１】本発明は、デジタル回路における上記のよ
うな問題を解決し、３００ＭＨｚ程度の高い周波数を有
するタイミング信号の遅延時間を、厳密に調整するスキ
ュー調整装置を提供することを目的とする。

【００２２】

【課題を解決するための手段】本発明の一構成例を図１
に示す。本発明は、タイミング信号をフリップフロップ
等のデジタル回路に供給するタイミング信号供給経路３
１を有するデジタルシステムにおける、信号遅延時間の
スキュー調整装置である。

【００２３】図１のスキュー調整装置は、タイミング信
号供給経路３１上に設けられた遅延時間調整手段３５及
び第１の遅延手段３４と、タイミング信号供給経路３１
に接続された第１の帰還経路３２と、第１の帰還経路３
２上に設けられた第２の遅延手段３６と、選択手段３８
とを有することを特徴とする。

【００２４】選択手段３８は、第１及び第２の遅延手段
３４及び３６と遅延時間調整手段３５とを含む第１のル
ープ回路と、第１及び第２の遅延手段３４及び３６を含
み、遅延時間調整手段３５を含まない第２のループ回路
のうち、いずれかを選択的に形成する。

【００２５】図１のスキュー調整装置は、さらにタイミ
ング信号供給経路に接続された第２の帰還経路３３と、
第２の帰還経路３３上に設けられた、第１の遅延手段３
４と同等の遅延時間を持つ第３の遅延手段３７とを有
し、選択手段３８は、第１、第２、及び第３の遅延手段
３４、３６及び３７を含み、遅延時間調整手段３５を含
まない第３のループ回路を選択的に形成することもでき
る。

【００２６】遅延時間調整手段３５は、例えばＶＤＬで
あり、第１、第２、第３の遅延手段３４、３６、３７
は、例えばＬＳＩ内の入力バッファ回路や出力バッファ
回路等のバッファ回路である。また選択手段３８は、例
えばセレクタ回路やスイッチング回路である。

【００２７】本発明を用いたデジタルシステムにおいて
は、図１のスキュー調整装置を各タイミング信号供給経
路３１毎に備えておく。

【００２８】

【作用】選択手段３８が上記第１のループ回路を形成す
ることによりリング発振回路を形成し、その発振周波数
から、第１及び第２の遅延手段３４及び３６と、遅延時
間調整手段３５と、選択手段３８の遅延時間の和を含ん
だ第１のループ回路の遅延時間が得られる。

【００２９】また上記第２のループ回路の発振周波数か
ら、第１及び第２の遅延手段３４及び３６と、選択手段
３８の遅延時間の和を含んだ第２のループ回路の遅延時
間が得られる。

【００３０】第１のループ回路の遅延時間から第２のル
ープ回路の遅延時間を差し引けば、タイミング信号供給
経路３１から第１の遅延手段３４を除いた部分の遅延時
間を求めることができる。この操作を各タイミング信号
供給経路３１毎に行い、それぞれのタイミング信号供給
経路３１の遅延時間調整手段３５を調整すれば、第１の
遅延手段３４の遅延時間のばらつきが小さい時には、各
タイミング信号供給経路３１の遅延時間を揃えることが
できる。

【００３１】さらに選択手段３８が上記第３のループ回
路を形成すれば、その発振周波数から、第１、第２、及
び第３の遅延手段３４、３６、及び３７と、選択手段３
８の遅延時間の和を含んだ第３のループ回路の遅延時間
が得られる。

【００３２】第３のループ回路の遅延時間から第２のル
ープ回路の遅延時間を差し引けば、第３の遅延手段３７
の遅延時間が得られる。この第３の遅延手段３７の遅延
時間は、第１の遅延手段３４の遅延時間と同等であるの
で、第１の遅延手段３４の遅延時間が得られたことにな
る。

【００３３】上で得られたタイミング信号供給経路３１
から第１の遅延手段３４を除いた部分の遅延時間に、第
１の遅延手段３４の遅延時間を加えることにより、タイ
ミング信号供給経路３１の遅延時間が求められる。こう
して、第１のループ回路の遅延時間から第１の帰還経路
の遅延時間が除かれる。

【００３４】この操作を各タイミング信号供給経路３１
毎に行い、それぞれのタイミング信号供給経路３１の遅
延時間調整手段３５を調整すれば、各タイミング信号供
給経路３１の遅延時間のばらつきを厳密に調整すること
ができる。

【００３５】

【実施例】本発明の実施例として、１５０〜３００ＭＨ
ｚの高周波数のクロック信号により動作するデジタルシ
ステムを対象とした、クロック供給経路の遅延時間を調
整するスキュー調整装置について説明する。しかしなが
ら、本発明の適用対象はクロック信号のスキュー調整に
限られるものではなく、デジタル回路で用いられる他の
タイミング信号についても同様にしてスキュー調整を行
うことができる。またクロック信号若しくは他のタイミ
ング信号の周波数は１５０〜３００ＭＨｚに限られるこ
とはなく、１５０ＭＨｚ以下あるいは３００ＭＨｚ以上
の周波数についても同様に調整可能である。以下、図面
を参照しながら説明する。

【００３６】図２は本発明の第１の実施例のスキュー調
整装置を用いたデジタルシステムの構成図である。図２
のデジタルシステムは、クロック供給回路４１と複数の
クロック受給回路、及びクロック供給回路４１と各クロ
ック受給回路の回路間配線よりなる。尚、図２では上記
複数のクロック受給回路のうちの１つと、複数の回路間
配線のうちの１つが、それぞれクロック受給回路４２
と、回路間配線４５として示されている。クロック供給
回路４１及び各クロック受給回路は、それぞれ１つのＬ
ＳＩ（large scale integration ）チップに相当する。

【００３７】クロック供給回路４１は、クロック信号を
発生するクロック発振回路４３を有し、発生したクロッ
ク信号を出力バッファ回路４４を介して回路間配線４５
に出力する。

【００３８】またクロック受給回路４２は、クロック供
給回路４１から供給されるクロック信号の入力を受けて
動作するフリップフロップ（ＦＦ）４９を有する。通常
動作モードにおいては、回路間配線４５を介して入力す
るクロック信号が、入力バッファ回路４６−１、バッフ
ァ４７−１、４７−２、４７−３、４７−４、及び可変
遅延時間発生回路（ＶＤＬ）４８より成るクロック供給
系を介してフリップフロップ４９のクロック入力端子に
入力される。フリップフロップ４９は、さらにクロック
受給回路４２内の他の回路（不図示）に接続されてい
る。

【００３９】クロック受給回路４２はさらに、３入力１
出力のセレクタ５０を有する。セレクタ５０の出力は出
力バッファ回路５１を介してテスト端子ＴＰ１に接続さ
れ、テスト端子ＴＰ１と入力バッファ回路４６−１の入
力端子は、クロック受給回路４２のすぐ外側で外部配線
５２により接続されている。

【００４０】セレクタ５０の入力端子Ｉ２は入力バッフ
ァ回路４６−１の出力側に接続され、入力端子Ｉ３はフ
リップフロップ４９のクロック入力端子付近に接続され
ている。入力バッファ回路４６−１とセレクタ５０の入
力端子Ｉ１の間には入力バッファ回路４６−１と同等の
特性を有する入力バッファ回路４６−２が接続される。
入力バッファ回路４６−１と入力バッファ回路４６−２
は、共に出力側の駆動すべき負荷が小さいため、トラン
ジスタサイズの小さいものを用いることができる。この
ため、静電容量を駆動するトランジスタ特性のばらつき
も小さく、入力バッファ回路４６−１と入力バッファ回
路４６−２として、特性が同等のものを選ぶことは容易
である。この場合、入力バッファ回路４６−１と入力バ
ッファ回路４６−２の信号遅延時間はほとんど等しくな
る。

【００４１】ＶＤＬ４８は、デジタルコードを入力する
ことにより、その入出力端子間に発生する信号遅延時間
を変化させることができるプログラマブル遅延回路であ
る。図３にＶＤＬ４８の一例を示す。

【００４２】図３のＶＤＬは直列接続された６個のイン
バータ５３−１〜５３−６、及びＶＤＬの入力と、イン
バータ５３−２、５３−４、５３−６の各出力とを入力
信号として持つマルチプレクサ５４とから成る。マルチ
プレクサ５４に入力される２ビットの制御信号により、
入力ポートＭ１、Ｍ２、Ｍ３、Ｍ４からの４つの入力信
号のうちの１つが選択されて、ＶＤＬの出力信号として
出力される。各インバータは一定の信号遅延時間を持っ
ているのでマルチプレクサ５４のどの入力ポートを選ぶ
かによって、ＶＤＬの入出力端子間に発生する信号遅延
時間が異なる。例えば入力ポートＭ４を選択した場合に
発生する遅延時間は、マルチプレクサ５４による遅延時
間のみであり、入力ポートＭ３を選択した場合に発生す
る遅延時間は、インバータ５３−１、５３−２、及びマ
ルチプレクサ５４による各遅延時間の和に相当する。

【００４３】図２のＶＤＬ４８の構成は、必ずしも図３
に示すものに限られることはなく、信号の入出力端子間
に発生する遅延時間を変化させることができれば、他の
構成でもよい。例えば信号線とＧＮＤレベルの間に、そ
れぞれ静電容量の異なるキャパシタを複数設けておき、
ＦＥＴスイッチ等によりそれらのキャパシタのうちの１
つを選択して信号線に接続することにより、遅延時間を
可変にする構成も考えられる。

【００４４】出力バッファ回路４４及び５１は、共に３
ステート出力の反転型のバッファ回路であり、出力端子
を駆動しない高インピーダンス状態と、入力信号を反転
して出力する低インピーダンス状態の２つの出力状態を
持つ。出力状態の設定は不図示のモード切り換え信号に
より行われる。

【００４５】不図示の他のクロック受給回路の構成につ
いても、クロック受給回路４２と同様である。次に図２
のデジタルシステムの動作及び操作を説明する。

【００４６】クロック信号をフリップフロップ４９等に
供給する通常動作モードにおいては、まず上記モード切
り換え信号により、出力バッファ回路４４を低インピー
ダンス状態に、出力バッファ回路５１を高インピーダン
ス状態にそれぞれ設定する。これによりクロック発振回
路４３からのクロック信号が、出力バッファ回路４４と
回路間配線４５を介して入力バッファ回路４６−１に入
力される。一方出力バッファ回路５１は高インピーダン
ス状態にあるので、入力バッファ回路４６−１の入力端
子を駆動しない。

【００４７】入力バッファ回路４６−１に入力されたク
ロック信号は、ＶＤＬ４８等を経てフリップフロップ４
９に供給され、フリップフロップ４９を作動させる。こ
のとき、出力バッファ回路４４、回路間配線４５、入力
バッファ回路４６−１、ＶＤＬ４８、及びバッファ４７
−１、４７−２、４７−３、４７−４から成る回路は、
フリップフロップ４９に対するクロック供給経路を形成
している。通常動作モードにおいては、セレクタ５０の
入力としていずれの入力端子が選択されていても、出力
バッファ回路５１が高インピーダンス状態にあるので、
クロック信号はフリップフロップ４９に問題なく供給さ
れる。

【００４８】次にクロック供給経路のスキュー調整を行
うスキュー調整モードにおける操作を図４のフローチャ
ートを参照しながら説明する。スキュー調整を行うため
に、まず上記モード切り換え信号により、出力バッファ
回路４４を高インピーダンス状態に、出力バッファ回路
５１を低インピーダンス状態にそれぞれ設定する（ステ
ップＳ１）。これにより、出力バッファ回路４４は入力
バッファ回路４６−１を駆動しなくなり、代わりに出力
バッファ回路５１が入力バッファ回路４６−１の入力端
子を駆動する。

【００４９】次に不図示の選択信号によりセレクタ５０
の入力端子Ｉ１を選択し、入力バッファ回路４６−１及
び４６−２、セレクタ５０、出力バッファ回路５１、及
び外部配線５２より成る閉ループ状の回路を形成する。
この閉ループ状の回路は１つのリング発振回路を構成
し、閉ループ１周分の信号遅延時間Ｔ１の２倍の周期を
持つパルスを発生する。そこで、テスト端子ＴＰ１にカ
ウンタを接続し、発生したパルスの周波数を測定し、得
られた周波数の逆数を求めてこれを２で除算して遅延時
間Ｔ１とする（ステップＳ２）。あるいはカウンタによ
り発生したパルスの周期を直接測定して、遅延時間Ｔ１
を求めてもよい。遅延時間Ｔ１は、入力バッファ回路４
６−１及び４６−２、セレクタ５０、出力バッファ回路
５１、及び外部配線５２より成る回路の遅延時間に相当
する。

【００５０】続いて上記選択信号によりセレクタ５０の
入力端子Ｉ２を選択し、入力バッファ回路４６−１、セ
レクタ５０、出力バッファ回路５１、及び外部配線５２
より成るリング発振回路を形成する。そして、ステップ
Ｓ２と同様の手法により、入力バッファ回路４６−１、
セレクタ５０、出力バッファ回路５１、及び外部配線５
２より成る回路の遅延時間Ｔ２を求める（ステップＳ
３）。

【００５１】さらに上記選択信号によりセレクタ５０の
入力端子Ｉ３を選択し、入力バッファ回路４６−１、Ｖ
ＤＬ４８、バッファ４７−１〜４７−４、セレクタ５
０、出力バッファ回路５１、及び外部配線５２より成る
リング発振回路を形成する。そして、ステップＳ２と同
様の手法により、形成されたリング発振回路１周分の遅
延時間Ｔ３を求める（ステップＳ４）。

【００５２】次にステップＳ２で得られた遅延時間Ｔ１
からステップＳ３で得られた遅延時間Ｔ２を減じて、入
力バッファ回路４６−２の遅延時間Ｔｉを求める（ステ
ップＳ５）。前述したように、入力バッファ回路４６−
１と入力バッファ回路４６−２の遅延時間はほぼ同じで
あるとみなせるので、得られた遅延時間Ｔｉは入力バッ
ファ回路４６−１の遅延時間であるともいえる。

【００５３】そこで次に、遅延時間Ｔ２からステップＳ
５で得られた遅延時間Ｔｉを減じて、セレクタ５０、出
力バッファ回路５１、及び外部配線５２から成る帰還経
路の遅延時間Ｔｐを求める（ステップＳ６）。

【００５４】続いて、ステップＳ４で得られた遅延時間
Ｔ３からステップＳ６で得られた帰還経路の遅延時間Ｔ
ｐを減じて、入力バッファ回路４６−１、ＶＤＬ４８、
及びバッファ４７−１〜４７−４より成るクロック供給
系の遅延時間Ｔｃを求める（ステップＳ７）。

【００５５】スキュー調整モードにおいては、不図示の
他の全てのクロック受給回路についても図４の操作を行
い、それぞれのクロック受給回路内のクロック供給系の
遅延時間を求める。そしてステップＳ７で得られた遅延
時間Ｔｃが、他のクロック受給回路のクロック供給系の
遅延時間と一致するように、ＶＤＬ４８の遅延時間を調
節する。このようなスキュー調整を行えば、クロック発
振回路４３からフリップフロップ４９のクロック入力端
子に至るクロック供給経路全体の遅延時間のうち、クロ
ック受給回路４２内の供給経路に関する遅延時間を、各
クロック受給回路間で厳密に一致させることができる。

【００５６】スキュー調整を行う前の初期状態において
は、各クロック受給回路のＶＤＬの遅延時間は、後で増
減が可能なように可変範囲の中央付近の値に設定してお
く。そして、図４の操作により得られた全てのクロック
受給回路のクロック供給系の遅延時間の平均値、あるい
は平均値に最も近いクロック受給回路の遅延時間を基準
にして、各ＶＤＬを調整する。このようにすれば、各Ｖ
ＤＬの遅延時間の調節量を最小限にすることができる。
例えば図３のＶＤＬの場合、スキュー調整前において
は、制御信号によりマルチプレクサ５４の入力端子Ｍ２
またはＭ３を選択しておく。そしてスキュー調整時に、
必要に応じてその他の入力端子を選択し、ＶＤＬの遅延
時間を変更する。

【００５７】ＶＤＬを除くクロック供給系の遅延時間が
５nsec程度の場合、初期状態のＶＤＬの遅延時間は５ns
ec程度に設定すれば十分である。この場合、スキュー調
整の際に調整量が５nsecを越える可能性はあまりないか
らである。勿論、ＶＤＬの遅延時間は他の値に設定して
おいても構わない。

【００５８】クロック供給回路４１のＬＳＩとクロック
受給回路４２のＬＳＩのチップ間配線に相当する回路間
配線４５の遅延時間については、電気長、すなわち、有
限の長さの配線を伝わる信号の到達時間として別途算出
することができる。回路間配線４５に単位長さ当たりの
静電容量が均一な配線材料を用いた場合、その配線長と
既知の単位長さ当たりの信号遅延時間の積が回路間配線
４５の電気長となる。

【００５９】あるいはまた、回路間配線４５の遅延時間
を公知のＴＤＲ（time domain reflectometer ）の手法
により求めてもよい。ＴＤＲとは、信号線の片方の端末
から適当なパルス信号を入力し、もう片方の端末で反射
して戻ってくる反射波を、高速オシロスコープにより観
測する測定装置をいう。パルス信号の入力点に接続した
オシロスコープの時間軸レンジを適当に設定し、入力パ
ルス信号と反射波の時間差を計測すれば、測定対象の信
号線の遅延時間は計測した時間差の半分として算出でき
る。

【００６０】このようにして求めた回路間配線４５の遅
延時間とクロック受給回路４２内の遅延時間Ｔｃの和が
各クロック受給回路間で一致するように、ＶＤＬ４８の
遅延時間を調整すれば、より正確にスキュー調整を行う
ことができる。このとき、他のクロック受給回路内のＶ
ＤＬも必要に応じて調整する。

【００６１】回路間配線は半導体素子を含まないため、
その特性は温度変化や電源電圧変動の影響を受けにく
い。従ってその遅延時間は変化しにくく、１度求めてお
けば十分であることが多い。これに対してクロック受給
回路内の各回路素子は周囲の温度変化を受けてそのトラ
ンジスタ特性も変化する。従って必要に応じて図４の操
作を全てのクロック受給回路について繰り返して、改め
てクロック受給回路内の遅延時間を求め、常にクロック
信号のスキューを小さく保つよう調整することが重要で
ある。また故障した回路部品を別の部品と交換したとき
も、再度スキュー調整を行う必要がある。さらに非常に
センシティブな部品を用いた場合等、一定時間通常動作
させた後に、スキュー調整が必要な場合もある。

【００６２】第１の実施例では、スキュー調整モードに
おいて、出力バッファ回路５１の出力側に設けたテスト
端子ＴＰ１にカウンタを接続してリング発振回路の発振
周波数を測定するものとしたが、原理的にはリング発振
回路を形成するループ上の任意の点でこれを測定しても
構わない。ただし、クロック受給回路４２はＬＳＩチッ
プであるので、外部からカウンタを接続する場合は、テ
スト端子ＴＰ１やクロック受給回路４２へのクロック信
号入力端子を利用するのが便利である。

【００６３】これに対して、発振パルスの周波数を計測
するためのカウンタ回路をクロック受給回路内の適当な
位置に組み込んでおく方法もある。この場合、スキュー
調整モードにおいては、例えばリング発振回路のパルス
発振周期に比べて十分長い時間ＨＩＧＨレベルを保つ計
測用のパルスがカウンタ回路に入力され、カウンタ回路
は、計測用パルスがＨＩＧＨの間に通過する発振パルス
数をカウントする。計測用パルスの時間間隔を得られた
発振パルス数で割れば、発振パルスの周期、すなわち、
リング発振回路の遅延時間の２倍の値が求められる。

【００６４】図５は本発明の第２の実施例のスキュー調
整装置を用いたクロック受給回路の構成図である。図５
のクロック受給回路６０において、図２と同じ符号の回
路等は図２と同じ回路等を表す。

【００６５】図２の第１の実施例では、入力バッファ回
路４６−１と入力バッファ回路４６−２の特性の差異は
極めて小さいが、両入力バッファ回路が駆動する出力側
の負荷が異なるため、遅延時間測定時のそれぞれの遅延
時間は厳密には一致しない。そこで図５のスキュー調整
装置では、スキュー調整モードにおける入力バッファ回
路４６−１と入力バッファ回路４６−２の各遅延時間を
厳密に一致させるために、入力バッファ回路４６−１が
駆動する負荷と同等の負荷が入力バッファ回路４６−２
の出力側に接続されている。

【００６６】入力バッファ回路４６−２の出力端子に
は、入力バッファ回路４６−１の出力端子に接続されて
いるセレクタ６１と同種の部品であるセレクタ６２が接
続され、セレクタ６２の出力端子には、バッファ４７−
１と同種のバッファ６３及び入力バッファ回路４６−２
と同種の入力バッファ回路６４が接続されている。セレ
クタ５０はセレクタ６１の出力端子とセレクタ６２の出
力端子の両方に接続されている。

【００６７】セレクタ６１は入力バッファ回路４６−３
の出力と入力バッファ回路４６−１の出力とを切り換え
るために設けられている。セレクタ６１は不図示のモー
ド切り換え信号により制御され、通常動作モードにおい
ては入力端子Ｉ４を選択して不図示のクロック供給回路
から与えられるクロック信号をバッファ４７−１に出力
し、スキュー調整モードにおいては入力端子Ｉ５を選択
してリング発振回路を形成する。従って第２の実施例で
は、通常動作モードにおいて、必ずしも出力バッファ回
路６５を高インピーダンス状態に設定する必要はなく、
出力バッファ回路６５は３ステート型の回路でなくても
よい。

【００６８】このように、入力バッファ回路４６−１と
入力バッファ回路４６−２が駆動する負荷容量を同等に
設定すれば、セレクタ５０の入力端子Ｉ１を選択したと
きに得られる閉ループ回路の遅延時間のうち、入力バッ
ファ回路４６−１の遅延時間と入力バッファ回路４６−
２の遅延時間を厳密に合わせることができる。従って図
４のステップＳ５、Ｓ６、Ｓ７の演算により得られるク
ロック供給系の遅延時間がより正確なものとなり、スキ
ュー調整を厳密に行うことができる。

【００６９】図６は本発明の第３の実施例のスキュー調
整装置を用いたクロック受給回路の構成図である。図６
のクロック受給回路７０は、図５のクロック受給回路６
０に、さらにダミー負荷回路７１及び７２を付加したも
のである。クロック受給回路７０において、図５と同じ
符号の回路等は図５と同じ回路等を表す。

【００７０】ダミー負荷回路７１は、バッファ４７−１
の出力側の負荷、すなわち、ＶＤＬ４８、バッファ４７
−２、４７−３、４７−４、及びフリップフロップ４９
から成る回路と同等の負荷容量を持つ。またダミー負荷
回路７２は、入力バッファ回路４６−２の出力側の負
荷、すなわち、セレクタ６２、バッファ６３、ダミー負
荷回路７１、セレクタ５０、入力バッファ回路６４等か
ら成る回路と同等の負荷容量を持つ。

【００７１】このように入力バッファ回路４６−２が駆
動する負荷を、入力バッファ回路４６−１が駆動する負
荷により近づけることにより、第２の実施例よりもさら
に厳密なスキュー調整を行うことができる。

【００７２】以上、本発明の第１から第３の実施例にお
いては、クロック信号のスキューを調整するためのＶＤ
Ｌをクロック受給回路内に設けたが、これをクロック供
給回路内に設けることも可能である。ＶＤＬをクロック
供給回路内に設けた実施例について以下に説明する。

【００７３】図７は本発明の第４の実施例のスキュー調
整装置を用いたデジタルシステムの構成図である。図７
のデジタルシステムは、クロック供給回路８１及びクロ
ック受給回路８２−１、８２−２、８２−３、８２−４
より成り、図２と同じ符号の回路等は図２と同じ回路等
を表す。クロック供給回路８１及びクロック受給回路８
２−１、８２−２、８２−３、８２−４は、それぞれ１
つのＬＳＩチップに相当する。

【００７４】図７のクロック受給回路８２−１は、ＶＤ
Ｌを持たない点を除いて図２のクロック受給回路４２と
同じ構成であり、セレクタ５０、入力バッファ回路４６
−２等の遅延時間測定用の回路を備える。また他のクロ
ック受給回路８２−２、８２−３、８２−４も、クロッ
ク受給回路８２−１と同様に、遅延時間測定用の回路を
備える。

【００７５】クロック供給回路８１は、図２のクロック
供給回路４１と異なり、セレクタ８３、ＶＤＬ８４、セ
レクタ８５、出力バッファ回路４４、入力バッファ回路
８６−１及び８６−２から成る遅延調整回路を備える。
遅延調整回路８７−２、８７−３、８７−４もこれと同
様の構成を持つ。出力バッファ回路４４は、クロック発
振回路４３の発生するクロック信号を、回路間配線４５
を介してクロック受給回路８２−１に供給する。遅延調
整回路８７−２、８７−３、８７−４は、該クロック信
号をそれぞれクロック受給回路８２−２、８２−３、８
２−４に供給する。

【００７６】出力バッファ回路４４及び５１は、第１の
実施例と同様に、３ステート出力の反転型のバッファ回
路であり、不図示の出力状態設定信号により出力状態が
設定される。

【００７７】通常動作モードにおいては、上記出力状態
設定信号により、出力バッファ回路４４を低インピーダ
ンス状態に、また出力バッファ回路５１を高インピーダ
ンス状態に設定する。さらに、不図示の選択信号により
セレクタ８３の入力端子Ｉ８とセレクタ８５の入力端子
Ｉ１１とを選択する。このとき、クロック信号は、セレ
クタ８３、ＶＤＬ８４、セレクタ８５、出力バッファ回
路４４、回路間配線４５、入力バッファ回路４６−１、
及びバッファ４７−１、４７−２、４７−３、４７−４
から成るクロック供給経路を経て、フリップフロップ４
９のクロック入力端子に供給される。

【００７８】遅延調整回路８７−２、８７−３、８７−
４及びクロック受給回路８２−２、８２−３、８２−４
もまた、上記出力状態設定信号及び選択信号により同様
にして通常動作モードに設定され、それぞれクロック受
給回路８２−２、８２−３、８２−４内のクロック信号
を必要とする回路（不図示）に、該クロック信号を供給
する。

【００７９】次に、第４の実施例のスキュー調整モード
について、図８及び図９を参照しながら説明する。図８
は第４の実施例のスキュー調整装置による、遅延時間測
定操作のフローチャートである。

【００８０】スキュー調整モードにおいては、まず上記
出力状態設定信号により、出力バッファ回路４４を高イ
ンピーダンス状態に、また出力バッファ回路５１を低イ
ンピーダンス状態に設定し（ステップＳ１１）、図４の
操作と同様にしてクロック受給回路８２−１内の各閉ル
ープ回路の信号遅延時間を測定する。このとき、リング
発振回路の発振周波数は、出力バッファ回路５１の出力
端子付近あるいは入力バッファ回路４６−１の入力端子
付近あるいはクロック供給回路８１の出力バッファ回路
４４の出力端子付近、あるいはクロック受給回路８２−
１内等に設けたカウンタにより計測する。

【００８１】最初に上記選択信号によりセレクタ５０の
入力端子Ｉ１を選択し、入力バッファ回路４６−１及び
４６−２、セレクタ５０、及び出力バッファ回路５１よ
り成るループ回路の遅延時間Ｔ４を求める（ステップＳ
１２）。

【００８２】次に上記選択信号によりセレクタ５０の入
力端子Ｉ２を選択し、入力バッファ回路４６−１、セレ
クタ５０、及び出力バッファ回路５１より成るループ回
路の遅延時間Ｔ５を求める（ステップＳ１３）。

【００８３】次に上記選択信号によりセレクタ５０の入
力端子Ｉ３を選択し、入力バッファ回路４６−１、バッ
ファ４７−１〜４７−４、セレクタ５０、及び出力バッ
ファ回路５１より成るループ回路の遅延時間Ｔ６を求め
る（ステップＳ１４）。

【００８４】続いてクロック供給回路８１内の各閉ルー
プ回路の遅延時間を測定するために、上記出力状態設定
信号により、出力バッファ回路４４を低インピーダンス
状態に、また出力バッファ回路５１を高インピーダンス
状態に設定する（ステップＳ１５）。クロック供給回路
８１内のリング発振回路の発振周波数は、出力バッファ
回路４４の出力端子付近あるいは入力バッファ回路８６
−１の入力端子付近、あるいはクロック受給回路８２−
１の入力バッファ回路４６−１の入力端子付近、あるい
はクロック供給回路８１内等に設けたカウンタにより計
測する。

【００８５】まず上記選択信号によりセレクタ８５の入
力端子Ｉ１２を選択し、セレクタ８５、出力バッファ回
路４４、及び入力バッファ回路８６−１より成るループ
回路の遅延時間Ｔ７を求める（ステップＳ１６）。

【００８６】次に上記選択信号によりセレクタ８５の入
力端子Ｉ１１及びセレクタ８３の入力端子Ｉ１０を選択
し、セレクタ８３、ＶＤＬ８４、セレクタ８５、出力バ
ッファ回路４４、及び入力バッファ回路８６−１より成
るループ回路の遅延時間Ｔ８を求める（ステップＳ１
７）。

【００８７】次に上記選択信号によりセレクタ８５の入
力端子Ｉ１１及びセレクタ８３の入力端子Ｉ９を選択
し、セレクタ８３、ＶＤＬ８４、セレクタ８５、出力バ
ッファ回路４４、入力バッファ回路８６−１及び８６−
２より成るループ回路の遅延時間Ｔ９を求める（ステッ
プＳ１８）。

【００８８】そして上記各ステップで求めた遅延時間Ｔ
４〜Ｔ９を用いて、フリップフロップ４９に対するクロ
ック供給経路の信号遅延時間を算出する（ステップＳ１
９）。ステップＳ１９の遅延時間算出処理のフローチャ
ートを図９に示す。

【００８９】遅延時間算出処理では、まずステップＳ１
４で得られた遅延時間Ｔ６からステップＳ１３で得られ
た遅延時間Ｔ５を減じて、バッファ４７−１、４７−
２、４７−３、４７−４から成る回路の遅延時間Ｔ１０
を求める（ステップＳ２１）。

【００９０】次にステップＳ１２で得られた遅延時間Ｔ
４から遅延時間Ｔ５を減じて、入力バッファ回路４６−
２の遅延時間Ｔ１１を求める（ステップＳ２２）。第１
の実施例と同様に、入力バッファ回路４６−１と入力バ
ッファ回路４６−２の遅延時間はほぼ同じであるので、
得られた遅延時間Ｔ１１を入力バッファ回路４６−１の
遅延時間とする。

【００９１】次にステップＳ１８で得られた遅延時間Ｔ
９からステップＳ１７で得られた遅延時間Ｔ８を減じ
て、入力バッファ回路８６−２の遅延時間Ｔ１３を求め
る（ステップＳ２３）。入力バッファ回路８６−１と入
力バッファ回路８６−２は、入力バッファ回路４６−１
及び４６−２の関係と同様に、静電容量等の特性の差異
が小さいため、両者の信号遅延時間はほぼ等しい。従っ
て、得られた遅延時間Ｔ１３を入力バッファ回路８６−
１の遅延時間とする。

【００９２】次にステップＳ１６で得られた遅延時間Ｔ
７から入力バッファ回路８６−１の遅延時間Ｔ１３を減
じて、セレクタ８５及び出力バッファ回路４４から成る
回路の遅延時間Ｔ１４を求める（ステップＳ２４）。

【００９３】次に遅延時間Ｔ８から遅延時間Ｔ１３及び
Ｔ１４を減じて、セレクタ８３及びＶＤＬ８４から成る
回路の遅延時間Ｔ１５を求める（ステップＳ２５）。そ
して、上記ステップＳ２１からＳ２５までで求めた各遅
延時間Ｔ１０、Ｔ１１、Ｔ１４、及びＴ１５の和に、回
路間配線４５の遅延時間Ｔｗを加算して、セレクタ８３
の入力側からフリップフロップ４９の入力側に至るクロ
ック供給経路の総遅延時間Ｔｓ１を算出する（ステップ
Ｓ２６）。回路間配線４５の遅延時間Ｔｗは、第１の実
施例で説明したＴＤＲの方法等により、予め求めてお
く。

【００９４】クロック供給経路の総遅延時間Ｔｓ１を求
めるために必要な遅延時間Ｔ１４とＴ１５の和は、ステ
ップＳ１７で得られた遅延時間Ｔ８から入力バッファ回
路８６−１の遅延時間Ｔ１３を減じることにより求めて
もよい。

【００９５】スキュー調整モードにおいては、他のクロ
ック受給回路８２−２、８２−３、８２−４にクロック
信号を供給する各クロック供給経路についても、図８及
び図９と同様の手順により総遅延時間Ｔｓ１を求める。
そして、全てのクロック供給経路の遅延時間が一定の許
容範囲内に収まるように、それぞれのＶＤＬに与える制
御信号を変更してＶＤＬが発生する遅延時間を調整す
る。この調整においては、ＶＤＬ８４等に与える制御信
号を変更した後、必要に応じて図８のステップＳ１５か
らＳ１８までの操作と、図９のステップＳ２３からＳ２
６までの処理を繰り返し、再度ＶＤＬ８４等の調整を行
う。これを全てのクロック供給経路の遅延時間が上記許
容範囲内に収まるまで繰り返す。第４の実施例によれ
ば、クロック受給回路内の遅延時間のみならず、クロッ
ク供給回路内の遅延時間も含めたクロック供給経路全体
の信号遅延時間のスキュー調整を行うことができる。

【００９６】スキュー調整の後は、再び上記出力状態設
定信号により、出力バッファ回路４４を低インピーダン
ス状態に、出力バッファ回路５１を高インピーダンス状
態に設定する。また上記選択信号によりセレクタ８３の
入力端子Ｉ８とセレクタ８５の入力端子Ｉ１１とを選択
して、通常のシステム動作に移行する。

【００９７】第４の実施例では、回路間配線４５の遅延
時間ＴｗをＴＤＲ等の方法で求めたが、これをＴＤＲ等
を用いずに、本発明のスキュー調整装置により求めるこ
とも可能である。このような実施例を図１０に示す。

【００９８】図１０は本発明の第５の実施例のスキュー
調整装置を用いたデジタルシステムの構成図である。図
１０のデジタルシステムは、クロック供給回路９１及び
クロック受給回路８２−１、８２−２、８２−３、８２
−４より成り、図７と同じ符号の回路等は図７と同じ回
路等を表す。クロック受給回路８２−１、８２−２、８
２−３、８２−４の構成は図７と同様である。

【００９９】クロック供給回路９１は、基本的に図７の
クロック供給回路８１と同様の構成を持つが、出力バッ
ファ回路４４の出力端子に接続されている回路間配線９
２は、回路間配線９３と回路間配線９４とに分岐し、回
路間配線９４は入力バッファ回路８６−１の入力端子に
接続されている。一方、回路間配線９３はクロック受給
回路８２−１の入力バッファ回路４６−１の入力端子に
接続されている。回路間配線９２及び９３は、図７の回
路間配線４５に相当する。

【０１００】第５の実施例においては、回路間配線９
２、９３、９４の各電気長を調整して、各回路間配線を
通過する信号の遅延時間が等しくなるように、回路間配
線９２、９３、９４を作成する。例えば単位長さ当たり
の静電容量が等しい配線材料を用いて作成する場合は、
回路間配線９２、９３、９４の配線長を同じにすればよ
い。

【０１０１】このように回路間配線９２、９３、９４の
電気長を揃えることにより、クロック供給回路９１とク
ロック受給回路８２−１の間の配線９２及び９３の信号
遅延時間の和は、出力バッファ回路４４の出力端子と入
力バッファ回路８６−１の入力端子の間の配線９２及び
９４の信号遅延時間の和とほぼ等しくなる。第５の実施
例では、以下に説明するように、回路間配線９２及び９
４の遅延時間の和を計測対象に含めることができるの
で、これをクロック供給回路９１とクロック受給回路８
２−１の間の配線の遅延時間の代わりに求めればよい。
この場合、ＴＤＲ等を使用しなくても、回路間配線の遅
延時間をスキュー調整の対象に含めることができる。

【０１０２】遅延調整回路９５−２、９５−３、９５−
４は、セレクタ８３、ＶＤＬ８４、セレクタ８５、出力
バッファ回路４４、回路間配線９２及び９４、入力バッ
ファ回路８６−１及び８６−２から成る遅延調整回路と
同様の構成を持つ。

【０１０３】通常動作モードにおいては、第４の実施例
と同様に不図示の出力状態設定信号により、出力バッフ
ァ回路４４を低インピーダンス状態に、出力バッファ回
路５１を高インピーダンス状態に設定し、不図示の選択
信号によりセレクタ８３の入力端子Ｉ８とセレクタ８５
の入力端子Ｉ１１とを選択する。このとき、クロック信
号は、セレクタ８３、ＶＤＬ８４、セレクタ８５、出力
バッファ回路４４、回路間配線９２及び９３、入力バッ
ファ回路４６−１、及びバッファ４７−１、４７−２、
４７−３、４７−４から成るクロック供給経路を経て、
フリップフロップ４９のクロック入力端子に供給され
る。

【０１０４】遅延調整回路９５−２、９５−３、９５−
４及びクロック受給回路８２−２、８２−３、８２−４
もまた、上記出力状態設定信号及び選択信号により同様
にして通常動作モードに設定され、それぞれクロック受
給回路８２−２、８２−３、８２−４内のクロック信号
を必要とする回路（不図示）に、該クロック信号を供給
する。

【０１０５】第５の実施例のスキュー調整モードにおい
ては、第４の実施例と同様の手順により、クロック受給
回路８２−１内のバッファ４７−１、４７−２、４７−
３、４７−４から成る回路の遅延時間Ｔ１０と、入力バ
ッファ回路４６−１の遅延時間Ｔ１１を求める。

【０１０６】クロック供給回路９１内の回路及び回路間
配線９２、９４の遅延時間の測定方法について次に説明
する。この場合も第４の実施例と同様に、リング発振回
路の発振周波数を、出力バッファ回路４４の出力端子付
近あるいは入力バッファ回路８６−１の入力端子付近、
あるいはクロック供給回路９１内に設けたカウンタ等で
計測する。あるいは、回路間配線９２と回路間配線９４
の接続箇所にテスト端子を設けて計測してもよい。

【０１０７】まず上記出力状態設定信号により、出力バ
ッファ回路４４を低インピーダンス状態に、また出力バ
ッファ回路５１を高インピーダンス状態に設定する。次
に上記選択信号によりセレクタ８５の入力端子Ｉ１２を
選択し、セレクタ８５、出力バッファ回路４４、回路間
配線９２及び９４、及び入力バッファ回路８６−１より
成るループ回路の遅延時間Ｔ１６を求める。

【０１０８】次に上記選択信号によりセレクタ８５の入
力端子Ｉ１１及びセレクタ８３の入力端子Ｉ１０を選択
し、セレクタ８３、ＶＤＬ８４、セレクタ８５、出力バ
ッファ回路４４、回路間配線９２及び９４、及び入力バ
ッファ回路８６−１より成るループ回路の遅延時間Ｔ１
７を求める。

【０１０９】次に上記選択信号によりセレクタ８５の入
力端子Ｉ１１及びセレクタ８３の入力端子Ｉ９を選択
し、セレクタ８３、ＶＤＬ８４、セレクタ８５、出力バ
ッファ回路４４、回路間配線９２及び９４、入力バッフ
ァ回路８６−１及び８６−２より成るループ回路の遅延
時間Ｔ１８を求める。

【０１１０】次に遅延時間Ｔ１８から遅延時間Ｔ１７を
減じて、入力バッファ回路８６−２の遅延時間、すなわ
ち、入力バッファ回路８６−１の遅延時間Ｔ１３を求め
る。次に遅延時間Ｔ１６から入力バッファ回路８６−１
の遅延時間Ｔ１３を減じて、セレクタ８５、出力バッフ
ァ回路４４、回路間配線９２及び９４から成る回路の遅
延時間Ｔ１９を求める。前述したように回路間配線９３
と回路間配線９４の遅延時間はほぼ等しいので、遅延時
間Ｔ１９は、セレクタ８５、出力バッファ回路４４、回
路間配線９２及び９３から成る回路の遅延時間でもあ
る。

【０１１１】次に遅延時間Ｔ１７から遅延時間Ｔ１３及
びＴ１９を減じて、セレクタ８３及びＶＤＬ８４から成
る回路の遅延時間Ｔ１５を求める。そして、求めた各遅
延時間Ｔ１０、Ｔ１１、Ｔ１５、及びＴ１９の和を遅延
時間Ｔｓ２とする。遅延時間Ｔｓ２は、セレクタ８３の
入力側から回路間配線９２、９３を経てフリップフロッ
プ４９の入力側に至るクロック供給経路の総遅延時間で
ある。第５の実施例では、第４の実施例と異なり、リン
グ発振回路の発振周波数から求められる遅延時間Ｔ１９
に、回路間配線９２及び９３から成る回路の遅延時間が
含まれている。

【０１１２】スキュー調整モードにおいては、他のクロ
ック受給回路８２−２、８２−３、８２−４にクロック
信号を供給する各クロック供給経路についても、同様の
手順により総遅延時間Ｔｓ２を求める。そして、全ての
クロック供給経路の遅延時間が一定の許容範囲内に収ま
るように、それぞれのＶＤＬに与える制御信号を変更し
てＶＤＬが発生する遅延時間を調整する。この場合も、
全てのクロック供給経路の遅延時間が上記許容範囲内に
収まるまで、ＶＤＬの調整を繰り返す。第５の実施例に
よれば、回路間配線の遅延時間を別途求める必要がな
く、クロック供給経路全体の信号遅延時間のスキュー調
整を、リング発振回路の方法のみで厳密に行うことがで
きる。

【０１１３】第４及び第５の実施例では、ＶＤＬをクロ
ック供給回路内に設けているが、第１の実施例と同様
に、これを各クロック受給回路内に設けてもよい。この
場合も第４または第５の実施例と同様の手順により、ク
ロック供給経路全体についてのスキューを調整すること
ができる。

【０１１４】以上第１から第５の実施例においては、ス
キュー調整の対象となる複数の信号供給経路上を同じク
ロック信号が伝送されるが、本発明は異なるタイミング
信号が伝送される複数の信号供給経路のスキュー調整に
も適用できる。周波数の異なる２種類のクロック信号の
供給経路の遅延時間を調整するスキュー調整装置の実施
例を図１１に示す。

【０１１５】図１１は本発明の第６の実施例のスキュー
調整装置を用いたデジタルシステムの構成図である。図
１１のクロック発振回路１０１、セレクタ１０２−１及
び１０２−２、分周回路１０３は、不図示のクロック供
給回路内に設けられ、クロック受給回路１１０にクロッ
ク信号ＣＬＫ１及びＣＬＫ２を供給している。クロック
発振回路１０１は、周波数２ｆのクロック信号ＣＬＫ１
を発生し、セレクタ１０２−１の入力端子Ｉ１３と分周
回路１０３に入力する。分周回路１０３は、クロック信
号ＣＬＫ１を分周し、クロック信号ＣＬＫ１に同期した
周波数ｆのクロック信号ＣＬＫ２を生成して、セレクタ
１０２−２の入力端子Ｉ１５に入力する。セレクタ１０
２−１、１０２−２には不図示のモード切り換え信号が
入力される。セレクタ１０２−１は、上記モード切り換
え信号により、入力端子Ｉ１３またはＩ１４の信号を選
択して出力し、セレクタ１０２−２は、上記モード切り
換え信号により、入力端子Ｉ１５またはＩ１６の信号を
選択して出力する。

【０１１６】クロック受給回路１１０は１つのＬＳＩチ
ップに集積されており、クロック信号ＣＬＫ１により動
作するフリップフロップ１０７−１と、クロック信号Ｃ
ＬＫ２により動作するフリップフロップ１０７−２を有
する。フリップフロップ１０７−１に接続されたクロッ
ク受給回路１１０内のクロック供給系及び帰還経路等か
ら成るスキュー調整装置の構成は、図２の第１の実施例
と同様である。またフリップフロップ１０７−２に接続
されたスキュー調整装置の構成についても同様である。
ただし、出力バッファ回路１０９−１、１０９−２の出
力端子は、それぞれセレクタ１０２−１、１０２−２を
介して入力バッファ回路１０４−１、１０４−３の入力
端子に接続されている。

【０１１７】通常動作モードにおいては、上記モード切
り換え信号により、セレクタ１０２−１の入力端子Ｉ１
３と、セレクタ１０２−２の入力端子Ｉ１５を選択す
る。これにより、クロック信号ＣＬＫ１が、セレクタ１
０２−１、入力バッファ回路１０４−１、ＶＤＬ１０６
−１、及びバッファ１０５−１、１０５−２、１０５−
３、１０５−４より成るクロック供給経路を経て、フリ
ップフロップ１０７−１のクロック入力端子に入力され
る。またクロック信号ＣＬＫ２は、セレクタ１０２−
２、入力バッファ回路１０４−３、ＶＤＬ１０６−２、
及びバッファ１０５−５、１０５−６より成るクロック
供給経路を経て、フリップフロップ１０７−２のクロッ
ク入力端子に入力される。

【０１１８】クロック信号ＣＬＫ１及びＣＬＫ２のクロ
ック供給経路のうち、上記クロック供給回路からクロッ
ク受給回路１１０に至る回路間配線については、一般に
両者の始点間の距離と終点間の距離が共に近いので、こ
れらの配線長を揃えることは容易である。従って、クロ
ック信号ＣＬＫ１の回路間配線とクロック信号ＣＬＫ２
の回路間配線の電気長を、比較的容易に揃えることがで
きる。しかし、ＬＳＩであるクロック受給回路１１０内
においては、クロック信号ＣＬＫ１とＣＬＫ２のクロッ
ク供給系のトポロジや接続される負荷が異なるので、両
クロック信号のクロック供給系の遅延時間は一般に一致
しない。そこで第６の実施例では、クロック受給回路１
１０内のクロック供給系のスキュー調整を行う。

【０１１９】スキュー調整モードにおいては、上記モー
ド切り換え信号により、セレクタ１０２−１の入力端子
Ｉ１４と、セレクタ１０２−２の入力端子Ｉ１６を選択
する。これにより図１１の２種のスキュー調整装置の帰
還経路が、それぞれ入力バッファ回路１０４−１、１０
４−３に接続され、リング発振回路の方法による遅延時
間の測定が可能になる。

【０１２０】まずセレクタ１０８−１の３つの入力端子
を、不図示の選択信号により順次選択することにより、
３種のリング発振回路を形成し、第１の実施例と同様に
して、入力バッファ回路１０４−１、ＶＤＬ１０６−
１、及びバッファ１０５−１、１０５−２、１０５−
３、１０５−４より成るクロック供給系の遅延時間Ｔ２
０を求める。このとき、各リング発振回路の遅延時間に
は、図２の外部配線５２の遅延時間の代わりに、セレク
タ１０２−１や、上記クロック供給回路とクロック受給
回路１１０の間の回路間配線等の遅延時間が含まれる
が、これらは減算により相殺され遅延時間Ｔ２０には含
まれない。

【０１２１】次にセレクタ１０８−２の３つの入力端子
を、上記選択信号により順次選択して、同様の手順によ
り、入力バッファ回路１０４−３、ＶＤＬ１０６−２、
及びバッファ１０５−５、１０５−６より成るクロック
供給系の遅延時間Ｔ２１を求める。そして、遅延時間Ｔ
２０とＴ２１が最終的に等しくなるようにＶＤＬ１０６
−１及び１０６−２の遅延時間を調整する。このように
調整すれば、通常動作において、クロック信号ＣＬＫ
１、ＣＬＫ２が、同じタイミングで、それぞれフリップ
フロップ１０７−１、１０７−２の入力端子に到着す
る。

【０１２２】第６の実施例のスキュー調整装置によれ
ば、周波数の異なる２種類のクロック信号についても、
帰還経路の出力バッファ回路に起因する誤差を排除し、
厳密に遅延時間のスキューを調整できる。第６の実施例
では、クロック信号ＣＬＫ１を分周してクロック信号Ｃ
ＬＫ２を生成したが、一般には、クロック信号に限ら
ず、位相と周波数の異なる複数のタイミング信号につい
て、同様のスキュー調整を行うことができる。

【０１２３】

【発明の効果】本発明によれば、各種タイミング信号を
用いて動作するデジタル回路において、該タイミング信
号の供給経路と帰還経路より成るリング発振回路の遅延
時間から、帰還経路の遅延時間を除くことができる。従
って、従来のスキュー調整法で求めた供給経路の遅延時
間に誤差として混入していた、帰還経路の特性のばらつ
きを排除して、タイミング信号の供給経路の遅延時間を
正確に求めることができる。特に帰還経路の配線部分を
駆動する出力バッファ回路の遅延時間のばらつきは大き
いため、これをリング発振回路の遅延時間から除く効果
は大きい。

【０１２４】また複数の供給経路について求められた遅
延時間を互いに比較することにより、該複数の供給経路
間のスキュー調整を厳密に行うことができる。さらに、
高周波数クロック信号を用いたデジタル回路において
も、クロック供給経路のスキューを厳密に調整できるの
で、クロック信号の高周波数化に伴うデジタル回路の高
速化を容易にする。

【図面の簡単な説明】

【図１】本発明の一構成例を示す図である。

【図２】本発明の第１の実施例のスキュー調整装置を用
いたデジタルシステムの構成図である。

【図３】可変遅延時間発生回路の一例を示す図である。

【図４】本発明の第１の実施例による遅延時間測定のフ
ローチャートである。

【図５】本発明の第２の実施例のスキュー調整装置の構
成図である。

【図６】本発明の第３の実施例のスキュー調整装置の構
成図である。

【図７】本発明の第４の実施例のスキュー調整装置を用
いたデジタルシステムの構成図である。

【図８】本発明の第４の実施例による遅延時間測定のフ
ローチャートである。

【図９】本発明の第４の実施例による遅延時間算出処理
のフローチャートである。

【図１０】本発明の第５の実施例のスキュー調整装置を
用いたデジタルシステムの構成図である。

【図１１】本発明の第６の実施例のスキュー調整装置を
用いたデジタルシステムの構成図である。

【図１２】従来のスキュー調整回路の構成図である。

【符号の説明】

３１ タイミング信号供給経路 ３２ 第１の帰還経路 ３３ 第２の帰還経路 ３４ 第１の遅延手段 ３５ 遅延時間調整手段 ３６ 第２の遅延手段 ３７ 第３の遅延手段 ３８ 選択手段 ４１、８１、９１ クロック供給回路 ４２、６０、７０、８２−１、２、３、４、１１０ ク
ロック受給回路 ４３、１０１ クロック発振回路 ４４、５１、６５、１０９−１、２ 出力バッファ回路 ４５、９２、９３、９４ 回路間配線 ４６−１、２、３、６４、８６−１、２、１０４−１、
２、３、４ 入力バッファ回路 ４７−１、２、３、４、６３、１０５−１、２、３、
４、５、６ バッファ ４８、８４、１０６−１、２ 可変遅延時間発生回路
（ＶＤＬ） ４９、１０７−１、２ フリップフロップ ５０、８３、８５、１０２−１、２、１０８−１、２
セレクタ ５２ 外部配線 ５３−１、２、３、４、５、６ インバータ ５４ マルチプレクサ ７１、７２ ダミー負荷回路 ８７−２、３、４、９５−２、３、４ 遅延調整回路 １０３ 分周回路

Claims (25)

【特許請求の範囲】
1. 【請求項１】 タイミング信号をデジタル回路に供給す
   るタイミング信号供給経路（３１）を有するデジタルシ
   ステムにおいて、 前記タイミング信号供給経路（３１）上に設けられた第
   １の遅延手段（３４）と、 前記タイミング信号供給経路（３１）上に設けられた遅
   延時間調整手段（３５）と、 前記遅延時間調整手段（３５）の出力と前記第１の遅延
   手段（３４）の入力とに接続された第２の遅延手段（３
   ６）と、 前記第１及び第２の遅延手段（３４、３６）と前記遅延
   時間調整手段（３５）とを含む第１のループ回路と、前
   記第１及び第２の遅延手段（３４、３６）を含み、前記
   遅延時間調整手段（３５）を含まない第２のループ回路
   のうち、いずれかを選択的に形成する選択手段（３８）
   と、 を有することを特徴とするスキュー調整装置。
2. 【請求項２】 前記第１のループ回路が発振するパルス
   より求められる前記第１のループ回路の遅延時間から、
   前記第２のループ回路が発振するパルスより求められる
   前記第２のループ回路の遅延時間を差し引いた結果に基
   づき、前記遅延時間調整手段（３５）により、前記タイ
   ミング信号供給経路（３１）の遅延時間を調整すること
   を特徴とする請求項１記載のスキュー調整装置。
3. 【請求項３】 前記タイミング信号供給経路（３１）に
   接続された、第１の遅延手段（３４）と同等の遅延時間
   を持つ第３の遅延手段（３７）をさらに有し、 前記選択手段（３８）は、前記第１、第２、及び第３の
   遅延手段（３４、３６、３７）を含み、前記遅延時間調
   整手段（３５）を含まない第３のループ回路と、前記第
   １のループ回路と、前記第２のループ回路のうち、いず
   れかを選択的に形成することを特徴とする請求項１記載
   のスキュー調整装置。
4. 【請求項４】 前記第１のループ回路が発振するパルス
   より求められる前記第１のループ回路の遅延時間と、前
   記第２のループ回路が発振するパルスより求められる前
   記第２のループ回路の遅延時間と、前記第３のループ回
   路が発振するパルスより求められる前記第３のループ回
   路の遅延時間とを用いた演算により、前記第１のループ
   回路の遅延時間から前記第２の遅延手段（３６）の遅延
   時間を差し引き、その結果に基づいて、前記遅延時間調
   整手段（３５）により前記タイミング信号供給経路（３
   １）の遅延時間を調整することを特徴とする請求項３記
   載のスキュー調整装置。
5. 【請求項５】 タイミング信号を複数のデジタル回路に
   供給する複数のタイミング信号供給経路を有するデジタ
   ルシステムにおいて、 前記各タイミング信号供給経路上に設けられた第１の遅
   延手段と、 前記各タイミング信号供給経路上に設けられた遅延時間
   調整手段と、 前記遅延時間調整手段の出力と前記第１の遅延手段の入
   力とに接続された第２の遅延手段と、 前記第１及び第２の遅延手段と前記遅延時間調整手段と
   を含む第１のループ回路と、前記第１及び第２の遅延手
   段を含み、前記遅延時間調整手段を含まない第２のルー
   プ回路のうち、いずれかを選択的に形成する選択手段
   と、 を前記各タイミング信号供給経路毎に有することを特徴
   とするスキュー調整装置。
6. 【請求項６】 前記各タイミング信号供給経路に接続さ
   れた、第１の遅延手段と同等の遅延時間を持つ第３の遅
   延手段を前記各タイミング信号供給経路毎にさらに有
   し、 前記選択手段は、前記第１、第２、及び第３の遅延手段
   を含み、前記遅延時間調整手段を含まない第３のループ
   回路と、前記第１のループ回路と、前記第２のループ回
   路のうち、いずれかを選択的に形成することを特徴とす
   る請求項５記載のスキュー調整装置。
7. 【請求項７】 タイミング信号を生成するタイミング信
   号発生回路（４３）と、該タイミング信号が伝送される
   タイミング信号供給経路とを有するデジタルシステムに
   おいて、 前記タイミング信号供給経路上に設けられた遅延時間調
   整手段（８４）と、 前記タイミング信号供給経路上に設けられた第１の遅延
   手段（４４）と、 前記タイミング信号供給経路に接続された第１の帰還経
   路と、 前記第１の帰還経路上に設けられた第２の遅延手段（８
   ６−１）と、 前記第１の帰還経路に接続された第２の帰還経路と、 前記第２の帰還経路上に設けられた、第２の遅延手段
   （８６−１）と同等の遅延時間を持つ第３の遅延手段
   （８６−２）と、 前記第１及び第２の遅延手段（４４、８６−１）と前記
   遅延時間調整手段（８４）とを含み、前記第３の遅延手
   段（８６−２）を含まない第１のループ回路と、前記第
   １、第２、及び第３の遅延手段（４４、８６−１、８６
   −２）と前記遅延時間調整手段（８４）を含む第２のル
   ープ回路のうち、いずれかを選択的に形成する選択手段
   （８３、８５）と、 を有することを特徴とするスキュー調整装置。
8. 【請求項８】 前記第１のループ回路が発振するパルス
   より求められる前記第１のループ回路の遅延時間と、前
   記第２のループ回路が発振するパルスより求められる前
   記第２のループ回路の遅延時間とを用いた演算により、
   前記第１のループ回路の遅延時間から前記第２の遅延手
   段（８６−１）の遅延時間を差し引き、その結果に基づ
   いて前記遅延時間調整手段（８４）により前記タイミン
   グ信号供給経路の遅延時間を調整することを特徴とする
   請求項７記載のスキュー調整装置。
9. 【請求項９】 前記選択手段（８３、８５）は、前記第
   １及び第２の遅延手段（４４、８６−１）を含み、前記
   遅延時間調整手段（８４）を含まない第３のループ回路
   と、前記第１のループ回路と、前記第２のループ回路の
   うち、いずれかを選択的に形成することを特徴とする請
   求項９記載のスキュー調整装置。
10. 【請求項１０】 前記第１のループ回路が発振するパル
    スより求められる前記第１のループ回路の遅延時間と、
    前記第２のループ回路が発振するパルスより求められる
    前記第２のループ回路の遅延時間と、前記第３のループ
    回路が発振するパルスより求められる前記第３のループ
    回路の遅延時間とを用いた演算により、前記第１のルー
    プ回路の遅延時間から前記第２の遅延手段（８６−１）
    の遅延時間を差し引き、その結果に基づいて前記遅延時
    間調整手段（８４）により前記タイミング信号供給経路
    の遅延時間を調整することを特徴とする請求項９記載の
    スキュー調整装置。
11. 【請求項１１】 タイミング信号を生成するタイミング
    信号発生回路と、該タイミング信号が伝送される複数の
    タイミング信号供給経路とを有するデジタルシステムに
    おいて、 前記各タイミング信号供給経路上に設けられた遅延時間
    調整手段（３５）と、 前記各タイミング信号供給経路上に設けられた第１の遅
    延手段（３４）と、 前記各タイミング信号供給経路に接続された第１の帰還
    経路（３２）と、 前記第１の帰還経路上に設けられた第２の遅延手段（３
    ６）と、 前記第１の帰還経路に接続された第２の帰還経路（３
    ３）と、 前記第２の帰還経路上に設けられた、第２の遅延手段と
    同等の遅延時間を持つ第３の遅延手段と、 前記第１及び第２の遅延手段と前記遅延時間調整手段と
    を含み、前記第３の遅延手段を含まない第１のループ回
    路と、前記第１、第２、及び第３の遅延手段と前記遅延
    時間調整手段を含む第２のループ回路のうち、いずれか
    を選択的に形成する選択手段と、 を前記各タイミング信号供給経路毎に有することを特徴
    とするスキュー調整装置。
12. 【請求項１２】 前記選択手段は、前記第１及び第２の
    遅延手段を含み、前記遅延時間調整手段を含まない第３
    のループ回路と、前記第１のループ回路と、前記第２の
    ループ回路のうち、いずれかを選択的に形成することを
    特徴とする請求項１１記載のスキュー調整装置。
13. 【請求項１３】 タイミング信号をデジタル回路（４
    ９）に供給するタイミング信号供給経路を有するデジタ
    ルシステムにおいて、 前記タイミング信号供給経路上に設けられた可変遅延時
    間回路（４８）と、 前記タイミング信号供給経路上に設けられた第１の入力
    回路（４６−１）と、 前記タイミング信号供給経路に接続された第１の帰還経
    路と、 前記第１の帰還経路上に設けられた出力回路（５１）
    と、 前記タイミング信号供給経路に接続された第２の帰還経
    路と、 前記第２の帰還経路上に設けられた、第１の入力回路
    （４６−１）と同等の遅延時間を持つ第２の入力回路
    （４６−２）と、 前記第１の入力回路（４６−１）と前記可変遅延時間回
    路（４８）と前記出力回路（５１）とを含む第１のルー
    プ回路と、前記第１の入力回路（４６−１）と前記出力
    回路（５１）とを含み、前記第２の入力回路（４６−
    ２）と前記可変遅延時間回路（４８）を含まない第２の
    ループ回路と、前記第１及び第２の入力回路（４６−
    １、４６−２）と前記出力回路（５１）とを含み、前記
    可変遅延時間回路（４８）を含まない第３のループ回路
    のうち、いずれかを選択的に形成するセレクタ回路（５
    ０）と、 を有することを特徴とするスキュー調整装置。
14. 【請求項１４】 タイミング信号を生成するタイミング
    信号発生回路（４３）と、該タイミング信号が伝送され
    るタイミング信号供給経路とを有するデジタルシステム
    において、 前記タイミング信号供給経路上に設けられた可変遅延時
    間回路（８４）と、 前記タイミング信号供給経路上に設けられた出力回路
    （４４）と、 前記タイミング信号供給経路に接続された第１の帰還経
    路と、 前記第１の帰還経路上に設けられた第１の入力回路（８
    ６−１）と、 前記第１の帰還経路に接続された第２の帰還経路と、 前記第２の帰還経路上に設けられた、第１の入力回路
    （８６−１）と同等の遅延時間を持つ第２の入力回路
    （８６−２）と、 前記出力回路（４４）と前記第１の入力回路（８６−
    １）と前記可変遅延時間回路（８４）とを含み、前記第
    ２の入力回路（８６−２）を含まない第１のループ回路
    と、前記出力回路（４４）と前記第１及び第２の入力回
    路（８６−１、８６−２）と前記可変遅延時間回路（８
    ４）を含む第２のループ回路のうち、いずれかを選択的
    に形成するセレクタ回路（８３）と、 を有することを特徴とするスキュー調整装置。
15. 【請求項１５】 複数のタイミング信号（ＣＬＫ１、Ｃ
    ＬＫ２）をデジタル回路（１０７−１、１０７−２）に
    供給する複数のタイミング信号供給経路を有するデジタ
    ルシステムにおいて、 前記各タイミング信号供給経路上に設けられた可変遅延
    時間回路（１０６−１、１０６−２）と、 前記各タイミング信号供給経路上に設けられた第１の入
    力回路（１０４−１、１０４−３）と、 前記各タイミング信号供給経路に接続された第１の帰還
    経路と、 前記第１の帰還経路上に設けられた出力回路（１０９−
    １、１０９−２）と、 前記各タイミング信号供給経路に接続された第２の帰還
    経路と、 前記第２の帰還経路上に設けられた、第１の入力回路
    （１０４−１、１０４−３）と同等の遅延時間を持つ第
    ２の入力回路（１０４−２、１０４−４）と、 前記第１の入力回路（１０４−１、１０４−３）と前記
    可変遅延時間回路（１０６−１、１０６−２）と前記出
    力回路（１０９−１、１０９−２）とを含む第１のルー
    プ回路と、前記第１の入力回路（１０４−１、１０４−
    ３）と前記出力回路（１０９−１、１０９−２）とを含
    み、前記第２の入力回路（１０４−２、１０４−４）と
    前記可変遅延時間回路（１０６−１、１０６−２）を含
    まない第２のループ回路と、前記第１及び第２の入力回
    路（１０４−１、１０４−３、１０４−２、１０４−
    ４）と前記出力回路（１０９−１、１０９−２）とを含
    み、前記可変遅延時間回路（１０６−１、１０６−２）
    を含まない第３のループ回路のうち、いずれかを選択的
    に形成するセレクタ回路（１０８−１、１０８−２）
    と、 を前記各タイミング信号供給経路毎に有することを特徴
    とするスキュー調整装置。
16. 【請求項１６】 大きなループに小さなループの遅延部
    分が含まれるタイミング信号供給回路において、 前記大きなループから前記小さなループの前記遅延部分
    を引いて、前記大きなループの前記小さなループに含ま
    れない部分の遅延時間を検出することを特徴とするタイ
    ミング信号のスキュー調整装置。
17. 【請求項１７】 タイミング信号をデジタル回路に供給
    するタイミング信号供給経路（３１）を有するデジタル
    システムにおいて、 前記タイミング信号供給経路（３１）上に設けられた第
    １の遅延手段（３４）と、 前記タイミング信号供給経路（３１）上に設けられた遅
    延時間調整手段（３５）と、 前記遅延時間調整手段（３５）の出力と前記第１の遅延
    手段（３４）の入力とに接続された第２の遅延手段（３
    ６）と、 前記第１及び第２の遅延手段（３４、３６）と前記遅延
    時間調整手段（３５）とを含む第１のループ回路と、前
    記第１及び第２の遅延手段（３４、３６）を含み、前記
    遅延時間調整手段（３５）を含まない第２のループ回路
    のうち、いずれかを選択的に形成する選択手段（３８）
    とを有し、 前記第１のループ回路が発振するパルスより求められる
    前記第１のループ回路の遅延時間から、前記第２のルー
    プ回路が発振するパルスより求められる前記第２のルー
    プ回路の遅延時間を差し引いて、前記タイミング信号供
    給経路（３１）の一部の遅延時間を検出することを特徴
    とする遅延時間測定装置。
18. 【請求項１８】 前記タイミング信号供給経路（３１）
    に接続された、第１の遅延手段（３４）と同等の遅延時
    間を持つ第３の遅延手段（３７）をさらに有し、 前記選択手段（３８）は、前記第１、第２、及び第３の
    遅延手段（３４、３６、３７）を含み、前記遅延時間調
    整手段（３５）を含まない第３のループ回路と、前記第
    １のループ回路と、前記第２のループ回路のうち、いず
    れかを選択的に形成し、 前記第１のループ回路が発振するパルスより求められる
    前記第１のループ回路の遅延時間と、前記第２のループ
    回路が発振するパルスより求められる前記第２のループ
    回路の遅延時間と、前記第３のループ回路が発振するパ
    ルスより求められる前記第３のループ回路の遅延時間と
    を用いた演算により、前記第１のループ回路の遅延時間
    から前記第２の遅延手段（３６）の遅延時間を差し引く
    ことを特徴とする請求項１７記載の遅延時間測定装置。
19. 【請求項１９】 タイミング信号を生成するタイミング
    信号発生回路（４３）と、該タイミング信号が伝送され
    るタイミング信号供給経路とを有するデジタルシステム
    において、 前記タイミング信号供給経路上に設けられた遅延時間調
    整手段（８４）と、 前記タイミング信号供給経路上に設けられた第１の遅延
    手段（４４）と、 前記タイミング信号供給経路に接続された第１の帰還経
    路と、 前記第１の帰還経路上に設けられた第２の遅延手段（８
    ６−１）と、 前記第１の帰還経路に接続された第２の帰還経路と、 前記第２の帰還経路上に設けられた、第２の遅延手段
    （８６−１）と同等の遅延時間を持つ第３の遅延手段
    （８６−２）と、 前記第１及び第２の遅延手段（４４、８６−１）と前記
    遅延時間調整手段（８４）とを含み、前記第３の遅延手
    段（８６−２）を含まない第１のループ回路と、前記第
    １、第２、及び第３の遅延手段（４４、８６−１、８６
    −２）と前記遅延時間調整手段（８４）を含む第２のル
    ープ回路のうち、いずれかを選択的に形成する選択手段
    （８３、８５）とを有し、 前記第１のループ回路が発振するパルスより求められる
    前記第１のループ回路の遅延時間と、前記第２のループ
    回路が発振するパルスより求められる前記第２のループ
    回路の遅延時間とを用いた演算により、前記第１のルー
    プ回路の遅延時間から前記第２の遅延手段（８６−１）
    の遅延時間を差し引き、前記タイミング信号供給経路の
    一部の遅延時間を検出することを特徴とする遅延時間測
    定装置。
20. 【請求項２０】 前記選択手段（８３、８５）は、前記
    第１及び第２の遅延手段（４４、８６−１）を含み、前
    記遅延時間調整手段（８４）を含まない第３のループ回
    路と、前記第１のループ回路と、前記第２のループ回路
    のうち、いずれかを選択的に形成し、 前記第１のループ回路が発振するパルスより求められる
    前記第１のループ回路の遅延時間と、前記第２のループ
    回路が発振するパルスより求められる前記第２のループ
    回路の遅延時間と、前記第３のループ回路が発振するパ
    ルスより求められる前記第３のループ回路の遅延時間と
    を用いた演算により、前記第１のループ回路の遅延時間
    から前記第２の遅延手段（８６−１）の遅延時間を差し
    引くことを特徴とする請求項１９記載の遅延時間測定装
    置。
21. 【請求項２１】 タイミング信号をデジタル回路に供給
    するタイミング信号供給経路の信号遅延時間の調整過程
    において、 前記タイミング信号供給経路上の第１の遅延回路及び可
    変遅延時間回路と、前記タイミング信号供給経路上にな
    い第２の遅延回路とを含む第１のループ回路を形成し、 前記第１のループ回路が発振する第１のパルスから前記
    第１のループ回路の遅延時間を求め、 前記第１及び第２の遅延回路を含み、前記可変遅延時間
    回路を含まない第２のループ回路を形成し、 前記第２のループ回路が発振する第２のパルスから前記
    第２のループ回路の遅延時間を求め、 前記第１のループ回路の遅延時間と前記前記第２のルー
    プ回路の遅延時間とに基づいて、前記可変遅延時間回路
    の遅延時間を変更して、前記タイミング信号供給経路の
    信号遅延時間を調整すること、 を特徴とするスキュー調整方法。
22. 【請求項２２】 前記タイミング信号供給経路上にな
    い、第１の遅延回路と同等の遅延時間を持つ第３の遅延
    回路と、前記第１及び第２の遅延回路とを含み、前記可
    変遅延時間回路を含まない第３のループ回路を形成し、 前記第３のループ回路が発振する第３のパルスから前記
    第３のループ回路の遅延時間を求め、 前記第１のループ回路の遅延時間と、前記第２のループ
    回路の遅延時間と、前記第３のループ回路の遅延時間と
    に基づいて、前記可変遅延時間回路の遅延時間を変更し
    て、前記タイミング信号供給経路の信号遅延時間を調整
    すること、 を特徴とする請求項２１記載のスキュー調整方法。
23. 【請求項２３】 タイミング信号をデジタル回路に供給
    するタイミング信号供給経路の信号遅延時間の調整過程
    において、 前記タイミング信号供給経路上の第１の遅延回路及び可
    変遅延時間回路と、前記タイミング信号供給経路上にな
    い第２の遅延回路とを含む第１のループ回路を形成し、 前記第１のループ回路が発振する第１のパルスから前記
    第１のループ回路の遅延時間を求め、 前記タイミング信号供給経路上にない、第１の遅延回路
    と同等の遅延時間を持つ第３の遅延回路と、前記第１及
    び第２の遅延回路と、前記可変遅延時間回路とを含む第
    ２のループ回路を形成し、 前記第２のループ回路が発振する第２のパルスから前記
    第２のループ回路の遅延時間を求め、 前記第１のループ回路の遅延時間と前記前記第２のルー
    プ回路の遅延時間とに基づいて、前記可変遅延時間回路
    の遅延時間を変更して、前記タイミング信号供給経路の
    信号遅延時間を調整すること、 を特徴とするスキュー調整方法。
24. 【請求項２４】 タイミング信号をデジタル回路に供給
    するタイミング信号供給経路の信号遅延時間の調整過程
    において、 前記タイミング信号供給経路と帰還経路とから第１のル
    ープ回路を形成し、 前記第１のループ回路が発振する第１のパルスから前記
    第１のループ回路の遅延時間を求め、 前記帰還経路を用いて第２のループ回路を形成し、 前記第２のループ回路が発振する第２のパルスから前記
    第２のループ回路の遅延時間を求め、 前記第１のループ回路の遅延時間と前記第２のループ回
    路の遅延時間とを用いて、前記タイミング信号供給経路
    の信号遅延時間を求め、 得られた前記タイミング信号供給経路の信号遅延時間に
    基づいて、該タイミング信号供給経路の信号遅延時間を
    調整すること、 を特徴とするスキュー調整方法。
25. 【請求項２５】 前記帰還経路を用いて第３のループ回
    路を形成し、 前記第３のループ回路が発振する第３のパルスから前記
    第３のループ回路の遅延時間を求め、 前記第１のループ回路の遅延時間と、前記第２のループ
    回路の遅延時間と、前記第３のループ回路の遅延時間と
    を用いて、前記タイミング信号供給経路の信号遅延時間
    を求め、 得られた前記タイミング信号供給経路の信号遅延時間に
    基づいて、該タイミング信号供給経路の信号遅延時間を
    調整すること、 を特徴とする請求項２４記載のスキュー調整方法。