JP2000249747A - 半導体試験装置のタイミング信号発生回路 - Google Patents

半導体試験装置のタイミング信号発生回路

Info

Publication number
JP2000249747A
JP2000249747A JP2000038050A JP2000038050A JP2000249747A JP 2000249747 A JP2000249747 A JP 2000249747A JP 2000038050 A JP2000038050 A JP 2000038050A JP 2000038050 A JP2000038050 A JP 2000038050A JP 2000249747 A JP2000249747 A JP 2000249747A
Authority
JP
Japan
Prior art keywords
delay time
circuit
reference clock
signal
timing signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2000038050A
Other languages
English (en)
Inventor
Shigeru Sugamori
茂 菅森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advantest Corp
Original Assignee
Advantest Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantest Corp filed Critical Advantest Corp
Publication of JP2000249747A publication Critical patent/JP2000249747A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31922—Timing generation or clock distribution
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

(57)【要約】 【課題】 温度変動や電圧変動による影響を受けにく
い半導体試験装置用タイミング信号発生回路を提供す
る。 【解決手段】 第１基準クロックと、その第１基準クロ
ック周期の整数倍の時間を有する粗遅延時間信号を発生
する粗遅延時間形成回路と、上記第１基準クロックより
も所定の倍数だけ周波数の高い第２基準クロックと、上
記第１基準クロック周期以下の微少遅延時間を形成する
第１微少遅延時間形成回路と、上記第１微少遅延時間形
成回路の入力に与えるための選択回路と、上記第１遅延
時間形成回路からの出力信号に、上記第２基準信号クロ
ック周期より小さな微少遅延時間を形成する第２微少時
間形成回路とを有し、上記第１微少遅延時間形成回路と
上記選択回路は、第１の半導体集積回路よりも動作速度
の高い第２の半導体集積回路中に設けられるように構成
している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路等を
試験するための半導体試験装置（テストシステム）に関
し、特にその半導体試験装置に用いる各種のテスト信号
のタイミングを、高いタイミング精度で且つ安定に発生
できるタイミング信号発生回路に関する。
【０００２】
【従来の技術】一般に半導体集積回路を評価するために
は、半導体試験装置から被試験半導体集積回路（以下必
要に応じて「被試験デバイス」という）にテスト信号を
与え、その結果として被試験デバイスから得られる応答
信号をあらかじめ用意された期待値と比較して、所定の
機能が実行されたか否かを判断する。近年の半導体集積
回路の複雑高度化により、被試験デバイスに与えるテス
ト信号量は膨大となり、また各テスト信号は微少なタイ
ミング精度において被試験デバイスに与えるように、そ
のタイミングを設定する必要がある。そのようなタイミ
ングの設定は、タイミング信号発生回路により行われ
る。
【０００３】半導体試験装置に用いるテスト信号のタイ
ミング精度は非常に高いことが必要とされ、その精度は
その半導体試験装置に用いている基準クロックの周期よ
りはるかに高い場合が多い。例えば、半導体試験装置の
基準クロックの繰り返しレートは１０ナノセカンドであ
るに対し、テスト信号のタイミング精度は０．３ナノセ
カンドである等である。このため、タイミング信号発生
回路では、基準クロックの整数倍のタイミングを発生す
る粗遅延制御部と、基準クロックの１周期より充分に小
さな単位のタイミングを発生する微少遅延制御部との組
み合わせにより、所望のタイミング信号を発生するよう
にしている。
【０００４】そのようなタイミング信号発生回路の従来
例を第１図に示す。第１図の上部は粗遅延制御部であ
り、基準クロックの整数倍のタイミングを発生するよう
に構成され、第１図の下部は微少遅延制御部であり、基
準クロックの１周期より充分に小さな単位のタイミング
を発生するように構成されている。第１図の例では、粗
遅延制御部はカウンタ１１、レジスタ１２、比較器１
３、フリップフロップ１４及びアンドゲート１６で構成
されている。
【０００５】テストレートの信号により、カウンタ１１
がリセットされ、レジスタ１２には粗遅延データがロー
ドされる。基準クロックがカウンタ１１により計数さ
れ、その計数結果とレジスタ１２に設定された粗遅延デ
ータが、比較器１３により比較される。両者が一致する
と、比較器１３は一致信号を送出し、フリップフロップ
１４によりリタイミングされた遅延出力が、アンドゲー
ト１６を通して出力される。したがって、アンドゲート
１６の出力は、基準クロック周期の整数倍の遅延時間を
有している。この遅延出力は微少遅延制御部により、ク
ロック周期より小さな微少遅延時間が付加される。
【０００６】微少遅延制御部は、重み付けされた微少時
間を発生する複数の遅延回路により構成されている。第
１図の例では、微少遅延制御部は、基準クロックの１／
２周期の遅延時間を発生する遅延回路１７、基準クロッ
クの１／４周期の遅延時間を発生する遅延回路１８を有
している。遅延回路１７はアンドゲート２１、２２、遅
延素子２３およびオアゲート２４で構成されている。同
様に遅延回路１８はアンドゲート２５、２６、遅延素子
２７およびオアゲート２８で構成されている。
【０００７】遅延素子２３と２７が、それぞれ上記１／
２周期や１／４周期にほぼ相当する遅延時間を形成す
る。第１図の回路構成からわかるように、微少遅延時間
データにより、各遅延回路の入力信号に、遅延素子によ
る遅延時間を加える通路を取るか否かの、いずれかのア
ンドゲートを指定することにより制御される。この結
果、第１図のタイミング信号発生回路の出力には、時間
精度の高いタイミング信号が得られる。なお、実際の半
導体試験装置に用いる場合には、それら遅延回路は多数
個設けられて、例えば基準クロックの１／３２周期の精
度の微少遅延時間が形成されるように構成される。
【０００８】ところで、半導体試験装置は極めて大規模
な電子装置であり、そのコストや消費電力の削減の観点
から、内部の電子回路にはＣＭＯＳ半導体集積回路が多
く用いられている。したがって、第１図に示したタイミ
ング信号発生回路は、一般に大規模なＣＭＯＳ集積回路
の一部として構成される。例えば、半導体試験装置の構
成要素である、ドライバ波形制御回路や論理比較回路
が、タイミング信号発生回路と同一のＣＭＯＳ集積回路
に形成される。このため、タイミング信号発生回路の動
作周波数は、ＣＭＯＳ集積回路の動作速度により制限さ
れる。周知のようにＣＭＯＳ集積回路の動作速度は、Ｍ
ＯＳ型集積回路の中では高いほうであるが、バイポーラ
やガリウム砒素等による回路と比較すると、さほど高速
ではない。
【０００９】また上記の微少遅延部において、各遅延素
子はＣＭＯＳトランジスタ回路やＣＭＯＳゲート回路を
各種組み合わせて構成される。上記のように、ＣＭＯＳ
集積回路の動作速度はあまり高くないので、タイミング
信号発生回路に使用する基準クロック周波数を充分に高
く出来ず、基準クロックの周期は比較的大きな値とな
る。このため遅延素子の受け持つ遅延時間（例えば基準
クロックの１／２周期や１／４周期等）は大きな値とな
る。この大きな遅延量を形成するために、多数のＣＭＯ
Ｓゲート回路等を従属接続するため、遅延素子により形
成される遅延時間は、電圧変動やジャンクション温度に
より変動が生じやすくなっている。このため、従来のタ
イミング信号発生回路では、タイミング精度を充分に高
く取れない欠点があった。
【００１０】
【発明が解決しようとする課題】したがって、本発明の
目的は、簡単な回路構成により安定で高精度の微少遅延
時間を発生できる、半導体試験装置用タイミング信号発
生回路を提供することにある。
【００１１】本発明の他の目的は、複数の基準クロック
を用いて、微少遅延時間のうち遅延量の大きな部分を高
周波数の基準クロックを分周して形成し、遅延量の小さ
な部分をゲート回路の組み合わせにより形成することに
より、極めて安定な遅延時間を形成できる半導体試験装
置用タイミング信号発生回路を提供することにある。
【００１２】本発明のさらに他の目的は、複数の基準ク
ロックを用いて、微少遅延時間のうち遅延量の大きな部
分を高周波数の基準クロックを高速動作可能な半導体回
路により分周して形成することにより、極めて安定な遅
延時間を形成できる半導体試験装置用タイミング信号発
生回路を提供することにある。
【００１３】本発明のさらに他の目的は、タイミング信
号の遅延時間が、温度変化や電圧変動による影響を受け
にくい、半導体試験装置用タイミング信号発生回路を提
供することにある。
【００１４】本発明のさらに他の目的は、正確な遅延時
間を有し、その遅延時間が温度変化や電圧変動による影
響を受けにくいタイミング信号の発生を、低価格の回路
構成により実現できる半導体試験装置用タイミング信号
発生回路を提供することにある。
【００１５】
【課題を解決するための手段】本発明のタイミング信号
発生回路では、微少遅延時間のうち遅延量の大きい部分
を高周波数の基準クロックを高速半導体回路により同期
遅延等の分周により形成して、安定で精度の高いタイミ
ング信号を発生する。本発明の半導体デバイスを試験す
るために使用する信号のタイミングを形成するための半
導体試験装置用タイミング信号発生回路は、第１基準ク
ロックと；上記第１基準クロックが与えられ、粗遅延デ
ータに基づいて、その第１基準クロック周期の整数倍の
時間を有する粗遅延時間信号を発生する粗遅延時間形成
回路と；上記第１基準クロックよりも所定の倍数だけ周
波数の高い第２基準クロックと；上記第２基準クロック
が与えられ、その第２基準クロック周期の単位であって
且つ上記第１基準クロック周期以下の微少遅延時間を形
成する第１微少遅延時間形成回路と；上記粗遅延時間信
号を選択信号により指定された上記第１微少遅延時間形
成回路の入力に与えるための選択回路と；上記第１遅延
時間形成回路からの出力信号を受け、その出力信号に微
少遅延データに基づいて、上記第２基準信号クロック周
期より小さな微少遅延時間を形成する第２微少時間形成
回路と；を有し上記粗遅延時間形成回路と上記第２遅延
時間形成回路は、第１の半導体集積回路中に設けられ、
上記第１微少遅延時間形成回路と上記選択回路は、第１
の半導体集積回路よりも動作速度の高い第２の半導体集
積回路中に設けられるように構成したことを特徴とす
る。
【００１６】本発明の他の態様は、半導体デバイスを試
験するために使用する信号のタイミングを形成するため
に、半導体試験装置におけるタイミング信号発生方法で
ある。このタイミング発生方法は、粗遅延データに基づ
いて、第１基準クロック周期の整数倍の時間を有する粗
遅延時間信号を発生するステップと、上記第１基準クロ
ックよりも所定の倍数だけ周波数の高い第２基準クロッ
クを用いて、その第２基準クロック周期単位で且つ上記
第１基準クロック周期以下の第１微少遅延時間を形成す
るステップと、上記粗遅延時間信号に所定の上記第１微
少遅延時間を付加するように選択するステップと、上記
第１遅延時間が付加される信号に、上記第２基準信号ク
ロック周期より小さな第２微少時間を付加するステップ
とにより構成される。
【００１７】本発明のタイミング信号発生回路は、簡単
な回路構成により、安定で高精度の微少遅延時間を有す
るタイミング信号を発生できる。複数の基準クロックを
用いて、微少遅延時間のうち遅延量の大きな部分を高周
波数の基準クロックを同期遅延等により分周して形成
し、遅延量の小さな部分をゲート回路の組み合わせによ
り形成することにより、極めて安定な遅延時間を形成で
きる。微少遅延時間のうち遅延量の大きな部分を、高周
波数の基準クロックで高速動作可能な半導体回路により
形成する。したがって、本発明のタイミング信号発生回
路により発生されるタイミング信号は、温度変化や電圧
変動による影響を受けにくく、かつ低価格の回路構成に
より実現できる。
【００１８】
【発明の実施の形態】本発明の実施例を図面を参照して
説明する。第２図は本発明のタイミング信号発生回路の
概略構成を示す回路ブロック図である。第２図の左上部
は粗遅延制御部１５であり、第１図の上部にある従来技
術による粗遅延制御部とほぼ同一である。またこの粗遅
延制御部１５に与えられる第１基準クロックＣＬＫ１
は、第１図の従来技術に用いられる基準クロックと等価
であるものとする。本発明ではさらに第２基準クロック
ＣＬＫ２を用いて、微少遅延制御回路における遅延時間
を形成する点に特徴がある。第２図の下部に示す回路は
これら第１基準クロックおよび第２基準クロックを発生
する回路である。第２基準クロックを使用する回路部分
は、後で説明するように、高速の半導体回路により形成
される。
【００１９】第２図のタイミング信号発生回路をより詳
細に説明する。第３図（Ａ）−第３図（Ｊ）は、第２図
のタイミング信号発生回路の動作を示すタイミングチャ
ートである。粗遅延制御部１５は、カウンタ１１、レジ
スタ１２、比較器１３、およびフリップフロップ１４で
構成されている。この粗遅延制御部１５には、第１基準
クロックが与えられている。第１基準クロックは、クロ
ック発生器５８により発生された第２基準クロックＣＬ
Ｋ２を、分周器５９により１／２Nで分周して形成され
る。以下ではこのＮを２、すなわち第１基準クロックは
第２基準クロック周波数の４分の１である場合を例とし
て説明する。また上述のように、第１基準クロックＣＬ
Ｋ１は、第１図の従来技術に用いられる基準クロックと
等価であるものとする。第１基準クロックＣＬＫ１およ
び第２基準クロックＣＬＫ２の波形は、それぞれタイミ
ングチャート第３図（Ｂ）および第３図（Ａ）に示され
ている。
【００２０】テストレートの信号により、カウンタ１１
がリセットされ、レジスタ１２にはタイミングデータ中
の粗遅延データがロードされる。第１基準クロックＣＬ
Ｋ１がカウンタ１１により計数され、その計数結果とレ
ジスタ１２に設定された粗遅延データは、比較器１３に
より比較される。両者が一致すると、比較器１３は一致
信号を送出し、フリップフロップ１４によりリタイミン
グされた一致信号が出力される。したがって、フリップ
フロップ１４からの一致信号は、第１基準クロック周期
の整数倍の遅延時間を有している。この一致信号の波形
は第３図（Ｅ）に示されている。この遅延出力は微少遅
延制御部により、第１基準クロック周期より小さな微少
遅延時間が付加される。
【００２１】第２図の微少遅延制御部の中央上部および
右上部の回路は、フリップフロップ３１、３２とアンド
ゲート３３によるリタイミング回路と、デコーダ３５お
よびアンドゲート３６ー３９による選択回路で構成され
ている。リタイミング回路では、粗遅延制御部からの一
致信号を、第２基準クロックＣＬＫ２でリタイミングし
て、第３図（Ｆ）の出力信号を形成し、それを選択回路
のアンドゲート３６ー３９に共通に与える。選択回路で
は、デコーダ３５に選択信号が与えられて、その選択信
号に基づいて、いずれか１つのアンドゲートがオープン
になり、リタイミング回路からの出力信号を送出する。
この例では、アンドゲートによって選択される信号は４
個なので、デコーダ３５の選択信号は２ビットになって
いる。例えば選択信号１、２のデータが”１、０”の場
合は、アンドゲート３８の出力から第３図（Ｇ）の信号
が選択される。この選択信号は、例えば上記粗遅延デー
タと同様に、タイミングデータ中の適当なビットから得
ることができる。
【００２２】第２図の微少遅延制御部の左下回路は、第
１微少遅延時間形成回路であり、フリップフロップ４
１、４３、４５、４７、オアゲート４２、４４、４６、
およびアンドゲート４８で構成されている。選択回路の
各アンドゲート出力の＊印番号と、第１微少遅延時間形
成回路の各入力の対応する＊印番号の間は接続されてい
る。各フリップフロップ４１、４３、４５、４７は例え
ばＤタイプフリップフロップであり、そのクロック入力
には、第２基準クロックＣＬＫ２が印加されている。こ
の各フリップフロップでは、入力データは次のクロック
でラッチされるため、１段のフリップフロップ毎に、第
２基準クロック周期に相当する遅延時間が形成される。
したがって、例えば第３図（Ｇ）に示すオアゲート４２
に加えられた＊２信号は、３段のフリップフロップを経
由することにり、第３図（Ｈ）、（Ｉ）、（Ｊ）のよう
に第２基準クロックの３周期分だけ遅延して、アンドゲ
ート４８に与えられる。また例えば＊３信号のように、
フリップフロップ４１に加えられ場合は、フリップフロ
ップ４段分の遅延、すなわち第２基準クロックの４周期
分遅延する。これは第１基準クロックの１周期に相当す
る。
【００２３】第２図の微少遅延部の右下回路は、より小
さな遅延量を扱う第２微少遅延時間形成回路５１であ
り、アンドゲート５２、５３、遅延素子５４およびオア
ゲート５５で構成されている。この回路構成は第１図の
従来技術による微少遅延部の構成と同じであり、粗遅延
制御部１５と同じ半導体集積回路で形成される。アンド
ゲート５２、５３に与えられた微少遅延データにより、
遅延素子５４を通過する通路か通過しない通路かのいず
れかが選択がされる。微少遅延データはタイミングデー
タの一部として半導体試験装置内で作成される。実際の
半導体試験装置では、このような所定の重み付けされた
第２遅延時間形成回路が多数従属接続されて、最終的な
タイミング信号を出力する。
【００２４】本発明のタイミング信号発生回路では、高
速な第２基準クロックとそれより低速な第１基準クロッ
クの複数のクロックを用いる。第１基準クロックは従来
技術におけるクロックに相当する。第２基準クロックを
扱う部分の回路は、高速動作が可能な半導体集積回路、
例えばバイポーラやガリウム砒素による集積回路により
構成する。他の回路は従来通り大規模なＣＭＯＳ集積回
路中に含めることができる。バイポーラやガリウム砒素
等による高速集積回路に形成する回路規模は小さいの
で、試験装置全体から見た物理的サイズやコストの増加
は極めて少ない。以上のような構成により、本発明のタ
イミング信号発生回路では、微少遅延時間のうち遅延量
の大きな部分を、高速な基準クロックに同期して発生す
る。このため微少遅延時間の温度や電圧による変動を防
止することができる。遅延量の小さな微少遅延時間は、
従来のように、ＣＭＯＳゲートの組み合わせにより構成
しても、その素子数は比較的少なくてすむので、温度や
電圧による遅延時間の変動を減少させることができる。
【００２５】
【発明の効果】以上のように、本発明のタイミング信号
発生回路は、簡単な回路構成により、安定で高精度の微
少遅延時間を発生できる。複数の基準クロックを用い
て、微少遅延時間のうち遅延量の大きな部分を高周波数
の基準クロックを同期遅延して形成し、遅延量の小さな
部分をゲート回路の組み合わせにより形成することによ
り、極めて安定な遅延時間を形成できる。微少遅延時間
のうち遅延量の大きな部分を、高周波数の基準クロック
で高速動作可能な半導体回路により形成する。したがっ
て、本発明のタイミング信号発生回路により発生される
タイミング信号は、温度変化や電圧変動による影響を受
けにくく、かつ低価格の回路構成により実現できる。
【図面の簡単な説明】
【図１】従来の半導体試験装置に用いられているタイミ
ング信号発生回路の概略構成例を示す回路ブロック図で
ある。
【図２】本発明による半導体試験装置用タイミング信号
発生回路の概略構成例を示す回路ブロック図である。
【図３】第２図に示す本発明のタイミング信号発生回路
の動作を示すタイミングチャートである。
【符号の説明】
１５ 粗遅延制御部 ３５ デコーダ ５１ 第２微少遅延時間形成回路 ５８ クロック発生器 ５９ 分周期

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 半導体デバイスを試験するために使用す
    る信号のタイミングを形成するために半導体試験装置に
    設けられるタイミング信号発生回路において、 第１基準クロックと、 上記第１基準クロックが与えられ、粗遅延データに基づ
    いて、その第１基準クロック周期の整数倍の時間を有す
    る粗遅延時間信号を発生する粗遅延時間形成回路と、 上記第１基準クロックよりも所定の倍数だけ周波数の高
    い第２基準クロックと、 上記第２基準クロックが与えられ、その第２基準クロッ
    ク周期単位であって且つ上記第１基準クロック周期以下
    の微少遅延時間を形成する第１微少遅延時間形成回路
    と、 上記粗遅延時間信号を選択信号により指定された上記第
    １微少遅延時間形成回路の入力に与えるための選択回路
    と、 上記第１遅延時間形成回路からの出力信号を受け、その
    出力信号に微少遅延データに基づいて、上記第２基準信
    号クロック周期より小さな微少遅延時間を形成する第２
    微少時間形成回路と、 を有し、上記粗遅延時間形成回路と上記第２遅延時間形
    成回路は第１の半導体集積回路中に設けられ、上記第１
    微少遅延時間形成回路と上記選択回路は、第１の半導体
    集積回路よりも動作速度の高い第２の半導体集積回路中
    に設けられるように構成した、タイミング信号発生回
    路。
  2. 【請求項２】 上記第１基準クロックは上記第２基準ク
    ロックの周波数を分周器により整数分の１に分周して形
    成する請求範囲１項に記載のタイミング信号発生回路。
  3. 【請求項３】 上記粗遅延時間形成回路は、 第１基準クロックを計数するカウンタと、 上記粗遅延データを設定するレジスタと、 そのカウンタの計数値とレジスタに設定された粗遅延デ
    ータを比較して両者が一致したとき一致信号を送出する
    比較器と、 を有する請求範囲１項に記載のタイミング信号発生回
    路。
  4. 【請求項４】 上記選択回路は、上記選択信号を解読す
    るデコーダとそのデコーダからの信号により開閉制御さ
    れる複数のアンドゲートにより構成される請求範囲１項
    に記載のタイミング信号発生回路。
  5. 【請求項５】 上記粗遅延時間形成回路と上記選択回路
    の間に、上記第２基準クロックでタイミング調整するた
    めのリタイミング回路をさらに有する請求範囲１項に記
    載のタイミング信号発生回路。
  6. 【請求項６】 上記第１遅延時間形成回路は複数の従属
    接続されたフリップフロップを有し、その各フリップフ
    ロップは、上記第２基準クロックに同期して入力データ
    をラッチすることにより、第２基準クロックの周期に等
    しい遅延時間を形成する請求範囲１項に記載のタイミン
    グ信号発生回路。
  7. 【請求項７】 上記第１遅延時間形成回路は複数の従属
    接続されたフリップフロップを有し、その各フリップフ
    ロップの入力には、上記選択回路で選択された粗遅延時
    間信号が与えられ、その粗遅延時間信号を、上記第２基
    準クロックに同期して入力データをラッチすることによ
    り、第２基準クロックの周期に等しい遅延時間を単位と
    する微少遅延時間を形成する請求範囲１項に記載のタイ
    ミング信号発生回路。
  8. 【請求項８】 上記第１の半導体集積回路はＣＭＯＳに
    より構成され、上記第２の半導体集積回路はバイポーラ
    またはガリウム砒素により構成される請求範囲１項に記
    載のタイミング信号発生回路。
  9. 【請求項９】 上記第２微少遅延時間形成回路はＣＭＯ
    Ｓゲートを複数個組み合わせて構成した遅延素子を有す
    る請求範囲８項に記載のタイミング信号発生回路。
  10. 【請求項１０】 半導体デバイスを試験するために使用
    する信号のタイミングを形成するための半導体試験装置
    におけるタイミング信号発生方法であって、 粗遅延データに基づいて、第１基準クロック周期の整数
    倍の時間を有する粗遅延時間信号を発生するステップ
    と、 上記第１基準クロックよりも所定の倍数だけ周波数の高
    い第２基準クロックを用いて、その第２基準クロック周
    期単位で且つ上記第１基準クロック周期以下の第１微少
    遅延時間を形成するステップと、 上記粗遅延時間信号に選択された値の上記第１微少遅延
    時間を付加するように選択するステップと、 上記第１遅延時間が付加された信号に、上記第２基準信
    号クロック周期より小さな第２微少時間を付加するステ
    ップと、 よりなるタイミング信号発生方法。
  11. 【請求項１１】 第１基準クロックのクロック周期単位
    に遅延を行なわせる粗遅延データと、該第１基準クロッ
    ク未満の微小遅延を行う微小遅延データとにより所定に
    遅延させたタイミング信号を発生する半導体試験装置の
    タイミング信号発生回路において、 該第１基準クロックに同期して発生し、該第１基準クロ
    ックの整数倍のクロック周波数で発生する第２基準クロ
    ックと、 該微小遅延データの中で該第２基準クロックのクロック
    周期単位の遅延量データ部分に対しては該第２基準クロ
    ックを用いてクロック周期単位の遅延を行なわせる遅延
    回路を備えることを特徴とする半導体試験装置のタイミ
    ング信号発生回路。
JP2000038050A 1999-02-25 2000-02-09 半導体試験装置のタイミング信号発生回路 Withdrawn JP2000249747A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/257,907 US6172544B1 (en) 1999-02-25 1999-02-25 Timing signal generation circuit for semiconductor test system
US09/257907 1999-02-25

Publications (1)

Publication Number Publication Date
JP2000249747A true JP2000249747A (ja) 2000-09-14

Family

ID=22978290

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000038050A Withdrawn JP2000249747A (ja) 1999-02-25 2000-02-09 半導体試験装置のタイミング信号発生回路

Country Status (5)

Country Link
US (1) US6172544B1 (ja)
JP (1) JP2000249747A (ja)
KR (1) KR100487050B1 (ja)
DE (1) DE10006144B4 (ja)
TW (1) TW490568B (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW460702B (en) * 2000-01-31 2001-10-21 Via Tech Inc Test apparatus for testing clock generation circuit
US6934896B2 (en) * 2001-12-31 2005-08-23 Advantest Corp. Time shift circuit for functional and AC parametric test
KR100627368B1 (ko) * 2005-01-05 2006-09-22 삼성에스디아이 주식회사 클럭 지연 모듈, 지연 클럭 생성 방법 및 이를 이용한플라즈마 표시 장치
US7274237B2 (en) * 2005-09-01 2007-09-25 Micron Technology, Inc. Measure control delay and method having latching circuit integral with delay circuit
JP4953716B2 (ja) * 2006-07-25 2012-06-13 パナソニック株式会社 半導体集積回路およびその関連技術
JP2018078357A (ja) * 2016-11-07 2018-05-17 ソニー株式会社 半導体集積回路、および、半導体集積回路の制御方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4601028A (en) * 1984-06-18 1986-07-15 Rockwell International Corporation Method of and apparatus for checking datapath failure in a communication muldem
JP2539600B2 (ja) * 1985-07-10 1996-10-02 株式会社アドバンテスト タイミング発生装置
US5109394A (en) * 1990-12-24 1992-04-28 Ncr Corporation All digital phase locked loop
US5465076A (en) * 1991-10-04 1995-11-07 Nippondenso Co., Ltd. Programmable delay line programmable delay circuit and digital controlled oscillator
JP3633988B2 (ja) * 1994-09-19 2005-03-30 株式会社アドバンテスト 半導体ｉｃ試験装置のタイミングエッジ生成回路
JP3574696B2 (ja) * 1995-05-26 2004-10-06 株式会社アドバンテスト Ｉｃテスタのタイミング発生器
JPH1054866A (ja) * 1996-08-09 1998-02-24 Hitachi Ltd 半導体集積回路装置
JP3501923B2 (ja) * 1997-06-19 2004-03-02 株式会社アドバンテスト 半導体試験装置用タイミング発生器
JP3338776B2 (ja) * 1998-03-12 2002-10-28 日本電気株式会社 半導体装置

Also Published As

Publication number Publication date
KR20000071380A (ko) 2000-11-25
DE10006144B4 (de) 2006-11-30
US6172544B1 (en) 2001-01-09
TW490568B (en) 2002-06-11
DE10006144A1 (de) 2000-08-31
KR100487050B1 (ko) 2005-05-03

Similar Documents

Publication Publication Date Title
KR100810070B1 (ko) 지연고정루프
JP3993717B2 (ja) 半導体集積回路装置
US5990715A (en) Semiconductor integrated circuit using a synchronized control signal
JP2002025259A (ja) リング遅延とカウンタを利用したレジスタ制御遅延固定ループ
US9417655B2 (en) Frequency division clock alignment
KR19980069815A (ko) 위상 비교 회로 및 반도체 집적 회로
JPH11312027A (ja) 半導体装置及びその設計方法
US6507230B1 (en) Clock generator having a deskewer
JP2003037485A (ja) クロック発生回路
US8395946B2 (en) Data access apparatus and associated method for accessing data using internally generated clocks
JPH11185492A (ja) セルフクロックする論理回路およびその出力信号をラッチする方法
JP2000249747A (ja) 半導体試験装置のタイミング信号発生回路
US6255870B1 (en) Apparatus for compensating locking error in high speed memory device with delay locked loop
US7593831B2 (en) Method and apparatus for testing delay lines
JP2776925B2 (ja) クロック信号供給装置及び電子計算機
JP2000049595A (ja) Ｄｌｌ回路
JP2001159928A (ja) テスト機能を備えた内部動作クロック生成回路
JP3028023B2 (ja) 集積化ディジタル回路
JPH05130094A (ja) クロツク乗換回路
JP3693930B2 (ja) Ｐｌｌ回路のシミュレーション方法およびシミュレーション・プログラム
JPH0996663A (ja) 周期発生装置
JPH06149408A (ja) 集積回路装置
JP2646561B2 (ja) クロック分配回路
JPH09325829A (ja) 半導体装置におけるシステムクロック発生回路
JPH10303874A (ja) 異クロック間同期エッジ検出方式

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041014

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20041215

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20061117