JPH1054866A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 ラッチを含むクロックパスのディレイを短時
間で容易に、且つ確実に測定する。 【解決手段】 半導体集積回路装置１に所定のテストを
行うテスタを接続し、クロックセレクタ４、セレクタ６
に選択信号を出力し、ラッチ２を含むパスのリングオシ
ュレータ動作を行い、ラッチ２を含むパスのディレイを
周波数によって測定する。それにより、短時間で容易に
ディレイの測定を行うことできる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、ラッチに入力されるディレイ測定に適
用して有効な技術に関するものである。

【０００２】

【従来の技術】本発明者が検討したところによれば、半
導体集積回路装置において、たとえば、ラッチに入力さ
れるストローブの信号のディレイを測定する場合には、
オシロスコープなどを半導体集積回路装置の測定用の端
子に接続し、各々のラッチに入力される信号を比較して
いる。

【０００３】なお、この種のデータ保持回路について詳
しく述べてある例としては、昭和６２年１月２０日、株
式会社オーム社発行、大須賀節雄、近谷英昭（著）、
「ハードウエアの基礎知識（第３版）」Ｐ５０〜Ｐ５２
があり、この文献には、レジスタの回路構成や動作など
が記載されている。

【０００４】

【発明が解決しようとする課題】ところが、上記のよう
な各々のラッチに入力される信号におけるディレイの測
定技術では、次のような問題点があることが本発明者に
より見い出された。

【０００５】すなわち、各々のラッチに入力されるクロ
ック信号波形を測定して作業者が比較し、その波形のタ
イミングやずれの検出などをしなければならず、プロー
ブなどの測定機を接続することによる波形のずれや測定
誤差などが生じてしまい、正確な測定ができず、テスト
時間も長時間となってしまうという問題があった。

【０００６】本発明の目的は、ラッチを含むクロックパ
スのディレイを短時間で容易に、且つ確実に測定するこ
とのできる半導体集積回路装置を提供することにある。

【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【０００９】すなわち、本発明の半導体集積回路装置
は、半導体集積回路装置に設けられたラッチに入力され
るストローブ信号とそのラッチから出力された信号の反
転信号とを選択信号に基づいて選択する第１の信号選択
手段と、該第１の信号選択手段から出力された信号に基
づいて所定のパルスを生成し、ラッチのストローブ信号
となるパルスを出力するパルス生成手段と、第１の信号
選択手段から出力された信号とラッチのデータ入力部に
出力される信号とを選択信号に基づいて選択する第２の
信号選択手段と、当該ラッチから出力された信号を所定
の回路に出力し、ラッチから出力された信号の反転信号
を第１の信号選択手段の入力部に出力する信号分配手段
とを設けたものである。

【００１０】それにより、各々のラッチに入力されるク
ロック信号を周波数により測定できるのでクロック信号
のディレイ測定を短時間で容易に、且つ正確に行うこと
ができる。

【００１１】また、本発明の半導体集積回路装置は、前
記第１の信号選択手段と前記パルス生成手段との間に信
号のディレイ時間を可変するディレイ調整手段を設けた
ものである。

【００１２】それにより、各々のラッチに入力されるク
ロック信号を測定し、設計値からはずれているとディレ
イを任意に調整することができる。

【００１３】さらに、本発明の半導体集積回路装置は、
前記ディレイ調整手段が、少なくとも１回路のドライバ
と、該ドライバからの出力ならびに入力部からの信号を
選択信号に基づいて選択する第３の信号選択手段とより
なるものである。

【００１４】それにより、短時間で容易にディレイの遅
延時間を可変することができる。

【００１５】以上のことにより、クロック波形の測定に
よるタイミングやずれの検出などが不要となり、半導体
集積回路装置におけるテストを短時間で効率よく行うこ
とができる。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００１７】（実施の形態１）図１は、本発明の実施の
形態１による半導体集積回路装置のディレイ測定回路の
ブロック図、図２は、本発明の実施の形態１によるディ
レイ測定回路に設けられたパルス生成回路の回路例、図
３は、本発明の実施の形態１によるディレイ測定回路の
信号チャートである。

【００１８】本実施の形態１において、半導体集積回路
装置１に設けられたそれぞれの入力回路と出力回路との
間には、入力回路から出力回路に出力される信号を保持
するラッチ２が設けられている。

【００１９】また、半導体集積回路装置１には、ラッチ
２から出力された信号を分配する分配回路（信号分配手
段）３が設けられ、一方の出力が前述した出力回路に接
続され、他方の出力部が後述するクロックセレクタなら
びに半導体集積回路装置１における所定のテスト端子に
接続されている。

【００２０】さらに、半導体集積回路装置１は、ストロ
ーブ信号となるクロック信号が一方の入力部に入力さ
れ、分配回路３から出力される信号が他方の入力部に入
力されており、半導体集積回路装置１に接続されるテス
タから出力される選択信号に基づいて接続先を選択する
クロックセレクタ（第１の信号選択手段）４が設けられ
ている。

【００２１】また、クロックセレクタ４における分配回
路３から出力される信号が入力される入力部にはインバ
ータ４ａが設けられ、分配回路３から出力される信号の
反転信号が入力されることになる。

【００２２】さらに、半導体集積回路装置１には、クロ
ックセレクタ４から出力されるクロック信号の周期を所
定の周期に変換したクロック信号を生成するパルス生成
回路（パルス生成手段）５が設けられている。

【００２３】このパルス生成回路５は、たとえば、図２
に示すように、論理積回路であるＡＮＤ回路５ａ〜５ｃ
ならびに排他的論理和回路であるＥＯＲ回路５ｄによっ
て構成されており、入力されたクロック信号がＡＮＤ回
路５ａ〜５ｃによって所定時間引き延ばされるのでＥＯ
Ｒ回路５ｄの出力部からは入力されたクロックよりも小
さい周期のクロックとして出力される。

【００２４】そして、パルス生成回路５の出力部は、ラ
ッチ２のストローブ信号となる他方の入力部と接続され
ており、パルス生成回路５によって生成されたクロック
がストローブ信号としてラッチ２に入力される。

【００２５】次に、半導体集積回路装置１には、前述し
た入力回路から出力された信号とクロックセレクタ４か
ら出力された信号とを同じくテスタから出力される選択
信号に基づいて選択するセレクタ（第２の信号選択手
段）６が設けられ、このセレクタ６の出力部は、データ
信号が入力される、ラッチ２の他方の入力部と接続され
ている。

【００２６】そして、これら分配回路３、クロックセレ
クタ４、インバータ４ａ、パルス生成回路５ならびにセ
レクタ６によりディレイ測定回路が構成されている。

【００２７】次に、本実施の形態の作用について図１〜
図３を用いて説明する。

【００２８】半導体集積回路装置１は、通常、図３
（ａ）〜（ｄ）に示すように、各々の波形が出力されて
いる。

【００２９】そして、半導体集積回路装置１に所定のテ
ストを行うテスタを接続し、そのテスタからセレクタ６
に選択信号を出力し、クロックセレクタ４から出力され
る信号を選択するように切り換える。

【００３０】よって、ラッチ２のデータ入力部である一
方の入力部は、セレクタ６から出力された信号が入力さ
れ、ラッチ２の他方の入力部には、パルス生成回路５か
ら出力された信号が入力され、その出力信号がラッチ２
の出力部から出力される。

【００３１】その後、クロックセレクタ４にも選択信号
が出力され、分配回路３の出力部から出力される信号を
選択するように切り換えられ、クロックセレクタ４はラ
ッチ２から出力された信号の反転信号をパルス生成回路
５を介してラッチ２の他方の入力部に出力する。

【００３２】一方、セレクタ６は、クロックセレクタ４
から出力される信号を選択しているのでラッチ２の一方
の入力部には、前述した反転信号が入力され、パルス生
成回路５に同期した信号がラッチ２から出力されること
になり、ラッチ２の出力は、クロックセレクタ４の一方
の入力部に入力されているクロック信号の反転信号とな
り、ラッチ２を含むパスのリングオシュレータ動作を行
うことができる。

【００３３】そして、このラッチ２の出力、すなわち、
分配回路３の他方の出力部と接続された前述した半導体
集積回路装置１における所定のテスト端子と接続された
テスタによって周波数の計測を行うことができ、ラッチ
２を含むパスのディレイを測定することができる。

【００３４】それにより、本実施の形態１においては、
ディレイ測定回路によって、ラッチ２に入力されるクロ
ック波形の測定、タイミングやずれの検出などが不要と
なり、ラッチ２を含むパスのディレイを周波数により測
定できるので短時間で容易にディレイの測定を行うこと
ができ、テストを短時間で効率よく行うことができる。

【００３５】（実施の形態２）図４は、本発明の実施の
形態２による半導体集積回路装置のディレイ測定回路の
ブロック図、図５は、本発明の実施の形態２によるディ
レイ測定回路に設けられた可変遅延回路のブロック図、
図６は、本発明の実施の形態２による半導体集積回路装
置にディレイ測定回路を用いた構成例を示すブロック図
である。

【００３６】本実施の形態２においては、半導体集積回
路装置１に、分配回路３、クロックセレクタ４、パルス
生成回路５ならびにセレクタ６とディレイ時間の調整を
行う可変遅延回路７（ディレイ調整手段）とによって構
成されるディレイ測定回路が設けられている。

【００３７】この可変遅延回路７は、図４に示すよう
に、クロックセレクタ４とパルス生成回路５との間に設
けられ、クロックセレクタ４の出力部が可変遅延回路７
の入力部と接続され、パルス生成回路５の入力部が可変
遅延回路７の出力部と接続されている。

【００３８】また、可変遅延回路７は、図５に示すよう
に、複数のドライバ７ａならびにセレクタ（第３の信号
選択手段）７ｂによって構成されており、セレクタの入
力部には、ドライバ７ａを介さない信号、１回路のドラ
イバ７ａを介す信号、２回路のドライバ７ａを介する信
号がそれぞれ入力され、これらドライバ７ａを介するこ
とによって遅延時間の可変が行われるようになってい
る。

【００３９】さらに、セレクタ７ｂにおいて、どの入力
部からの信号を出力するかを選択する選択信号部には、
たとえば、２ビットの選択信号が入力される選択信号線
８が接続され、２ビットの信号の切り換えは、選択信号
線８に接続された、たとえば２本のヒューズ９，９ａを
切断するか否かで行われる。

【００４０】次に、ディレイ測定回路を半導体集積回路
装置１に用いた例を図６により説明する。

【００４１】まず、半導体集積回路装置１には、たとえ
ば、入力回路である分周回路１０が設けられ、セレクタ
６の入力には、分周回路１０からの出力およびクロック
セレクタ４からの出力が接続されている。

【００４２】また、ラッチ２のストローブ信号となる他
方の入力部には、パルス生成回路５の出力部と接続さ
れ、データが入力される一方の入力部は、タイミングを
取るためのディレイ１１を介してラッチ２ａの出力部と
接続されている。

【００４３】さらに、ラッチ２の出力部は、分配回路３
の入力部と接続され、その分配回路３の出力は、一方は
フィードバック用のセレクタ回路１２に接続され、その
他はクロック出力として出力回路と接続されている。

【００４４】また、ラッチ２ａのストローブ信号となる
他方の入力部には、パルス生成回路５の出力部とインバ
ータを介して接続され、一方の入力部には、セレクタ６
の出力部と接続されている。

【００４５】そして、クロックセレクタ４の出力部は、
可変遅延回路７の入力部と接続され、可変遅延回路７の
出力部は、パルス生成回路５の出力部と接続されてい
る。

【００４６】次に、本実施の形態の作用を図４〜図６を
用いて説明する。

【００４７】まず、前記実施の形態１と同様の手順にお
いて、ラッチ２を含むパスのディレイの測定を行う。ま
た、この時、各々のラッチ２におけるディレイの測定
は、セレクタ１２に所定の選択信号をテスタによって出
力し、測定したいフィードバックパスを選択することに
よって行う。

【００４８】ここで、セレクタ７ｂに入力される選択信
号は、２ビットでも’１１’（ヒューズ９，９ａが切断
されていない）の場合、ドライバ７ａを介さない信号が
選択され、２ビットの内、下位ビットが’０’となる、
すなわち’１０’（ヒューズ９ａが切断される）の場合
には１回路のドライバ７ａを介す信号が選択され、２ビ
ットの内、上位ビットが’０’となる、すなわち’０
１’（ヒューズ９が切断される）の場合では２回路のド
ライバ７ａを介す信号が選択されものとする。

【００４９】そして、前述したディレイの測定におい
て、ディレイが規定範囲内であるとヒューズ９，９ａを
切断せずにドライバ７ａを介していない信号を出力させ
る。

【００５０】次に、ディレイが規定範囲外であると、ま
ずヒューズ９を、たとえば、ＦＩＢ加工などによって溶
断し、１回路のインバータ７を介させることにより所定
の時間だけ信号を遅延させる。

【００５１】また、１回路のインバータ７による遅延で
は、ディレイが規定範囲内にならない場合には、ヒュー
ズ９を切断せずにヒューズ９ａだけをＦＩＢ加工などに
よって溶断し、２回路のインバータ７を介させることに
より信号を遅延時間を増加させる。

【００５２】それにより、本実施の形態２においては、
ディレイ測定回路によって、ラッチ２を含むパスのディ
レイを短時間で容易に測定でき、且つディレイが規定範
囲外であると、所定の範囲でディレイ時間を簡単に可変
することができる。

【００５３】また、本実施の形態２では、ドライバ７ａ
を介さない信号、１回路のドライバ７ａを介す信号、２
回路のドライバ７ａを介する信号によって遅延時間の可
変が行われているが、ディレイのばらつきが少ない場合
は１回路のドライバ７ａ、ディレイのばらつきが多い場
合には、３回路以上のドライバ７ａを設けるなどディレ
イのばらつきなどの半導体集積回路装置１の特性に合わ
せてドライバ７ａを設けるようにしてもよい。

【００５４】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００５５】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００５６】（１）本発明によれば、半導体集積回路装
置に設けられた各々のラッチに入力されるクロック信号
を周波数により測定できるのでクロック信号のディレイ
測定を短時間で容易に、且つ正確に測定することができ
る。

【００５７】（２）また、本発明では、可変するディレ
イ調整手段により、各々のラッチに入力されるクロック
信号を測定し、容易にディレイの遅延時間を任意に調整
することができる。

【００５８】（３）さらに、本発明においては、上記
（１),（２）により、クロック波形の測定、タイミング
やずれの検出などが不要となり、半導体集積回路装置に
おけるテストを短時間で効率よく行うことができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１による半導体集積回路装
置のディレイ測定回路のブロック図である。

【図２】本発明の実施の形態１によるディレイ測定回路
に設けられたパルス生成回路の回路例である。

【図３】本発明の実施の形態１によるディレイ測定回路
の信号チャートである。

【図４】本発明の実施の形態２による半導体集積回路装
置のディレイ測定回路のブロック図である。

【図５】本発明の実施の形態２によるディレイ測定回路
に設けられた可変遅延回路のブロック図である。

【図６】本発明の実施の形態２による半導体集積回路装
置にディレイ測定回路を用いた構成例を示すブロック図
である。

【符号の説明】

１ 半導体集積回路装置 ２ ラッチ ２ａ ラッチ ３ 分配回路（信号分配手段） ４ クロックセレクタ（第１の信号選択手段） ４ａ インバータ ５ パルス生成回路（パルス生成手段） ５ａ〜５ｃ ＡＮＤ回路 ５ｄ ＥＯＲ回路 ６ セレクタ（第２の信号選択手段） ７ 可変遅延回路（ディレイ調整手段） ７ａ ドライバ ７ｂ セレクタ（第３の信号選択手段） ８ 選択信号線 ９，９ａ ヒューズ １０ 分周回路 １１ ディレイ １２ セレクタ回路

フロントページの続き (72)発明者 入倉 忍 神奈川県秦野市堀山下１番地 株式会社日 立製作所汎用コンピュータ事業部内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ラッチが設けられた半導体集積回路装置
   であって、前記ラッチに入力されるストローブ信号と前
   記ラッチから出力された反転信号とを選択信号に基づい
   て選択する第１の信号選択手段と、前記第１の信号選択
   手段から出力された信号に基づいて所定のパルスを生成
   し、前記ラッチのストローブ信号となる前記パルスを出
   力するパルス生成手段と、前記第１の信号選択手段から
   出力された信号と前記ラッチのデータ入力部に出力され
   る信号とを選択信号に基づいて選択する第２の信号選択
   手段と、前記ラッチから出力された信号を所定の回路に
   出力し、前記ラッチから出力された信号の反転信号を前
   記第１の信号選択手段の入力部に出力する信号分配手段
   とよりなるディレイ測定回路を設けたことを特徴とする
   半導体集積回路装置。
2. 【請求項２】 請求項１記載の半導体集積回路装置にお
   いて、前記第１の信号選択手段と前記パルス生成手段と
   の間に信号のディレイ時間を可変するディレイ調整手段
   を設けたことを特徴とする半導体集積回路装置。
3. 【請求項３】 請求項２記載の半導体集積回路装置にお
   いて、前記ディレイ調整手段が、少なくとも１回路のド
   ライバと、前記ドライバからの出力ならびに入力部から
   の信号を選択信号に基づいて選択する第３の信号選択手
   段とよりなること特徴とする半導体集積回路装置。