JP2000304818A

JP2000304818A - 半導体試験装置

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Publication number: JP2000304818A
Application number: JP11113371A
Authority: JP
Inventors: Masahiko Yamabe; 雅彦山部
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1999-04-21
Filing date: 1999-04-21
Publication date: 2000-11-02
Anticipated expiration: 2019-04-21
Also published as: JP4486718B2

Abstract

(57)【要約】【課題】差動出力を有するＤＵＴの諸特性、特にクロ
スポイントのタイミング測定を、汎用性を保ちながら高
精度に測定する半導体試験装置。【解決手段】ＤＵＴにテスト信号を与えてその応答信
号の電圧を受け、応答信号とハイレベル基準電圧とを比
較する電圧比較器と、応答信号とローレベル基準電圧と
を比較する電圧比較器とでもって、ストローブパルス時
に電圧比較し、それぞれの電圧比較器の出力論理信号を
パターン比較器に与えて論理信号と期待値とをパターン
比較し、論理信号の良否判定とタイミングを試験する半
導体試験装置であって、差動出力するＤＵＴの差動出力
信号を、いずれかの上記電圧比較器の基準電圧入力端子
側に供給して差動ペア信号のクロスポイントのタイミン
グ測定をする差動出力用測定回路を具備している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えばＥＣＬ
（ Emitter-Coupled Logic）タイプのデバイスに多く見
られる様な、差動出力を有するデバイスの諸特性、特に
差動ペア信号のクロスポイントのタイミング測定を、汎
用性を保ちながらピンリソースを有効に使用して高精度
に測定する半導体試験装置に関する。

【０００２】

【従来の技術】始めに、従来の半導体試験装置の概略に
ついて説明する。図３に半導体試験装置の基本的な構成
図を示す。テストプロセッサ１は装置全体の制御を行
う。パターン発生器２は被試験デバイス（ Device Unde
r Test：以後、「ＤＵＴ」という）１０に与える印加パ
ターンと、パターン比較器７に与える期待値パターンを
生成する。

【０００３】タイミング発生器３は装置全体の同期をと
るためにタイミングパルス信号を発生して、パターン発
生器２、波形整形器４やパターン比較器７等に与え、コ
ンパレータ６にストローブパルスを与える。波形整形器
４はパターン発生器２からの印加パターンとタイミング
発生器３からのタイミングパルスを受けて、テスト信号
波形に整形しドライバ５に与える。ドライバ５は印加電
圧の設定とターミネーション・バッファアンプとで構成
されており、所定の印加電圧としたテスト信号波形をＤ
ＵＴ１０の入力端子に与える。

【０００４】ＤＵＴ１０の出力端子からの応答信号はコ
ンパレータ６に与えられる。コンパレータ６は応答信号
をハイレベルの基準電圧ＶＯＨとローレベルの基準電圧
ＶＯＬとで電圧比較するために、２つの電圧比較器ＣＰ
１とＣＰ２とで構成される。電圧比較結果の論理信号
は、パターン比較器７に与えられる。電圧比較のタイミ
ングは、タイミング発生器からのストローブパルスの時
点である。よって、ストローブパルスのタイミングをず
らしながら応答信号の良否を観察することにより応答信
号の変化点のタイミングを測定することができる。

【０００５】パターン比較器７はコンパレータ６からの
試験結果の論理パターンと、パターン発生器２からの期
待値パターンとを論理比較して一致・不一致を検出し、
ＤＵＴ１０の良否判定を行う。上述したように、タイミ
ング測定時にも利用される。不良の場合にはフェイルメ
モリ８に情報を与え、パターン発生器２からの情報と共
に記憶させ、後に不良解析が行われる。

【０００６】ＤＣテストユニット９はＤＵＴ１０のＤＣ
特性を測定するためのユニットである。スイッチＳＷ５
あるいはＳＷ７は、ＤＣテストを行うかファンクショナ
ルテストを行うかによって切り換える。この発明はファ
ンクショナルテスト時の発明であるので、ＤＣテストユ
ニット９の説明は省略する。スイッチはＳＷ５がオンさ
れＳＷ７はオフされている。

【０００７】ところでＤＵＴ１０内部の出力回路構成
は、単一出力信号とは限らず、例えばＥＣＬデバイスの
差動出力回路のように、出力信号として、“Ｑ”信号と
“／Ｑ”信号とのペア信号を出力しているのもある。

【０００８】図４に、従来の半導体装置を用いて差動出
力を有するＤＵＴ１０を試験する場合のピンエレクトロ
ニクスのブロック図を示す。ここでピンエレクトロニク
スとは、ＤＵＴの各ピンと接続されたそのピン専用の計
測用回路をいう。図４に示しているように、ＤＵＴ１０
の“Ｑ”信号とその差動信号“／Ｑ”信号とは、それぞ
れ１チャンネル分の受信チャンネルを用いて測定してい
る。

【０００９】つまり、ＤＵＴ１０の“Ｑ”出力信号は、
ＯＵＴ１からケーブルを経由してＣＨ１に入力してい
る。ピンエレクトロニクスではスイッチＳＷ５がオンさ
れており、“Ｑ”信号はコンパレータ６に導かれてい
る。コンパレータ６は２つの電圧比較器ＣＰ１とＣＰ２
で構成され、この２つの電圧比較器の他方の入力端子に
はハイレベル基準電圧ＶＯＨあるいはローレベル基準電
圧ＶＯＬが各々与えられている。

【００１０】即ち、ハイレベル用基準電圧発生器ＤＡＣ
１はハイレベル基準電圧ＶＯＨを生成してＣＰ１に与
え、ローレベル用基準電圧発生器ＤＡＣ２はローレベル
基準電圧ＶＯＬを生成してＣＰ２に与えている。“Ｑ”
信号は電圧比較器ＣＰ１とＣＰ２とでそれぞれの基準電
圧と電圧比較されて、その出力信号はパターン比較器７
に伝送される。同様に、“／Ｑ”信号も別のチャンネル
ＣＨ２に入力されて、コンパレータ６で電圧比較され
て、その出力信号はパターン比較器７に伝送されてい
る。ここで、ＤＵＴ１０の“Ｑ”出力端子からピンエレ
クトロニクスの入力端子までの電気長と“／Ｑ”信号端
子からピンエレクトロニクスの入力端子までの電気長と
は等しくなるように設計されている。

【００１１】ＤＵＴ１０の検査にはタイミング測定があ
る。差動出力するデバイスでは差動ペア信号“Ｑ”と
“／Ｑ”とのクロスポイントのタイミング測定も必要で
ある。図５を用いて説明する。図５（Ａ）は、差動出力
回路の一例の表示図である。出力信号としては差動ペア
信号の“Ｑ”と“／Ｑ”とである。

【００１２】図５（Ｂ）にクロスポイントＰの説明図を
示す。差動出力回路の１対のそれぞれの回路の立ち上が
り時間Ｔｒと立ち下がり時間Ｔｆとが、理想的に同一の
場合であって、この場合の“Ｑ”信号と“／Ｑ”信号と
のクロスポイントＰは丁度それぞれの中点になる。クロ
スポイントＰのタイミングはｔ１である。

【００１３】図５（Ｃ）は、“Ｑ”信号側のＴｆが遅
く、“／Ｑ”信号側のＴｒが速い場合である。この場合
のクロスポイントＰは中点より上位になり、このときの
タイミングｔ２はｔ１より小さくなる。逆に、“Ｑ”信
号側のＴｆが速く、“／Ｑ”信号側のＴｒが遅い場合に
は、図示していないが、クロスポイントは中点より下位
になり、このときのクロスポイントのタイミングはｔ１
より大きくなる。

【００１４】

【発明が解決しようとする課題】図４に示す従来の半導
体試験装置でのこのクロスポイントのタイミング測定
は、図５（Ｄ）の（ａ）及び（ｂ）に示すように、差動
のペア信号を個別に測定せざるを得ないので、一義的に
結果が得られず難しい。図５（Ｄ）（ａ）は、“Ｑ”信
号の電圧レベルであり、反転時の中点のタイミングはｔ
５である。図５（Ｄ）（ｂ）は、差動出力“／Ｑ”信号
の電圧レベルであり、反転時の中点のタイミングはｔ６
である。ところで、ｔ５とｔ６とが一致することはほと
んど無い。それは、前述したＴｒ／Ｔｆの差や、デバイ
スのバラツキ等による微妙な振幅変動やノイズ等が、直
接タイミング測定に影響してしまい結果として、振幅の
中点のタイミングが、必ずしもクロスポイントのタイミ
ングに一致しなくなる為である。

【００１５】そこで測定者は、図４におけるＣＨ１とＣ
Ｈ２とのコンパレータ６のスレショールド電圧を、差動
出力のクロスポイントの電圧レベルと同じになるように
設定し測定している。つまり、チャンネルの基準電圧発
生器ＤＡＣ１及びＤＡＣ２を調整してクロスポイントの
タイミングを測定している。このため、測定時間を多く
必要とし、高精度のタイミング測定は困難である。

【００１６】そこで、これらの問題点を改善するため
に、図６に示すような差動出力測定専用のピンエレクト
ロニクスの使用が考えられる。図６の構成は、“Ｑ”信
号とその差動出力“／Ｑ”信号との電圧レベルを、１つ
の電圧比較器１２で電圧比較するので、電圧比較器１２
の出力電圧はクロスポイントで反転する。つまり、反転
時点がクロスポイントのタイミングとなる。従って、図
５（Ｂ）の場合も、図５（Ｃ）の場合も、クロスポイン
トのタイミングが自動的に測定できるので、容易に測定
でき測定者によるバラツキも無い。しかしながら図６に
示す構成は差動出力以外のＤＵＴ測定には使用できな
い。つまり、汎用性に欠け、ＤＵＴによってはピンリソ
ースが無駄になってしまう。

【００１７】この発明は、従来の半導体試験装置のピン
エレクトロニクスに差動出力用測定回路を付加して差動
ペア信号のクロスポイントのタイミング測定を容易に行
えるようにし、更に差動出力用測定回路内部のスイッチ
を切り換えることにより差動出力ＤＵＴであっても単一
出力ＤＵＴであっても共通に測定でき、汎用性があっ
て、差動波形クロスポイントのタイミング測定を高精度
に測定できる半導体試験装置を提供することを目的とす
る。

【００１８】

【課題を解決するための手段】上記目的を達成するため
に、この発明は、従来の半導体試験装置のコンパレータ
６の構成において、通常はＤＵＴの応答信号をハイレベ
ル基準電圧との比較はハイレベル電圧比較器ＣＰ１で、
ローレベル基準信号との比較はローレベル電圧比較器Ｃ
Ｐ２とでそれぞれ電圧比較し、それぞれの出力信号をパ
ターン比較器に伝送する。

【００１９】一方、差動出力ＤＵＴのクロスポイント測
定の場合には、２つの電圧比較器のいずれか一方の電圧
比較器で“Ｑ”信号とその差動出力“／Ｑ”信号との電
圧比較をして、クロスポイントのタイミング測定をす
る。つまり、図６と同じ試験を行う。そのために、差動
出力用測定回路を付加する。

【００２０】差動出力用測定回路は、差動信号を入力す
る入力端子と、入力端子から電圧比較器の基準電圧入力
側にスイッチを介して伝送する伝送路と、基準電圧発生
器と電圧比較器との間に設けたターミネーション・バッ
ハアンプとから成る。ターミネーション・バッファアン
プは、後述するが、例えば利得が１で出力インピーダン
スが５０オームの回路である。次に、この発明の構成に
ついて述べる。

【００２１】第１発明は基本的な発明である。つまり、
被試験デバイスにテスト信号を与えてその応答信号の電
圧を受け、その応答信号とハイレベル基準電圧とを比較
するハイレベル電圧比較器と、応答信号とローレベル基
準電圧とを比較するローレベル電圧比較器とでもって、
ストローブパルス時に電圧比較し、それぞれの電圧比較
器の出力論理信号をパターン比較器に与えて論理信号と
期待値とをパターン比較し、論理信号の良否判定とタイ
ミングを試験する半導体試験装置であって、差動出力す
る被試験デバイスの差動出力信号を、いずれかの上記電
圧比較器の基準電圧入力端子側に供給して差動ペア信号
のクロスポイントのタイミング測定をする差動出力用測
定回路を具備している半導体試験装置である。

【００２２】第２発明は、第１発明の差動出力用測定回
路に適した発明である。つまり第１発明の差動出力用測
定回路は、差動出力信号用の入力端子と、該入力端子と
電圧比較器との間に挿入したスイッチＳＷ１と、電圧比
較器と基準電圧発生器との間に挿入したターミネーショ
ン・バッファアンプとから成り、クロスポイントのタイ
ミング測定時には該スイッチをオンにして差動出力信号
を該入力端子から電圧比較器に供給し該ターミネーショ
ン・バッファアンプはターミネータとして動作させ、ク
ロスポイントのタイミング測定時以外には該スイッチを
オフにして差動信号を遮断し該ターミネーション・バッ
ファアンプは基準電圧を電圧比較器に供給させる半導体
試験装置である。

【００２３】第３発明は、本発明の差動出力用測定回路
からでも差動出力端子のＤＣテストができるようにした
ものである。つまり、第２発明における差動出力用測定
回路の入力端子とスイッチＳＷ１との間から分岐して、
ＤＣテストユニットに接続するスイッチＳＷ３を設けた
半導体試験装置である。

【００２４】第４発明は、本発明でクロスポイントのタ
イミング測定が正確に行えるように伝送路の電気長、つ
まり遅延量を等しくすることを明記したものである。つ
まり、第１発明、第２発明及び第３発明において、クロ
スポイントのタイミング測定を行う差動ペア信号“Ｑ”
信号及び“／Ｑ”信号の入力端子から電圧比較器までの
それぞれの伝送路の電気長は、等しく設計されている半
導体試験装置である。

【００２５】

【発明の実施の形態】発明の実施の形態を実施例に基づ
き図面を参照して説明する。図１に本発明の一実施例の
構成図を、図２に本発明に用いるターミネーション・バ
ッファアンプの概略構成図を示す。先ず、図１について
説明する。

【００２６】図１は、図４の従来測定法の構成図と同様
にＤＵＴ１０の応答信号を受信する２チャンネル分で本
発明の構成例を示している。図４と比較すると、チャン
ネルＣＨ１で１つ目のＤＵＴをＣＨ２で２つ目のＤＵＴ
を試験しており、ピンリソースを従来の半分にして有効
に利用しており、かつ高精度に測定できる構成になって
いる。チャンネルＣＨ１について説明する。

【００２７】チャンネルＣＨ１を２つに分けてＣＨＩ-A
とＣＨ１-Bとし、ＣＨ１-Aには、例えばＤＵＴ１０の
“Ｑ”信号を、ＣＨ１-Bには差動出力の“／Ｑ”信号を
入力している。ＣＨ１-Aは従来構成の図４のＣＨ１と同
じ構成である。ＣＨ１-Bは差動ペア信号のクロスポイン
トタイミング測定のための本発明による差動出力用測定
回路２０である。差動出力用測定回路２０は、差動出力
用入力端子とスイッチＳＷ１とターミネーション・バッ
ファアンプ２５とで構成され、ＤＣテスト用としてＤＣ
テストユニット９に接続するスイッチＳＷ３を設けてい
る。

【００２８】図１では差動出力用測定回路２０をローレ
ベル基準電圧側に設けている。ハイレベル基準電圧側に
設けてもよい。図１においてＤＵＴ１０の差動出力“／
Ｑ”信号は、差動出力用測定回路２０の入力端子に接続
され、スイッチＳＷ１を介してローレベル電圧比較器Ｃ
Ｐ２のローレベル基準電圧用入力端子に接続される。ロ
ーレベル基準電圧発生器からの基準電圧ＶＯＬはターミ
ネーション・バッファアンプ２５を介してＣＰ２の基準
電圧用入力端子に接続される。

【００２９】差動ペア信号“Ｑ”及び“／Ｑ”のクロス
ポイントのタイミング測定時には、スイッチＳＷ１をオ
ンにして差動出力“／Ｑ”信号を電圧比較器ＣＰ２に与
え、ターミネーション・バッファアンプ２５は、ＤＡＣ
２を所定の電位、例えば接地電位に切換して、ターミネ
ータとして動作させる。電位の切換は、ＤＡＣ２の電位
を変更してもよいし、スイッチを追加してスイッチで切
り換えても良い。よって、クロスポイントのタイミング
測定時には、ローレベル電圧比較器ＣＰ２では“Ｑ”信
号の電圧と“／Ｑ”信号の電圧とを比較することにな
り、ストローブパルスを変化させながらＣＰ２の出力信
号を観察することにより、クロスポイントのタイミング
を高精度に測定することができる。

【００３０】つまり、図６と全く同一の構成となり同一
の効果が得られる。ここで注意を要することは、ＣＨ１
-Aの入力端子から電圧比較器ＣＰ２までの電気長とＣＨ
１-Bの入力端子から電圧比較器ＣＰ２までの電気長とを
等しく設計することである。つまり、ＤＵＴ１０の
“Ｑ”信号及び“／Ｑ”信号の出力端子から電圧比較器
ＣＰ２までの電気長を等しく設計すること、換言する
と、伝送路の遅延時間が同一になるように設計すること
である。等しくないと、その分ずれることになり、不正
確となる。

【００３１】クロスポイントのタイミング測定以外のと
きは、スイッチＳＷ１をオフにして“／Ｑ”信号を遮断
し、ＤＡＣ２の電位をＶＯＬにしターミネーション・バ
ッファアンプ２５を介して電圧比較器ＣＰ２に与える。
よって、従来の構成と同一になり、汎用的に使用でき
る。

【００３２】図１において、ＤＵＴ１０の差動ペア出力
“Ｑ”信号及び“／Ｑ”信号のクロスポイントのタイミ
ング測定がＣＨ１の１チャンネル分で測定できている。
従って、従来測定法で使用していたＣＨ２のチャンネル
は、他のＤＵＴの測定に、あるいは他の出力ピンの測定
に使用している。つまり、従来測定法に比べて、ピンリ
ソースの活用が倍増した。消費電力の低減や小型化につ
ながる。

【００３３】図２は、この発明に用いるターミネーショ
ン・バッファアンプ２５の概略構成図である。公知なの
で動作説明は省略する。ターミネーション・バッファア
ンプ２５は、例えば利得が１、出力インピーダンスは伝
送線路の特性インピーダンスに合わせるが、５０オーム
とする。そして、ローレベル用基準電圧発生器ＤＡＣ２
とローレベル電圧比較器ＣＰ２の基準電圧用入力端子間
に挿入されている。

【００３４】

【発明の効果】以上詳細に説明したように、従来のピン
エレクトロニクスで、ＤＵＴ１０が差動ペア出力の信号
であるクロスポイントのタイミングを測定するのに、受
信チャンネルを２チャンネル分使用して複雑な調整を行
って測定していた。しかも、高精度のタイミング測定は
困難であった。

【００３５】この発明によると、差動出力用測定回路２
０を付加してスイッチＳＷ１及びＳＷ９を切り換えるこ
とにより、受信チャンネルを１チャンネル分のみの使用
で、高精度に、容易にタイミング測定ができるようにな
った。しかも、スイッチを切り換えることにより、従来
の測定、つまり差動出力以外のＤＵＴ測定もでき、ピン
リソースを有効に利用でき、汎用性に富む。ピンリソー
スの削減によって、消費電力の削減、更に、ダウンサイ
ジングにもなる。この発明の技術的効果及び経済的効果
は大きい。

【図面の簡単な説明】

【図１】本発明の一実施例の構成図である。

【図２】本発明に用いるターミネーション・バッファア
ンプの概略構成図である。

【図３】半導体試験装置の概略構成ブロック図である。

【図４】差動出力のデバイスを測定する際の従来測定法
の構成図である。

【図５】差動出力のデバイスを測定する際の説明図であ
る。図５（Ａ）は差動出力回路の一例の表示図であり、
図５（Ｂ）及び（Ｃ）は差動出力のクロスポイントにお
けるタイミングの説明図であり、図５（Ｄ）は従来測定
法の説明図である。

【図６】差動出力のデバイスを測定する際の考えられる
改善測定法の構成図である。

【符号の説明】

１テストプロセッサ２パターン発生器３タイミング発生器４波形整形器５ドライバ６コンパレータ７パターン比較器８フェイルメモリ９ＤＣテストユニット１０ＤＵＴ（被試験デバイス）１２コンパレータ（ＣＰ）２０差動出力用測定回路２５ターミネーション・バッファアンプＳＷスイッチＣＰ１、ＣＰ２電圧比較器ＤＡＣ１ハイレベル用基準電圧発生器ＤＡＣ２ローレベル用基準電圧発生器

Claims

【特許請求の範囲】

【請求項１】被試験デバイス（ＤＵＴ）にテスト信号
を与えてその応答信号の電圧を受け、該応答信号とハイ
レベル基準電圧とを比較するハイレベル電圧比較器（Ｃ
Ｐ１）と、該応答信号とローレベル基準電圧とを比較す
るローレベル電圧比較器（ＣＰ２）とでもって、ストロ
ーブパルス時に電圧比較し、それぞれの電圧比較器の出
力論理信号をパターン比較器（７）に与えて該論理信号
と期待値とをパターン比較し、該論理信号の良否判定と
タイミングを試験する半導体試験装置において、差動出力する被試験デバイスの該差動出力信号を、いず
れかの上記電圧比較器の基準電圧入力端子側に供給して
差動ペア信号のクロスポイントのタイミング測定をする
差動出力用測定回路（２０）、を具備することを特徴とする半導体試験装置。
【請求項２】差動出力用測定回路（２０）は、差動出
力信号用の入力端子と、該入力端子と電圧比較器との間
に挿入したスイッチ（ＳＷ１）と、電圧比較器と基準電
圧発生器との間に挿入したターミネーション・バッファ
アンプ（２５）とから成り、クロスポイントのタイミン
グ測定時には該スイッチ（ＳＷ１）をオンして差動出力
信号を該入力端子から電圧比較器に供給し該ターミネー
ション・バッファアンプ（２５）はターミネータとして
動作させ、クロスポイントのタイミング測定時以外のと
きは該スイッチ（ＳＷ１）をオフして差動信号を遮断し
該ターミネーション・バッファアンプ（２５）は基準電
圧を電圧比較器に供給させることを特徴とする請求項１
記載の半導体試験装置。
【請求項３】差動出力用測定回路（２０）の入力端子
とスイッチ（ＳＷ１）との間から分岐して、ＤＣテスト
ユニット（９）に接続するスイッチ（ＳＷ３）を設けた
ことを特徴とする請求項２記載の半導体試験装置。
【請求項４】クロスポイントのタイミング測定を行う
差動ペア信号（“Ｑ”信号及び“／Ｑ”信号）の入力端
子から電圧比較器までのそれぞれの伝送路の電気長は、
等しく設計されていることを特徴とする請求項１、２又
は３記載の半導体試験装置。