JP2000304818A - 半導体試験装置 - Google Patents
半導体試験装置Info
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Abstract
スポイントのタイミング測定を、汎用性を保ちながら高
精度に測定する半導体試験装置。 【解決手段】 DUTにテスト信号を与えてその応答信
号の電圧を受け、応答信号とハイレベル基準電圧とを比
較する電圧比較器と、応答信号とローレベル基準電圧と
を比較する電圧比較器とでもって、ストローブパルス時
に電圧比較し、それぞれの電圧比較器の出力論理信号を
パターン比較器に与えて論理信号と期待値とをパターン
比較し、論理信号の良否判定とタイミングを試験する半
導体試験装置であって、差動出力するDUTの差動出力
信号を、いずれかの上記電圧比較器の基準電圧入力端子
側に供給して差動ペア信号のクロスポイントのタイミン
グ測定をする差動出力用測定回路を具備している。
Description
( Emitter-Coupled Logic)タイプのデバイスに多く見
られる様な、差動出力を有するデバイスの諸特性、特に
差動ペア信号のクロスポイントのタイミング測定を、汎
用性を保ちながらピンリソースを有効に使用して高精度
に測定する半導体試験装置に関する。
ついて説明する。図3に半導体試験装置の基本的な構成
図を示す。テストプロセッサ1は装置全体の制御を行
う。パターン発生器2は被試験デバイス( Device Unde
r Test:以後、「DUT」という)10に与える印加パ
ターンと、パターン比較器7に与える期待値パターンを
生成する。
るためにタイミングパルス信号を発生して、パターン発
生器2、波形整形器4やパターン比較器7等に与え、コ
ンパレータ6にストローブパルスを与える。波形整形器
4はパターン発生器2からの印加パターンとタイミング
発生器3からのタイミングパルスを受けて、テスト信号
波形に整形しドライバ5に与える。ドライバ5は印加電
圧の設定とターミネーション・バッファアンプとで構成
されており、所定の印加電圧としたテスト信号波形をD
UT10の入力端子に与える。
ンパレータ6に与えられる。コンパレータ6は応答信号
をハイレベルの基準電圧VOHとローレベルの基準電圧
VOLとで電圧比較するために、2つの電圧比較器CP
1とCP2とで構成される。電圧比較結果の論理信号
は、パターン比較器7に与えられる。電圧比較のタイミ
ングは、タイミング発生器からのストローブパルスの時
点である。よって、ストローブパルスのタイミングをず
らしながら応答信号の良否を観察することにより応答信
号の変化点のタイミングを測定することができる。
試験結果の論理パターンと、パターン発生器2からの期
待値パターンとを論理比較して一致・不一致を検出し、
DUT10の良否判定を行う。上述したように、タイミ
ング測定時にも利用される。不良の場合にはフェイルメ
モリ8に情報を与え、パターン発生器2からの情報と共
に記憶させ、後に不良解析が行われる。
特性を測定するためのユニットである。スイッチSW5
あるいはSW7は、DCテストを行うかファンクショナ
ルテストを行うかによって切り換える。この発明はファ
ンクショナルテスト時の発明であるので、DCテストユ
ニット9の説明は省略する。スイッチはSW5がオンさ
れSW7はオフされている。
は、単一出力信号とは限らず、例えばECLデバイスの
差動出力回路のように、出力信号として、“Q”信号と
“/Q”信号とのペア信号を出力しているのもある。
力を有するDUT10を試験する場合のピンエレクトロ
ニクスのブロック図を示す。ここでピンエレクトロニク
スとは、DUTの各ピンと接続されたそのピン専用の計
測用回路をいう。図4に示しているように、DUT10
の“Q”信号とその差動信号“/Q”信号とは、それぞ
れ1チャンネル分の受信チャンネルを用いて測定してい
る。
OUT1からケーブルを経由してCH1に入力してい
る。ピンエレクトロニクスではスイッチSW5がオンさ
れており、“Q”信号はコンパレータ6に導かれてい
る。コンパレータ6は2つの電圧比較器CP1とCP2
で構成され、この2つの電圧比較器の他方の入力端子に
はハイレベル基準電圧VOHあるいはローレベル基準電
圧VOLが各々与えられている。
1はハイレベル基準電圧VOHを生成してCP1に与
え、ローレベル用基準電圧発生器DAC2はローレベル
基準電圧VOLを生成してCP2に与えている。“Q”
信号は電圧比較器CP1とCP2とでそれぞれの基準電
圧と電圧比較されて、その出力信号はパターン比較器7
に伝送される。同様に、“/Q”信号も別のチャンネル
CH2に入力されて、コンパレータ6で電圧比較され
て、その出力信号はパターン比較器7に伝送されてい
る。ここで、DUT10の“Q”出力端子からピンエレ
クトロニクスの入力端子までの電気長と“/Q”信号端
子からピンエレクトロニクスの入力端子までの電気長と
は等しくなるように設計されている。
る。差動出力するデバイスでは差動ペア信号“Q”と
“/Q”とのクロスポイントのタイミング測定も必要で
ある。図5を用いて説明する。図5(A)は、差動出力
回路の一例の表示図である。出力信号としては差動ペア
信号の“Q”と“/Q”とである。
示す。差動出力回路の1対のそれぞれの回路の立ち上が
り時間Trと立ち下がり時間Tfとが、理想的に同一の
場合であって、この場合の“Q”信号と“/Q”信号と
のクロスポイントPは丁度それぞれの中点になる。クロ
スポイントPのタイミングはt1である。
く、“/Q”信号側のTrが速い場合である。この場合
のクロスポイントPは中点より上位になり、このときの
タイミングt2はt1より小さくなる。逆に、“Q”信
号側のTfが速く、“/Q”信号側のTrが遅い場合に
は、図示していないが、クロスポイントは中点より下位
になり、このときのクロスポイントのタイミングはt1
より大きくなる。
体試験装置でのこのクロスポイントのタイミング測定
は、図5(D)の(a)及び(b)に示すように、差動
のペア信号を個別に測定せざるを得ないので、一義的に
結果が得られず難しい。図5(D)(a)は、“Q”信
号の電圧レベルであり、反転時の中点のタイミングはt
5である。図5(D)(b)は、差動出力“/Q”信号
の電圧レベルであり、反転時の中点のタイミングはt6
である。ところで、t5とt6とが一致することはほと
んど無い。それは、前述したTr/Tfの差や、デバイ
スのバラツキ等による微妙な振幅変動やノイズ等が、直
接タイミング測定に影響してしまい結果として、振幅の
中点のタイミングが、必ずしもクロスポイントのタイミ
ングに一致しなくなる為である。
H2とのコンパレータ6のスレショールド電圧を、差動
出力のクロスポイントの電圧レベルと同じになるように
設定し測定している。つまり、チャンネルの基準電圧発
生器DAC1及びDAC2を調整してクロスポイントの
タイミングを測定している。このため、測定時間を多く
必要とし、高精度のタイミング測定は困難である。
に、図6に示すような差動出力測定専用のピンエレクト
ロニクスの使用が考えられる。図6の構成は、“Q”信
号とその差動出力“/Q”信号との電圧レベルを、1つ
の電圧比較器12で電圧比較するので、電圧比較器12
の出力電圧はクロスポイントで反転する。つまり、反転
時点がクロスポイントのタイミングとなる。従って、図
5(B)の場合も、図5(C)の場合も、クロスポイン
トのタイミングが自動的に測定できるので、容易に測定
でき測定者によるバラツキも無い。しかしながら図6に
示す構成は差動出力以外のDUT測定には使用できな
い。つまり、汎用性に欠け、DUTによってはピンリソ
ースが無駄になってしまう。
エレクトロニクスに差動出力用測定回路を付加して差動
ペア信号のクロスポイントのタイミング測定を容易に行
えるようにし、更に差動出力用測定回路内部のスイッチ
を切り換えることにより差動出力DUTであっても単一
出力DUTであっても共通に測定でき、汎用性があっ
て、差動波形クロスポイントのタイミング測定を高精度
に測定できる半導体試験装置を提供することを目的とす
る。
に、この発明は、従来の半導体試験装置のコンパレータ
6の構成において、通常はDUTの応答信号をハイレベ
ル基準電圧との比較はハイレベル電圧比較器CP1で、
ローレベル基準信号との比較はローレベル電圧比較器C
P2とでそれぞれ電圧比較し、それぞれの出力信号をパ
ターン比較器に伝送する。
定の場合には、2つの電圧比較器のいずれか一方の電圧
比較器で“Q”信号とその差動出力“/Q”信号との電
圧比較をして、クロスポイントのタイミング測定をす
る。つまり、図6と同じ試験を行う。そのために、差動
出力用測定回路を付加する。
る入力端子と、入力端子から電圧比較器の基準電圧入力
側にスイッチを介して伝送する伝送路と、基準電圧発生
器と電圧比較器との間に設けたターミネーション・バッ
ハアンプとから成る。ターミネーション・バッファアン
プは、後述するが、例えば利得が1で出力インピーダン
スが50オームの回路である。次に、この発明の構成に
ついて述べる。
被試験デバイスにテスト信号を与えてその応答信号の電
圧を受け、その応答信号とハイレベル基準電圧とを比較
するハイレベル電圧比較器と、応答信号とローレベル基
準電圧とを比較するローレベル電圧比較器とでもって、
ストローブパルス時に電圧比較し、それぞれの電圧比較
器の出力論理信号をパターン比較器に与えて論理信号と
期待値とをパターン比較し、論理信号の良否判定とタイ
ミングを試験する半導体試験装置であって、差動出力す
る被試験デバイスの差動出力信号を、いずれかの上記電
圧比較器の基準電圧入力端子側に供給して差動ペア信号
のクロスポイントのタイミング測定をする差動出力用測
定回路を具備している半導体試験装置である。
路に適した発明である。つまり第1発明の差動出力用測
定回路は、差動出力信号用の入力端子と、該入力端子と
電圧比較器との間に挿入したスイッチSW1と、電圧比
較器と基準電圧発生器との間に挿入したターミネーショ
ン・バッファアンプとから成り、クロスポイントのタイ
ミング測定時には該スイッチをオンにして差動出力信号
を該入力端子から電圧比較器に供給し該ターミネーショ
ン・バッファアンプはターミネータとして動作させ、ク
ロスポイントのタイミング測定時以外には該スイッチを
オフにして差動信号を遮断し該ターミネーション・バッ
ファアンプは基準電圧を電圧比較器に供給させる半導体
試験装置である。
からでも差動出力端子のDCテストができるようにした
ものである。つまり、第2発明における差動出力用測定
回路の入力端子とスイッチSW1との間から分岐して、
DCテストユニットに接続するスイッチSW3を設けた
半導体試験装置である。
イミング測定が正確に行えるように伝送路の電気長、つ
まり遅延量を等しくすることを明記したものである。つ
まり、第1発明、第2発明及び第3発明において、クロ
スポイントのタイミング測定を行う差動ペア信号“Q”
信号及び“/Q”信号の入力端子から電圧比較器までの
それぞれの伝送路の電気長は、等しく設計されている半
導体試験装置である。
き図面を参照して説明する。図1に本発明の一実施例の
構成図を、図2に本発明に用いるターミネーション・バ
ッファアンプの概略構成図を示す。先ず、図1について
説明する。
にDUT10の応答信号を受信する2チャンネル分で本
発明の構成例を示している。図4と比較すると、チャン
ネルCH1で1つ目のDUTをCH2で2つ目のDUT
を試験しており、ピンリソースを従来の半分にして有効
に利用しており、かつ高精度に測定できる構成になって
いる。チャンネルCH1について説明する。
とCH1-Bとし、CH1-Aには、例えばDUT10の
“Q”信号を、CH1-Bには差動出力の“/Q”信号を
入力している。CH1-Aは従来構成の図4のCH1と同
じ構成である。CH1-Bは差動ペア信号のクロスポイン
トタイミング測定のための本発明による差動出力用測定
回路20である。差動出力用測定回路20は、差動出力
用入力端子とスイッチSW1とターミネーション・バッ
ファアンプ25とで構成され、DCテスト用としてDC
テストユニット9に接続するスイッチSW3を設けてい
る。
ベル基準電圧側に設けている。ハイレベル基準電圧側に
設けてもよい。図1においてDUT10の差動出力“/
Q”信号は、差動出力用測定回路20の入力端子に接続
され、スイッチSW1を介してローレベル電圧比較器C
P2のローレベル基準電圧用入力端子に接続される。ロ
ーレベル基準電圧発生器からの基準電圧VOLはターミ
ネーション・バッファアンプ25を介してCP2の基準
電圧用入力端子に接続される。
ポイントのタイミング測定時には、スイッチSW1をオ
ンにして差動出力“/Q”信号を電圧比較器CP2に与
え、ターミネーション・バッファアンプ25は、DAC
2を所定の電位、例えば接地電位に切換して、ターミネ
ータとして動作させる。電位の切換は、DAC2の電位
を変更してもよいし、スイッチを追加してスイッチで切
り換えても良い。よって、クロスポイントのタイミング
測定時には、ローレベル電圧比較器CP2では“Q”信
号の電圧と“/Q”信号の電圧とを比較することにな
り、ストローブパルスを変化させながらCP2の出力信
号を観察することにより、クロスポイントのタイミング
を高精度に測定することができる。
の効果が得られる。ここで注意を要することは、CH1
-Aの入力端子から電圧比較器CP2までの電気長とCH
1-Bの入力端子から電圧比較器CP2までの電気長とを
等しく設計することである。つまり、DUT10の
“Q”信号及び“/Q”信号の出力端子から電圧比較器
CP2までの電気長を等しく設計すること、換言する
と、伝送路の遅延時間が同一になるように設計すること
である。等しくないと、その分ずれることになり、不正
確となる。
きは、スイッチSW1をオフにして“/Q”信号を遮断
し、DAC2の電位をVOLにしターミネーション・バ
ッファアンプ25を介して電圧比較器CP2に与える。
よって、従来の構成と同一になり、汎用的に使用でき
る。
“Q”信号及び“/Q”信号のクロスポイントのタイミ
ング測定がCH1の1チャンネル分で測定できている。
従って、従来測定法で使用していたCH2のチャンネル
は、他のDUTの測定に、あるいは他の出力ピンの測定
に使用している。つまり、従来測定法に比べて、ピンリ
ソースの活用が倍増した。消費電力の低減や小型化につ
ながる。
ン・バッファアンプ25の概略構成図である。公知なの
で動作説明は省略する。ターミネーション・バッファア
ンプ25は、例えば利得が1、出力インピーダンスは伝
送線路の特性インピーダンスに合わせるが、50オーム
とする。そして、ローレベル用基準電圧発生器DAC2
とローレベル電圧比較器CP2の基準電圧用入力端子間
に挿入されている。
エレクトロニクスで、DUT10が差動ペア出力の信号
であるクロスポイントのタイミングを測定するのに、受
信チャンネルを2チャンネル分使用して複雑な調整を行
って測定していた。しかも、高精度のタイミング測定は
困難であった。
0を付加してスイッチSW1及びSW9を切り換えるこ
とにより、受信チャンネルを1チャンネル分のみの使用
で、高精度に、容易にタイミング測定ができるようにな
った。しかも、スイッチを切り換えることにより、従来
の測定、つまり差動出力以外のDUT測定もでき、ピン
リソースを有効に利用でき、汎用性に富む。ピンリソー
スの削減によって、消費電力の削減、更に、ダウンサイ
ジングにもなる。この発明の技術的効果及び経済的効果
は大きい。
ンプの概略構成図である。
の構成図である。
る。図5(A)は差動出力回路の一例の表示図であり、
図5(B)及び(C)は差動出力のクロスポイントにお
けるタイミングの説明図であり、図5(D)は従来測定
法の説明図である。
改善測定法の構成図である。
Claims (4)
- 【請求項1】 被試験デバイス(DUT)にテスト信号
を与えてその応答信号の電圧を受け、該応答信号とハイ
レベル基準電圧とを比較するハイレベル電圧比較器(C
P1)と、該応答信号とローレベル基準電圧とを比較す
るローレベル電圧比較器(CP2)とでもって、ストロ
ーブパルス時に電圧比較し、それぞれの電圧比較器の出
力論理信号をパターン比較器(7)に与えて該論理信号
と期待値とをパターン比較し、該論理信号の良否判定と
タイミングを試験する半導体試験装置において、 差動出力する被試験デバイスの該差動出力信号を、いず
れかの上記電圧比較器の基準電圧入力端子側に供給して
差動ペア信号のクロスポイントのタイミング測定をする
差動出力用測定回路(20)、 を具備することを特徴とする半導体試験装置。 - 【請求項2】 差動出力用測定回路(20)は、差動出
力信号用の入力端子と、該入力端子と電圧比較器との間
に挿入したスイッチ(SW1)と、電圧比較器と基準電
圧発生器との間に挿入したターミネーション・バッファ
アンプ(25)とから成り、クロスポイントのタイミン
グ測定時には該スイッチ(SW1)をオンして差動出力
信号を該入力端子から電圧比較器に供給し該ターミネー
ション・バッファアンプ(25)はターミネータとして
動作させ、クロスポイントのタイミング測定時以外のと
きは該スイッチ(SW1)をオフして差動信号を遮断し
該ターミネーション・バッファアンプ(25)は基準電
圧を電圧比較器に供給させることを特徴とする請求項1
記載の半導体試験装置。 - 【請求項3】 差動出力用測定回路(20)の入力端子
とスイッチ(SW1)との間から分岐して、DCテスト
ユニット(9)に接続するスイッチ(SW3)を設けた
ことを特徴とする請求項2記載の半導体試験装置。 - 【請求項4】 クロスポイントのタイミング測定を行う
差動ペア信号(“Q”信号及び“/Q”信号)の入力端
子から電圧比較器までのそれぞれの伝送路の電気長は、
等しく設計されていることを特徴とする請求項1、2又
は3記載の半導体試験装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11337199A JP4486718B2 (ja) | 1999-04-21 | 1999-04-21 | 半導体試験装置 |
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JP11337199A JP4486718B2 (ja) | 1999-04-21 | 1999-04-21 | 半導体試験装置 |
Publications (2)
Publication Number | Publication Date |
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JP4486718B2 JP4486718B2 (ja) | 2010-06-23 |
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ID=14610602
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005081004A1 (ja) * | 2004-02-19 | 2005-09-01 | Advantest Corporation | スキュー調整方法、スキュー調整装置および試験装置 |
JP2010164552A (ja) * | 2009-01-15 | 2010-07-29 | Advantest Corp | 差動ハイブリッド回路およびそれを用いた試験装置 |
JP2015158377A (ja) * | 2014-02-21 | 2015-09-03 | 株式会社メガチップス | 半導体集積回路の試験装置及び試験方法 |
CN112748675A (zh) * | 2019-10-16 | 2021-05-04 | 重庆禾瑞佳森物联网科技有限责任公司 | 兼容多类型从机的单片机系统 |
WO2021167738A1 (en) * | 2020-02-19 | 2021-08-26 | Teradyne, Inc. | Calibrating differential measurement circuitry |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57205077U (ja) * | 1981-06-24 | 1982-12-27 | ||
JPH0361722U (ja) * | 1989-10-18 | 1991-06-17 | ||
JPH0552780U (ja) * | 1991-12-20 | 1993-07-13 | 横河電機株式会社 | Icテスタ |
-
1999
- 1999-04-21 JP JP11337199A patent/JP4486718B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57205077U (ja) * | 1981-06-24 | 1982-12-27 | ||
JPH0361722U (ja) * | 1989-10-18 | 1991-06-17 | ||
JPH0552780U (ja) * | 1991-12-20 | 1993-07-13 | 横河電機株式会社 | Icテスタ |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005081004A1 (ja) * | 2004-02-19 | 2005-09-01 | Advantest Corporation | スキュー調整方法、スキュー調整装置および試験装置 |
KR100832172B1 (ko) * | 2004-02-19 | 2008-05-23 | 주식회사 아도반테스토 | 스큐 조정 방법, 스큐 조정 장치 및 시험 장치 |
US7397289B2 (en) | 2004-02-19 | 2008-07-08 | Advantest Corporation | Skew adjusting method, skew adjusting apparatus, and test apparatus |
JP2010164552A (ja) * | 2009-01-15 | 2010-07-29 | Advantest Corp | 差動ハイブリッド回路およびそれを用いた試験装置 |
JP2015158377A (ja) * | 2014-02-21 | 2015-09-03 | 株式会社メガチップス | 半導体集積回路の試験装置及び試験方法 |
CN112748675A (zh) * | 2019-10-16 | 2021-05-04 | 重庆禾瑞佳森物联网科技有限责任公司 | 兼容多类型从机的单片机系统 |
WO2021167738A1 (en) * | 2020-02-19 | 2021-08-26 | Teradyne, Inc. | Calibrating differential measurement circuitry |
US11156692B2 (en) | 2020-02-19 | 2021-10-26 | Teradyne, Inc. | Calibrating differential measurement circuitry |
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