KR20040053749A

KR20040053749A - 반도체 시험장치와 피시험 반도체장치를 결합하는인터페이스 회로

Info

Publication number: KR20040053749A
Application number: KR1020030056393A
Authority: KR
Inventors: 마사루 스기모토; 테루히코 후나쿠라; 히데카즈 나가사와
Original assignee: 가부시끼가이샤 르네사스 테크놀로지
Priority date: 2002-12-17
Filing date: 2003-08-14
Publication date: 2004-06-24
Also published as: CN1920589A; JP4173726B2; US20040113642A1; US6954079B2; TWI276820B; CN100520430C; CN1508556A; CN1289914C; JP2004198191A; TW200411199A

Abstract

이 인터페이스 회로(20)는, n개의 버퍼회로(23.1∼23.n)와, 테스터(1)로부터 n개의 DUT(27.1∼27.n)에 신호를 제공하는 경우에, 테스터(1)의 외부핀(14)과 n개의 버퍼회로(23.1∼23.n)의 입력노드를 접속함과 동시에 n개의 버퍼회로(23.1∼23.n)의 출력노드를 각각 n개의 DUT(27.1∼27.n)에 접속하고, n개의 DUT(27.1∼27.n)의 전압-전류특성을 측정하는 경우에, n개의 DUT(27.1∼27.n)를 소정시간씩 테스터(1)의 외부핀(14)에 순차 접속하기 위한 스위치군(22, 23.1∼23.n, 24.1∼24.n, 25.1∼25.n)을 구비한다. 따라서, 테스터(1)의 동일측 수를 n배로 할 수 있다. 테스트 비용의 감소화 및 테스트 정밀도의 향상을 도모하는 것이 가능한 인터페이스 회로를 제공한다.

Description

반도체 시험장치와 피시험 반도체장치를 결합하는 인터페이스 회로{INTERFACE CIRCUIT COUPLING SEMICONDUCTOR TEST APPARATUS WITH TESTED SEMICONDUCTOR DEVICE}

본 발명은 인터페이스 회로에 관한 것으로, 특히, 반도체 시험장치와 피시험 반도체장치를 결합하는 인터페이스 회로에 관한 것이다.

종래로부터, 반도체 집적회로장치(이하, LSI라 칭함)의 분야에서는, 출하 전에 각 LSI가 정상인지 아닌지의 테스트가 행해져, 정상적인 LSI만이 출하된다. 이 테스트에서는, 복수의 LSI가 1대의 반도체 시험장치(이하, 테스터라 칭함)에 접속된다. 통상은, LSI의 하나의 외부단자는 테스터의 1개의 외부핀에 접속되어, 예를 들면 테스터의 외부핀으로부터 LSI의 외부단자로 신호가 제공된다.

또한, LSI의 테스트 비용을 삭감하기 위해, 테스터의 출력핀을 복수의 LSI에 병렬접속하는 방법도 있다(예를 들면, 일본특허공개 2002-189058호 공보 참조).

그러나, 테스터의 출력핀을 간단히 복수의 LSI에 병렬접속한 것만으로는, 테스터의 출력임피던스의 부정합이 생겨 출력신호의 파형 품질이 뒤떨어지거나, 테스터의 출력전류가 복수의 LSI에 균등히 분배되지 않을 가능성이 있어, 테스트를 정확히 행할 수 없다.

또한 최근, 프로세스 테크놀로지의 진보에 따라, 종래의 고전원전압 품종의 LSI에 부가하여, 저전원전압 품종의 LSI도 증가하고 있다. 그러나, 고전원전압 품종의 LSI를 테스트하던 테스터로 저전원전압 품종의 LSI를 테스트하고자 하면, 출력전압의 분해능이 조잡해지기 때문에 테스트를 행할 수 없다. 이 때문에, 전압정밀도가 높은 테스터가 별도로 필요해져, 테스트 비용이 높아진다.

또한, LSI의 저소비전력화가 진행되고, 이것에 따라 LSI의 출력전류가 억제되어, LSI의 출력임피던스가 증가되고 있다. 이 때문에 시판의 테스터의 외부핀의 임피던스(50Ω 주류)와 LSI의 출력임피던스(100∼300Ω)의 미스매치(mismatch)에 의해, LSI의 출력신호파형에 반사의 영향을 끼칠 수 있다. 이 영향에 의해, 테스터의 측정이 정확히 행할 수 없게 되어 있다.

따라서, 본 발명의 주된 목적은, 테스트 비용의 감소화 및 테스트 정밀도의 향상을 도모하는 것이 가능한 인터페이스 회로를 제공하는 것이다.

도 1은 본 발명의 실시예 1에 의한 반도체 시험 시스템의 주요부를 나타내는 회로블록도이다.

도 2는 본 발명의 실시예 2에 의한 반도체 시험 시스템의 주요부를 나타내는 회로블록도이다.

도 3a 및 3b는 도 2에 나타낸 반도체 시험 시스템의 효과를 설명하기 위한 도면이다.

도 4a 및 4b는 도 2에 나타낸 반도체 시험 시스템의 효과를 설명하기 위한 다른 도면이다.

도 5는 실시예 2의 변경예를 나타내는 회로블록도이다.

도 6은 실시예 2의 다른 변경예를 나타내는 회로블록도이다.

도 7은 실시예 2의 또 다른 변경예를 나타내는 회로블록도이다.

도 8은 도 7에 나타낸 스위치 제어회로의 구성을 나타내는 회로블록도이다.

도 9는 실시예 2의 또 다른 변경예를 나타내는 회로블록도이다.

도 10은 실시예 2의 또 다른 변경예를 나타내는 회로블록도이다.

도 11은 실시예 2의 또 다른 변경예를 나타내는 회로블록도이다.

도 12는 실시예 2의 또 다른 변경예를 나타내는 회로블록도이다.

도 13은 실시예 2의 또 다른 변경예를 나타내는 회로블록도이다.

도 14는 실시예 2의 또 다른 변경예를 나타내는 회로블록도이다.

도 15는 실시예 2의 또 다른 변경예를 나타내는 회로블록도이다.

도 16은 실시예 2의 또 다른 변경예를 나타내는 회로블록도이다.

*도면의 주요부분에 대한 부호의 설명*

1, 30, 47, 50, 55, 60, 70, 75, 80, 90, 95, 100, 105, 110 : 테스터

2 : 컨트롤러 3 : 기준신호 발생회로

4 : 테스트 회로 5, 9, 23, 40∼42 : 버퍼

6, 43, 87 : 고속전환 스위치

7, 8, 22, 24, 25, 37∼39 : 스위치

9 : 전류측정유닛 10, 44 : 부하회로

11, 81 : 부하회로용 전원 12, 13 : 비교기

14, 82 : 외부핀

20, 35, 51, 57, 62, 72, 76, 84, 91, 97, 102, 107, 112 : 인터페이스 회로

21, 36, 85 : 입력단자 26 : 출력단자

27 : DUT 45 : 신호 입출력단자

46 : 신호전송로

56, 61, 71, 96, 101, 106, 111 : 테스터 버스 제어회로

58, 98, 113 : 버퍼제어회로

63, 103, 114 : 스위치 제어회로

64 : 메모리 65 : AND 게이트

66 : 스위치 드라이버

본 발명에 관한 인터페이스 회로에서는, 각각 복수의 피시험 반도체장치에 대하여 설치되고, 그것들의 입력노드가 서로 접속되어, 각각이 반도체 시험장치의출력신호를 대응한 피시험 반도체장치에 전달시키는 복수의 버퍼회로가 설치된다. 따라서, 반도체 시험장치의 동일측 수를 복수배로 증가할 수 있어, 테스트 비용의 저감화를 도모할 수 있다. 또한, 복수의 분배경로의 각각에 버퍼를 설치했으므로, 복수의 피시험 반도체장치에 동일한 전류 및 동일파형의 신호를 제공할 수 있어, 테스트를 정확히 행할 수 있다.

또한, 본 발명에 관한 다른 인터페이스 회로에서는, 그 입력노드가 반도체 시험장치의 출력신호를 받는 제1 버퍼회로와, 제1 피시험 반도체장치로부터 출력된 신호의 반사를 억제하는 부하회로와, 제1 버퍼회로의 출력신호를 받는 제1 전환단자와, 제1 피시험 반도체장치에 접속되는 제2 전환단자와, 부하회로에 접속되는 제3 전환단자를 가지며, 반도체 시험장치의 출력신호를 제1 피시험 반도체장치에 제공하는 제1 모드시에는 제1 및 제2 전환단자 사이가 도통하고, 제1 피시험 반도체장치의 출력신호를 반도체 시험장치에 제공하는 제2 모드시에는 제2 및 제3 전환단자 사이가 도통하는 제1 전환회로와, 그 입력노드가 제2 전환단자에 접속되며, 제2 모드시에 제1 피시험 반도체장치의 출력신호를 반도체 시험장치에 전달시키는 제2 버퍼회로가 설치된다. 따라서, 인터페이스 회로와 피시험 반도체장치의 사이의 거리를 작게 함으로써, 반도체 시험장치와 피시험 반도체장치의 사이에서 미스매칭이 생기고 있는 부분의 길이를 작게 할 수 있다. 따라서, 신호의 반사의 영향을 작게 할 수 있어, 테스트를 정확히 행할 수 있다. 또한, 반도체 시험장치의 연명화를 도모할 수 있어, 테스트 비용의 저감화를 도모할 수 있다.

[발명의 실시예]

(실시예 1)

도 1은, 본 발명의 실시예 1에 의한 반도체 시험 시스템의 주요부를 나타내는 회로블록도이다. 도 1에서, 이 반도체 시험 시스템은, 테스터(1) 및 인터페이스 회로(20)를 구비한다. 테스터 1은, 컨트롤러(2), 기준신호 발생회로(3), 테스트회로(4), 출력버퍼(5), 고속전환 스위치(6), 스위치(7, 8), 전류측정유닛(9), 부하회로(LOAD)(10), 부하회로용 전원(11), 비 교기(12, 13) 및 외부핀(14)을 포함한다. 도 1에서는, 테스터(1)의 1개의 외부핀(14)과, 그것에 대응하는 부분만이 표시되어 있다. 실제로는, 외부핀(14)은 다수 설치되어 있다.

컨트롤러 2는, 여러가지의 제어신호를 소정의 타이밍으로 출력하고, 테스터(1) 전체를 제어한다. 기준신호 발생회로(3)는, 컨트롤러(2)에 의해 제어되고, 기준신호를 출력한다. 테스트회로 4는, 파형형성회로, 타이밍 발생회로, 스큐회로 및 판정회로를 포함하고, 예를 들면 LSI의 메모리부에의 기록데이터 신호를 출력함과 동시에, LSI의 메모리부로부터의 판독데이터 신호에 근거하여 LSI의 메모리부가 정상인지 아닌지를 판정한다.

고속전환 스위치 6은, 테스트회로(4)로부터의 전환신호 φS에 의해 제어되고, 3개의 전환단자(6a, 6b, 6c)를 포함한다. 테스터(1)에서 피시험 반도체장치(이하, DUT라 칭함)에 신호를 출력하는 경우는 전환단자 6a와 6b의 사이가 도통하고, 테스터(1)가 DUT의 출력신호를 받는 경우는 전환단자 6b와 6c의 사이가 도통한다.

출력버퍼 5는, 테스트회로(4)의 출력신호를 고속전환 스위치(6)의 전환단자6a에 전달시킨다. 스위치 7은, 고속전환 스위치(6)의 전환단자 6a와 외부핀(14)의 사이에 접속되고, DUT의 전압-전류특성의 측정시에 비도통으로 된다. 스위치 8은, 전류측정유닛(9)의 출력단자와 외부핀(14)의 사이에 접속되고, DUT의 전압-전류특성의 측정시에 도통상태로 된다. 전류측정유닛(9)은, 복수단계의 전압을 출력함과 동시에 각 전압의 출력시에서의 출력전류를 검출하여, DUT의 전압-전류특성을 측정한다.

부하회로 10은, 고속전환 스위치(6)의 전환단자 6c에 접속되어, DUT의 출력신호의 반사를 억제한다. 부하회로용 전원(11)은, 부하회로(10)에 소정의 전원전압을 제공한다.

비교기 12는, 외부핀(14) 및 스위치(7)를 통해 제공된 DUT의 출력신호의 전위가 소정의 전위 VOH보다도 높은지 아닌지를 판정하고, 판정결과에 따른 레벨의 신호를 테스트회로(4)에 제공한다. 비교기 13은, 외부핀(14) 및 스위치(7)를 통해 제공된 DUT의 출력신호의 전위가 소정의 전위 VOL(<VOH)보다도 낮은지 아닌지를 판정하고, 판정결과에 따른 레벨의 신호를 테스트회로(4)에 제공한다. 테스트회로(4)는, 비교기 12, 13의 출력신호와 DUT의 출력신호의 기대값을 비교하여, 비교결과에 따른 레벨의 신호를 출력한다.

인터페이스 회로 20은, 테스터(1)의 외부핀(14)과 n개(단, n은 자연수임)의 DUT(27.1∼27.n)를 결합하는 회로로서, 입력단자(21), 스위치(22, 24.1∼24.n, 25.1∼25.n), 버퍼(23.1∼23.n) 및 출력단자(26.1∼26.n)를 포함한다.

입력단자 21은 테스터(1)의 외부핀(14)에 접속되고, 출력단자(26.1∼26.n)는각각 DUT(27.1∼27n)의 소정의 외부단자에 접속된다. 스위치 22의 한쪽 전극은 입력단자(21)에 접속되고, 스위치 22의 다른쪽 전극은 버퍼(23.1∼23.n)의 입력노드에 접속된다. 스위치 24.1∼24.n의 한쪽 전극은 각각 버퍼(23.1∼23.n)의 출력노드에 접속되고, 스위치 24.1∼24.n의 다른쪽 전극은 각각 출력단자(26.1∼26.n)에 접속된다. 스위치 22, 24.1∼24.n의 각각은, 예를 들면 테스터(1)의 컨트롤러(2)에 의해 제어되고, 테스터(1)의 출력신호를 DUT(27.1∼27n)에 제공할 때에 도통상태로 된다.

버퍼 23.1∼23.n은, 테스터(1)로부터 입력단자(21) 및 스위치(22)를 통해 제공된 신호를 증폭하여 각각 DUT(27.1∼27.n)의 소정의 외부단자에 전달시킨다. 버퍼(23.1∼23.n)의 각각의 전압증폭율 Av는, 원하는 값으로 제어가능하게 되어 있어, 예를 들면 테스터(1)의 컨트롤러(2)에 의해 제어된다.

스위치 25.1∼25.n의 한쪽 전극은 모두 입력단자(21)에 접속되고, 그것들의 다른쪽 전극은 각각 출력단자(26.1∼26.n)에 접속된다. 스위치 25.1∼25.n의 각각은, 예를 들면 테스터(1)의 컨트롤러(2)에 의해 제어되고, 대응한 DUT의 전압-전류특성의 측정시에 도통상태로 된다.

다음에, 이 반도체 시험 시스템의 동작에 대하여 설명한다. 테스터(1)로부터 DUT(27.1∼37.n)에 신호를 제공하는 경우는, 테스터(1)에서, 고속전환 스위치 6의 단자 6a와 6b의 사이가 도통상태로 되고, 스위치 7이 도통상태로 되어, 스위치 8이 비도통상태로 된다. 또한, 인터페이스 회로(20)에서, 스위치 22, 24.1∼24.n은 도통상태로 되고, 스위치 25.1∼25.n이 비도통상태로 되어, 버퍼 23.1∼23.n의 전압증폭율 Av가 소정값으로 설정된다.

테스터(1)의 테스트회로(4)에서 생성된 신호는, 출력버퍼(5), 고속전환 스위치(6), 스위치(7), 외부핀(14), 입력단자(21) 및 스위치(22)를 통해 버퍼(23.1∼23.n)에 제공된다. 버퍼(23.1∼23.n)의 출력신호는, 스위치(24.1∼24.n ) 및 출력단자(26.1∼26.n)를 통해 DUT(27.1∼27.n)의 소정의 외부단자에 제공된다. 테스터(1)의 출력신호의 진폭전압을 Vt로 하고, 그 분해능을 △Vt로 하면, DUT(27.1∼27.n)에 제공되는 신호의 진폭전압은 Vt·Av가 되어, 그 분해능은 △Vt·Av가 된다.

DUT의 전압-전류특성의 측정시에는, 테스터(1)에서, 스위치 7이 비도통상태로 됨과 동시에 스위치 8이 도통상태로 된다. 또한, 인터페이스 회로(20)에서, 스위치 22, 24.1∼24.n이 비도통상태로 됨 과 동시에, 스위치 25.1∼25.n 중 어느 하나의 스위치(예를 들면 25.1)가 도통상태로 된다. 테스터(1)의 전류측정유닛(9)은, 스위치(8), 외부핀(14), 입력단자(21) 및 스위치(25.1)를 통해 DUT(이 경우는 27.1)의 전압-전류특성을 측정한다. DUT 27.1의 전압-전류특성의 측정이 종료한 후에는, 스위치 25.2∼25.n이 소정시간씩 순차 도통상태로 되고, DUT 27.2∼27.n의 전압-전류특성이 하나씩 순차 측정된다.

이 실시예 1에서는, 테스터(1)의 하나의 출력신호를 n개의 버퍼(23.1∼23.n)에서 증폭하여 n개의 DUT(27.1∼27.n)에 제공한다. 따라서, 테스터(1)의 출력신호의 수를 n배로 증가할 수 있어, 테스터(1)의 동일측 수를 증가나 하여 테스트 비용의 감소화를 도모할 수 있다. 또한, n개의 경로의 각각에 버퍼를 설치했으므로, n개의 DUT(27.1∼27.n)에 동일한 전류를 제공할 수 있어, n개의 DUT(27.1∼27.n)에 동일파형의 신호를 제공할 수 있다. 따라서, 테스트를 정확히 행할 수 있다.

또한, 버퍼(23.1∼23.n)의 전압증폭율 Av를 원하는 값으로 설정할 수 있으므로, Av<1로 함으로써 신호의 진폭전압이 낮은 DUT를 테스트할 수 있고, Av>1로 함으로써 신호의 진폭전압이 높은 DUT의 테스트도 할 수 있다. Av<1로 하는 경우는, 테스터(1)가 갖는 분해능보다도 작은 분해능으로 소진폭의 신호를 DUT에 제공할 수 있고, 테스터(1)에서는 테스트할 수 없었던 DUT도 테스트할 수 있다. 또한 Av>1로 하는 경우는, 테스터(1)의 출력진폭전압보다도 높은 진폭전압의 신호를 DUT에 제공하는 수 있고, 테스터(1)에서는 테스트할 수 없었던 DUT도 테스트할 수 있다. 따라서, 테스터(1)의 연명화를 도모할 수 있어, 신규 테스터의 도입을 억제하여 테스트 비용의 감소화를 도모할 수 있다.

또한, 버퍼(23.1∼23.n)를 입력단자(21) 및 출력단자(26.1∼26.n)에서 분리하기 위한 스위치(22, 24.1∼24.n)와, n개의 출력단자(26.1∼26.n) 중 어느 하나의 출력단자와 입력단자(21)를 선택적으로 접속하기 위한 스위치(25.1∼25.n)를 설치했으므로, DUT(27.1∼27.n)의 전압-전류특성을 하나씩 측정할 수 있다.

이때, 실제로는, 테스터(1)는 복수의 외부핀(14)을 구비하고, 인터페이스 회로(20)는 복수쌍의 스위치(22, 24.1∼24.n, 25.1∼25.n) 및 버퍼(23.1∼23.n)를 구비한다. 인터페이스 회로(20)는, 1개의 반도체기판 상에 형성해도 되고, 통상의 절연기판(디바이스 시험용 기판, 프로브 카드, 테스터 내 기판 등) 위에 탑재해도 된다. 또한, 인터페이스 회로(20)를 테스터(1) 내에 설치해도 된다. 또한, 복수의DUT를 1장의 테스트기판에 탑재함과 동시에, 인터페이스 회로(20)를 테스트기판에 탑재해도 된다.

(실시예 2)

도 2는, 본 발명의 실시예 2에 의한 반도체 시험 시스템의 주요부를 나타내는 회로블록도이다. 도 2에서, 이 반도체 시험 시스템은, 테스터(30) 및 인터페이스 회로(35)를 구비한다. 테스터(30)는, 도 1의 테스터(1)로부터 고속전환 스위치(6) 및 부하회로(10)를 제거한 것이다. 출력버퍼(5)의 출력노드는 스위치(7)를 통해 외부핀(14)에 테스트회로(4)로 생성된 전환신호 φS는, 인터페이스 회로(35)에 직접 제공된다. 부하회로용 전원(11) 및 비교기(12, 13)는, 인터페이스 회로(35)에 직접접속된다. 도 2에서는, 테스터(30)의 하나의 외부핀(14)과, 그것에 대응하는 부분만이 표시되어 있다. 실제로는, 외부핀(14)은 복수 설치된다.

인터페이스 회로 35는, 입력단자(36), 스위치(37∼39), 버퍼(40∼42), 고속전환 스위치(43), 부하회로(44) 및 신호 입출력단자(45)를 포함한다. 입력단자(36)는 테스터(30)의 외부핀(14)에 접속되어, 신호 입출력단자(45)는 DUT(27)의 하나의 데이터 신호 입출력단자에 접속된다.

고속전환 스위치 43은, 테스터(30)의 테스트회로(4)로부터의 전환신호 φS에 의해 제어되고, 3개의 전환단자(43a∼43c)를 포함한다. 테스터(30)로부터 DUT(27)에 데이터신호를 출력하는 경우는 전환단자 43a와 43b의 사이가 도통하고, 테스터(30)가 DUT의 출력신호를 받는 경우는 전환단자 43b와 43c의 사이에서 도통한다.

스위치 37은, 입력단자(36)와 버퍼(40)의 입력노드와의 사이에 접속된다. 버퍼(40)는, 테스터(30)로부터 입력단자(36) 및 스위치(37)를 통해 제공된 신호를 증폭하여 고속전환 스위치(43)의 전환단자(43a)에 제공한다. 스위치 38은, 고속전환 스위치(43)의 전환단자(43b)와 신호 입출력단자(45)와의 사이에 접속된다. 스위치(37, 38)는, 예를 들면 테스터(30)의 컨트롤러(2)에 의해 제어되고, DUT(27)의 전압-전류특성의 측정시에 비도통으로 된다.

스위치 39는, 입력단자(36)와 신호 입출력단자(45)의 사이에 접속되어, 예를 들면 테스터(30)의 컨트롤러(2)에 의해 제어되고, DUT(27)의 전압-전류특성의 측정시에 도통한다. 부하회로(44)는, 고속전환 스위치(43)의 전환단자(43c)에 접속되고, DUT(27)의 출력신호의 반사를 억제한다. 버퍼 41은, 부하회로용 전원(11)으로부터 출력된 부하회로용 전원전압을 증폭하여 부하회로(44)에 제공한다. 버퍼 42는, DUT(27)로부터 신호 입출력단자(45) 및 스위치(38)를 통해 제공된 데이터신호를 증폭하여, 테스터(30)의 비교기(12, 13)의 입력노드에 제공한다. 버퍼 42의 출력임피던스는, 버퍼 42와 비교기 12, 13과의 사이의 신호전송로의 임피던스에 매치(match)하여 설정되어 있다. 버퍼 40, 41, 42의 전압증폭율 Ava, Avb, Avc는, 원하는 값으로 제어가능하게 되고 있고, 예를 들면 테스터(30)의 컨트롤러(2)에 의해 제어된다.

다음에, 이 반도체 시험 시스템의 동작에 대하여 설명한다. 테스터(30)로부터 DUT(27)에 신호를 제공하는 경우는, 테스터(30)에서, 스위치 7이 도통함과 동시에 스위치 8이 비도통으로 된다. 또한, 인터페이스 회로 35에서, 스위치 39가 비도통이 되어, 스위치 37, 38이 도통하고, 고속전환 스위치(43)의 전환단자 43a와 43b의 사이가 도통하며, 버퍼(40)의 전압증폭율 Ava가 소정값으로 설정된다.

테스터(30)의 테스트회로(4)에서 생성된 신호는, 출력버퍼(5), 스위치(7), 외부핀(14), 입력단자(36), 스위치(37), 버퍼(40), 고속전환 스위치(43), 스위치(38) 및 신호 입출력단자(45)를 통해 DUT(27)의 데이터 입출력단자에 제공된다. 테스터(30)의 출력신호의 진폭전압을 Vta로 하고, 그 분해능을 △Vta로 하면, DUT(27)에 제공되는 신호의 진폭전압은 Vta·Ava가 되어, 그 분해능은 △Vta·Vva가 된다.

DUT(27)의 전압-전류특성의 측정시에는, 테스터(30)에서, 스위치 7이 비도통으로 되어, 스위치 8이 도통한다. 또한, 인터페이스 회로(35)에서 스위치 37, 38이 비도통이 되어, 스위치 39가 도통한다. 테스터(30)의 전류측정유닛(9)은, 스위치 8, 외부핀 14, 입력단자 36, 스위치 39 및 신호 입출력단자 45를 통해 DUT(27)의 전압-전류특성을 측정한다.

DUT(27)의 출력신호를 테스터(30)가 받는 경우는, 테스터(30)에서 스위치 7, 8이 비도통으로 된다. 또한, 인터페이스 회로(35)에서, 스위치 37, 39가 비도통이 되어, 스위치 38이 도통하고, 고속전환 스위치(43)의 전환단자 43b와 43c의 사이가 도통하여, 버퍼 41, 42의 전압증폭율 Avb, Avc의 각각이 소정값으로 설정된다. 부하회로용 전원(11)의 출력전압을 Vtb로 하면, 버퍼 41의 출력전압은 Vtb·Avb로 된다. DUT(27)의 출력신호의 진폭전압을 Vtc로 하면, 버퍼 42의 출력신호의 진폭전압은 Vtc·Avc로 된다.

DUT(27)의 출력 데이터신호는, 신호 입출력단자(45), 스위치(38) 및 버퍼(42)를 통해 비교기(12, 13)에 입력된다. 테스트회로(4)는, 비교기(12, 13)의 출력신호에 근거하여 DUT(27)의 판독 데이터신호의 논리레벨을 판정하고, 판정한 논리레벨이 기대값과 일치한 경우는 그 데이터신호가 판독된 어드레스는 정상이라고 판정하며, 판정한 논리레벨이 기대값과 일치하지 않은 경우는 그 데이터신호가 판독된 어드레스는 불량이라고 판정한다. 또한, 이때, 부하회로(44)에 의해 데이터신호의 반사가 억제된다.

도 3a 및 3b는, 이 실시예 2의 효과를 나타내는 도면이다. 도 3a 및 3b에서, 이 실시예 2에서는, 인터페이스 회로(35)의 버퍼(42)의 출력임피던스를 신호전송로(46)의 임피던스에 매치시켰으므로, 인터페이스 회로(35)를 DUT(27)의 근방에 설치함으로써, DUT(27)와 테스터(30)와의 사이의 전기적 거리 La가 짧아진다. DUT(27)의 출력임피던스와 신호전송로(46)의 임피던스가 미스매칭되면, 테스터(30)의 비교기(12, 13)에의 입력신호 VI의 파형에는 신호의 반사에 기인하는 단차가 발생한다. 그러나, 이 실시예 2에서는, 신호전송로(46) 중 미스매칭을 일으키고 있는 부분의 길이 La를 작게 했으므로, 신호의 반사의 영향이 작아져, 단차의 폭 Wa가 작아진다. 한편 종래는, 도 4a 및 4b에 나타내는 바와 같이, DUT(27)와 테스터(47)의 사이의 전기적 거리 Lb가 길어지고, 신호의 반사의 영향이 커져, 단차의 폭 Wb가 커진다.

또한, 출력버퍼(5)의 출력신호의 경로와 버퍼(42)의 출력신호의 경로를 분리했으므로, 테스터(30)의 출력신호와 DUT(27)의 출력신호와의 양쪽이 통과하는 영역이 짧아진다. 따라서, 테스터(30)의 출력모드와 판정모드의 전환기간에서의 판정금지기간이 짧아진다.

또한, 버퍼 40, 42의 전압증폭율 Ava, Avc의 각각을 원하는 값으로 설정할 수 있으므로, Ava<1.0<Avc로 함으로써 신호의 진폭전압이 낮은 DUT(27)를 테스트할 수 있고, Ava>1.0>Avc로 함으로써 신호의 진폭전압이 높은 DUT(27)의 테스트도 할 수 있다. Ava<1.0<Avc로 하는 경우는, 테스터(30)가 갖는 분해능보다도 작은 분해능으로 진폭의 신호를 DUT(27)에 제공할 수 있고, DUT(27)의 출력신호도 테스터(30)의 판정레벨로 판정할 수 있어, 테스터(30)에서는 테스트할 수 없었던 DUT(27)도 테스트할 수 있다. 또한 Ava>1.0>Avc로 하는 경우는, 테스터(30)의 출력진폭전압보다도 높은 진폭전압의 신호를 DUT(27)에 제공할 수 있고, DUT(27)의 출력신호의 진폭전압을 테스터(30)에서 판정 가능한 레벨까지 작게 할 수 있어, 테스터(30)에서는 테스트할 수 없었던 DUT(27)도 테스트할 수 있다. 따라서, 테스터(30)의 연명화를 도모할 수 있어, 신규테스터의 도입을 억제하여 테스트 비용의 감소화를 도모할 수 있다.

이때, 실제로는, 테스터(30)는 복수의 외부핀(14)을 구비하고, 인터페이스 회로(35)는 복수쌍의 스위치(37∼39), 버퍼(40∼42), 고속전환 스위치(43) 및 부하회로(44)를 구비한다. 인터페이스 회로(35)는, 하나의 반도체기판(칩) 상에 형성해도 되며, 통상의 절연기판(디바이스 시험용 기판, 프로브 카드, 테스터 내 기판 등) 상에 탑재해도 된다. 또한, 인터페이스 회로(35)를 테스터(30) 내에 설치해도된다. 또한, 복수의 DUT를 1장의 테스트기판에 탑재함과 동시에, 인터페이스 회로(35)를 테스트기판에 탑재해도 된다.

(변경예 1)

이하, 여러가지의 변경예에 대하여 설명한다. 도 5의 반도체 시험 시스템은, 테스터(50) 및 인터페이스 회로(51)를 구비한다. 테스터(50)는, 도 1의 테스터(1)와 도 2의 테스터(30)를 조합한 것이고, 인터페이스 회로(51)는, 도 1의 인터페이스 회로(20)와 도 2의 인터페이스 회로(35)를 조합한 것이다. 이 변경예 1에서는, 실시예 1과 2의 양쪽의 효과를 얻을 수 있다.

(변경예 2)

도 6의 반도체 시험 시스템은, 테스터(55) 및 인터페이스 회로(57)를 구비한다. 테스터(55)는, 도 5의 테스터(50)에 테스터 버스 제어회로(56)를 추가한 것이고, 인터페이스 회로(57)는, 도 5의 인터페이스 회로(51)에 버퍼제어회로(58)를 추가한 것이다. 테스터 버스 제어회로(56) 및 버퍼제어회로(58)는, 컨트롤러(2)로부터의 제어신호에 따라, 인터페이스 회로(57)의 버퍼(23.1∼23.n, 41∼43)의 전압증폭율을 원하는 값으로 개별로 설정한다. 따라서, 테스트 프로그램의 시퀀스 내에서 테스트 항목에 따라 버퍼(23.1∼23.n, 41∼43)의 각각의 전압증폭율을 원하는 값으로 변화시킬 수 있다.

(변경예 3)

도 7의 반도체 시험 시스템은, 테스터(60) 및 인터페이스 회로(62)를 구비한다. 테스터(60)는, 도 5의 테스터(50)에 테스터 버스 제어회로(61)를 추가한 것이고, 인터페이스 회로(62)는, 도 5의 인터페이스(51)에 스위치 제어회로(63)를 추가한 것이다. 스위치 제어회로(63)는, 도 8에 나타내는 바와 같이, 메모리(64)와, 각 스위치에 대응하여 설치된 AND 게이트(65) 및 스위치 드라이버(66)를 포함한다. 스위치(22, 24.1∼24.n, 25.1∼25.n, 37∼39)는, 이미 복수의 그룹으로 분할되어 있다. 메모리(64)는, 스위치(22, 24.1∼24.n, 25.1∼25.n, 37∼39)의 각각이 복수의 그룹 중 어느 하나의 그룹에 속해 있는지를 기억하고 있다.

예를 들면, 스위치 22, 24.1∼24.n은, 동일 그룹에 속하여, 일괄 제어된다. 버퍼 23.1∼23.n의 출력신호를 n개의 DUT에 제공할 때는, 메모리 64는 스위치 22, 24.1∼24.n에 대응하는 각 AND 게이트 65에 「H」레벨의 신호를 제공하고, 테스터 버스 제어회로와 스위치 22, 24.1∼24.n에 대응하는 각 스위치 드라이버 66을 결합시킨다. 테스터 버스 제어회로 61은, 컨트롤러 2로부터의 제어신호에 따라, n+1개의 스위치 드라이버 66을 통해 스위치 22, 24.1∼24.n을 일괄 제어한다. 이 변경예에서는, 복수의 스위치를 일괄하여 온/오프제어하므로, 스위치를 개별로 제어하는 경우에 비해 제어의 용이화 및 고속화를 도모할 수 있다.

(변경예 4)

도 9의 반도체 시험 시스템은, 테스터(70) 및 인터페이스 회로(72)를 구비한다. 테스터(70)는, 도 5의 테스터(50)에 테스터 버스 제어회로(71)를 추가한 것이고, 인터페이스 회로(72)는, 도 5의 인터페이스 회로(51)에 버퍼제어회로(58) 및 스위치 제어회로(63)를 추가한 것이다. 테스터패스제어회로(71)는, 도 6의 테스터 버스 제어회로(56)와 도 7의 테스터 버스 제어회로(61)와의 양쪽의 기능을 갖는다. 따라서, 이 변경예 4에서는, 도 6의 반도체 시험 시스템과 도 7의 반도체 시험 시스템의 양쪽의 효과를 얻을 수 있다.

(변경예 5)

도 10의 반도체 시험 시스템은, 테스터(75) 및 인터페이스 회로(76)를 구비한다. 테스터(75)는, 도 2의 테스터(30)에 테스터 버스 제어회로(61)를 추가한 것이고, 인터페이스 회로(76)는, 도 2의 인터페이스 회로(35)에 버퍼(40.1∼40.m)(단, m은 자연수임), 고속전환 스위치(43.1∼43.m), 스위치(38.1∼38.m, 39.1∼39.m), 출력단자(45.1∼45.m) 및 스위치 제어회로(63)를 추가한 것이다.

버퍼 40.1∼40.m의 입력노드는, 모두 버퍼 40의 입력노드에 접속된다. 고속전환 스위치 43.1∼43.m은, 입력단자 및 출력단자를 포함한다. 고속전환 스위치 43.1∼43.m의 입력단자는 각각 버퍼 40.1∼40.m의 출력노드에 접속되고, 그것들의 출력단자는 각각 스위치 38.1∼38.m의 한쪽 전극에 접속된다. 고속전환 스위치 43.1∼43.m은, 모두 테스트회로(4)로부터의 전환신호 φS에 의해 제어되고, 테스터(75)로부터 DUT에 신호를 제공하는 경우에 도통한다. 버퍼 40.1∼40.m의 전압증폭율은 제어가능하게 되어 있다.

스위치 38.1∼38.m의 한쪽 전극은 각각 고속전환 스위치 43.1∼43.m의 출력단자에 접속되고, 그것들의 다른쪽 전극은 각각 출력단자 45.1∼45.m에 접속된다. 스위치 38.1∼38.m은, 테스터(75)로부터 DUT에 신호를 출력하는 경우에 도통한다. 스위치 39.1∼39.m의 한쪽 전극은 모두 입력단자 36에 접속되고, 그것들의 다른쪽 전극은 각각 출력단자 45.1∼45.m에 접속된다. 스위치 39.1∼39.m은, DUT의 전압-전류특성의 측정시에 하나씩 순차 도통한다. 테스터 버스 제어회로(61) 및 스위치 제어회로(63)는, 스위치(37, 38, 38.1∼38.m, 39, 39.1∼39.m)를 복수의 그룹으로 분할하여, 그룹단위로 스위치(37, 38, 38.1∼38.m, 39, 39.1∼39.m)를 온/오프제어한다.

다음에, 이 반도체 시험 시스템의 동작에 대하여 설명한다. 테스터(75)로부터 DUT에 신호가 제공되는 경우는, 테스터(75)에서 스위치 7이 도통함과 동시에 스위치 8이 비도통이 되고, 인터페이스 회로(76)에서, 스위치 37, 38, 38.1∼38.m이 도통하고, 스위치 39, 39.1∼39.m이 비도통이 되어, 고속전환 스위치(43)의 전환단자 43a와 43b의 사이가 도통하고, 고속전환 스위치 43.1∼43.m의 입력단자 및 출력단자 사이가 도통한다. 테스터(75)의 출력신호는, 버퍼 40, 40.1∼40.m에서 증폭되어, 출력단자 45, 45.1∼45.m을 통해 m+1개의 DUT 단자에 제공된다.

테스터(75)가 DUT의 출력신호를 받는 경우는, 테스터(75)에서, 스위치 7, 8이 비도통으로 된다. 또한, 인터페이스 회로(76)에서, 스위치 37, 38.1∼38.m, 39, 39.1∼39.m은 비도통으로 되어, 스위치 8이 도통하고, 고속스위치(43)의 전환단자 43b와 43c의 사이가 도통한다. DUT의 출력신호는, 신호 입출력단자(45),스위치(38) 및 버퍼(42)를 통해 비교기(12, 13)에 제공된다.

DUT의 전압-전류특성의 측정시에는, 테스터(75)에서, 스위치 7이 비도통으로 되어, 스위치 8이 도통한다. 또한, 인터페이스 회로(76)에서, 스위치 37, 38.1∼38.m이 비도통으로 되고, 스위치 39, 39.1∼39.m은 하나씩 소정시간마다 도통한다. 전류측정유닛(9)은, 스위치 39, 39.1∼39.m 중 도통되어 있는 스위치를 통해 DUT의 전압-전류특성을 측정한다.

이 변경예 5에서는, 실시예 1, 2 및 변경예 3과 동일한 효과를 얻을 수 있다. 이때, 실제로는, 테스터(75)는 복수의 외부핀(14)을 구비하고, 인터페이스 회로(76)는 복수쌍의 스위치(37, 38.1∼38.m, 39, 39.1∼39.m), 버퍼(40, 40.1∼40.m, 41, 42), 고속전환 스위치(43, 43.1∼43.m) 및 부하회로(44)를 구비한다. 인터페이스 회로(76)는, 하나의 반도체기판(칩) 상에 형성해도 되고, 통상의 절연기판(디바이스 시험용 기판, 프로브 카드, 테스터 내 기판 등) 상에 탑재해도 된다. 또한, 인터페이스 회로(76)를 테스터(75) 내에 설치해도 된다. 또한, 복수의 DUT를 1장의 테스트기판에 탑재함과 동시에, 인터페이스 회로(76)를 테스트기판에 탑재해도 된다.

(변경예 6)

도 11의 반도체 시험 시스템은, 테스터(80) 및 인터페이스 회로(84)를 구비한다. 테스터(80)는, 도 1의 테스터(1)에 테스트회로(4), 출력버퍼(5), 고속전환 스위치(6), 스위치(7, 8), 전류측정유닛(9), 부하회로(10), 부하회로용 전원(11,81), 비교기(12, 13), 및 외부핀(82)을 추가한 것이다. 추가된 테스트회로(4)의 출력신호는, 추가된 출력버퍼(5), 고속전환 스위치(6) 및 스위치(7)를 통해 외부핀(82)에 제공된다. 외부핀(82)에 나타나는 신호는, 전환신호 φS1로서 인터페이스 회로(84)에서 사용된다. 부하회로용 전원(81)의 출력전압은, 인터페이스 회로(84)에 직접 제공된다.

인터페이스 회로 84는, 도 2의 인터페이스 회로 35에 입력단자(815), 인버터(86) 및 고속전환 스위치(87)를 추가한 것이다. 입력단자(85)는, 테스터(80)의 외부핀(82)에 접속된다. 전환신호 φS1은, 인버터(86)에서 반전되어 신호 /φS1이 된다. 고속전환 스위치(87)는, 입력단자 및 출력단자를 포함한다. 고속전환 스위치(87)의 입력단자는 버퍼(42)의 출력신호를 받고, 그 출력단자는 신호 입출력단자(36)에 접속된다. 고속전환 스위치 87은, 신호 /φS1에 의해 제어되고, 테스터(80)가 DUT의 출력신호를 받는 경우에 그 입력단자 및 출력단자 사이가 도통한다. 고속전환 스위치 43은, 전환신호 φS1에 의해 제어된다.

다음에, 이 반도체 시험 시스템의 동작에 대하여 설명한다. 테스터(80)의 신호를 DUT에 제공하는 경우는, 인터페이스 회로(84)에서, 스위치 37, 38이 도통하고, 스위치 39가 비도통으로 되어, 고속전환 스위치 43의 전환단자 43a와 43b의 사이가 도통하고, 고속전환 스위치 87의 입력단자 및 출력단자 사이가 비도통으로 된다. 테스터(80)의 출력신호는, 외부핀 14, 단자 36, 스위치 37, 버퍼 4, 고속전환 스위치 43, 스위치38 및 신호 입출력단자 45를 통해 DUT의 데이터 입출력단자에 제공된다.

테스터(80)가 DUT의 출력신호를 받는 경우는, 인터페이스 회로(84)에서, 스위치 37, 39가 비도통으로 되고, 스위치 38이 도통하여, 고속전환 스위치 43의 전환단자 43b와 43c의 사이가 도통하고, 고속전환 스위치 87의 입력단자 및 출력단자 사이가 도통한다. DUT의 출력신호는, 신호 입출력단자 45, 스위치 38, 버퍼 42, 고속전환 스위치 87, 신호 입출력단자 36 및 외부핀 14를 통해 테스터(80)에 제공된다.

DUT의 전압-전류특성을 측정하는 경우는, 인터페이스 회로(84)에서, 스위치 37, 38이 비도통으로 되고, 스위치 39가 도통하여, 고속전환 스위치 87의 입력단자 및 출력단자 사이가 비도통으로 된다. 이것에 의해, 테스터(80)의 외부핀(14)과 DUT의 신호단자가 버퍼(40∼42)를 통하지 않고 직접 접속되고, DUT의 전압-전류특성이 전류측정유닛(9)에 의해 측정된다.

이 변형예 6에서는, 실시예 2와 동일한 효과가 얻어지는 것 외에, 테스터의 개조가 적게 완료된다.

(변경예 7)

도 12의 반도체 시험 시스템은, 테스터(90) 및 인터페이스 회로(91)를 구비한다. 테스터(90)는, 도 1의 테스터(1)와 도 11의 테스터(80)를 조합한 것이고, 인터페이스 회로(91)는, 도 1의 인터페이스 회로(20)와 도 11의 인터페이스 회로(84)를 조합한 것이다. 이 변경예 7에서는, 실시예 1과 변경예 6의 양쪽의 효과를 얻을 수 있다.

(변경예 8)

도 13의 반도체 시험 시스템은, 테스터(95) 및 인터페이스 회로(97)를 구비한다. 테스터(95)는, 도 12의 테스터(90)에 테스터 버스 제어회로(96)를 추가한 것이고, 인터페이스 회로(97)는, 도 12의 인터페이스 회로(91)에 버퍼제어회로(98)를 추가한 것이다. 테스터 버스 제어회로(96) 및 버퍼제어회로(98)는, 컨트롤러(2)로부터의 제어신호에 따라, 인터페이스 회로(97)의 버퍼(23.1∼23.n, 41∼43)의 전압증폭율을 개별로 제어한다. 따라서, 테스트 프로그램의 시퀀스 내에서 테스트 항목에 따라 버퍼(23.1∼23.n, 41∼43)의 전압증폭율을 개별로 변화시킬 수 있다.

(변경예 9)

도 14의 반도체 시험 시스템은, 테스터(100) 및 인터페이스 회로(102)를 구비한다. 테스터(100)는, 도 12의 테스터(90)에 테스터 버스 제어회로(101)를 추가한 것이고, 인터페이스 회로(102)는, 도 12의 인터페이스 회로(91)에 스위치 제어회로(103)를 추가한 것이다. 테스터 버스 제어회로(101) 및 스위치 제어회로(103)는, 도 7 및 8에서도 설명한 바와 같이, 스위치(26.1∼26.n, 37∼39)를 복수의 그룹에 분할하고, 그룹단위로 스위치(26.1∼26.n, 37∼39)를 일괄 제어한다. 따라서, 스위치를 개별로 제어하는 경우에 비해, 스위치 제어의 용이화 및 고속화를 도모할 수 있다.

(변경예 10)

도 15의 반도체 시험 시스템은, 테스터(105) 및 인터페이스 회로(107)를 구비한다. 테스터(105)는, 도 12의 테스터(90)에 테스터 버스 제어회로(196)를 추가한 것이고, 인터페이스 회로(107)는, 도 12의 인터페이스 회로(91)에 버퍼제어회로(98) 및 스위치 제어회로(103)를 추가한 것이다. 테스터 버스 제어회로(106)는, 도 13의 테스터 버스 제어회로(96)와 도 14의 테스터 버스 제어회로(101)의 양쪽의 기능을 갖는다. 따라서, 이 변경예 10에서는, 변경예 8과 9의 양쪽의 효과를 얻을 수 있다.

(변경예 11)

도 16의 반도체 시험 시스템은, 테스터(110) 및 인터페이스 회로(112)를 구비한다. 테스터(110)는, 도 11의 테스터(80)에 테스터 버스 제어회로(111)를 추가한 것이고, 인터페이스 회로(112)는, 도 11의 인터페이스 회로(85)에 버퍼제어회로(113) 및 스위치 제어회로(114)와 도 10의 버퍼(40.1∼40.n), 고속전환 스위치(43.1∼43.m), 스위치(38.1∼38.m, 39.1∼39.m) 및 출력단자(45.1∼45.m)를 추가한 것이다. 따라서, 이 변경예 11에서는, 변경예 5, 6, 10의 효과를 얻을 수 있다.

이때, 이상의 실시예 1, 2 및 변경예 1∼11에서는 버퍼의 전압증폭율은 가변한다고 했지만, 버퍼의 전압증폭율을 일정값으로 고정해도 된다.

이번 개시된 실시예는 모든 점에서 예시로서 제한적인 것은 아니라고 생각되어야 할 것이다. 본 발명의 범위는 상기한 설명만이 아니며 특허청구의 범위에 의해 표시되고, 특허청구의 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.

이상과 같이, 본 발명에 관한 인터페이스 회로에서는, 각각 복수의 피시험 반도체장치에 대하여 설치되고, 그것들의 입력노드가 서로 접속되어, 각각이 반도체 시험장치의 출력신호를 대응한 피시험 반도체장치에 전달시키는 복수의 버퍼회로가 설치된다. 따라서, 반도체 시험장치의 동일측 수를 복수배로 증가할 수 있어, 테스트 비용의 저감화를 도모할 수 있다. 또한, 복수의 분배경로의 각각에 버퍼를 설치했으므로, 복수의 피시험 반도체장치에 동일한 전류 및 동일파형의 신호를 제공할 수 있어, 테스트를 정확히 행할 수 있다.

또한, 본 발명에 관한 다른 인터페이스 회로에서는, 그 입력노드가 반도체 시험장치의 출력신호를 받는 제1 버퍼회로와, 제1 피시험 반도체장치로부터 출력된 신호의 반사를 억제하는 부하회로와, 제1 버퍼회로의 출력신호를 받는 제1 전환단자와, 제1 피시험 반도체장치에 접속되는 제2 전환단자와, 부하회로에 접속되는 제3 전환단자를 가지며, 반도체 시험장치의 출력신호를 제1 피시험 반도체장치에 제공하는 제1 모드시에는 제1 및 제2 전환단자 사이가 도통하고, 제1 피시험 반도체장치의 출력신호를 반도체 시험장치에 제공하는 제2 모드시에는 제2 및 제3 전환단자 사이가 도통하는 제1 전환회로와, 그 입력노드가 제2 전환단자에 접속되며,제2 모드시에 제1 피시험 반도체장치의 출력신호를 반도체 시험장치에 전달시키는 제2 버퍼회로가 설치된다. 따라서, 인터페이스 회로와 피시험 반도체장치의 사이의 거리를 작게 함으로써, 반도체 시험장치와 피시험 반도체장치의 사이에서 미스매칭이 생기고 있는 부분의 길이를 작게 할 수 있다. 따라서, 신호의 반사의 영향을 작게 할 수 있어, 테스트를 정확히 행할 수 있다. 또한, 반도체 시험장치의 연명화를 도모할 수 있어, 테스트 비용의 저감화를 도모할 수 있다.

Claims

반도체 시험장치와 복수의 피시험 반도체장치를 결합하는 인터페이스 회로에 있어서,

각각 상기 복수의 피시험 반도체장치에 대응하여 설치되고, 그것들의 입력노드가 서로 접속되어, 각각이 상기 반도체 시험장치의 출력신호를 대응한 피시험 반도체장치에 전달시키는 복수의 버퍼회로를 구비한 것을 특징으로 하는 인터페이스 회로.
제 1 항에 있어서,

상기 반도체 시험장치는,

상기 복수의 버퍼회로를 통해 상기 복수의 피시험 반도체장치에 제공하는 신호를 생성하는 신호발생회로,

각 피시험 반도체장치의 전압-전류특성을 측정하는 측정회로,

테스트단자 및

제1 모드시에는 상기 신호발생회로와 상기 테스트단자를 결합하고, 제2 모드시에는 상기측정회로와 상기 테스트단자를 결합하는 전환회로를 구비하며,

상기 인터페이스 회로는,

그 한쪽 전극이 상기 테스트단자에 접속되고, 그 다른쪽 단자가 상기 복수의버퍼회로의 입력노드에 접속되며, 상기 제1 모드시에 도통하는 제1 스위칭소자,

그것들의 한쪽 전극이 각각 상기 복수의 버퍼회로의 출력노드에 접속되고, 그것들의 다른쪽 전극이 각각 상기 복수의 피시험 반도체장치에 접속되며, 상기 제1 모드시에 도통하는 복수의 제2 스위칭소자 및

그것들의 한쪽 전극이 모두 상기 테스트단자에 접속되고, 그것들의 다른쪽 전극이 각각 상기 복수의 피시험 반도체장치에 접속되며, 상기 제2 모드시에 소정시간씩 순차 도통하는 복수의 제3 스위칭소자를 구비한 것을 특징으로 하는 인터페이스 회로.
반도체 시험장치와 제1 피시험 반도체장치를 결합하는 인터페이스 회로에 있어서,

그 입력노드가 상기 반도체 시험장치의 출력신호를 받는 제1 버퍼회로,

상기 제1 피시험 반도체장치로부터 출력된 신호의 반사를 억제하는 부하회로,

상기 제1 버퍼회로의 출력신호를 받는 제1 전환단자와, 상기 제1 피시험 반도체장치에 접속되는 제2 전환단자와, 상기 부하회로에 접속되는 제3 전환단자를 가지며, 상기 반도체 시험장치의 출력신호를 상기 제1 피시험 반도체장치에 제공하는 제1 모드시에는 상기 제1 및 제2 전환단자 사이가 도통하고, 상기 제1 피시험 반도체장치의 출력신호를 상기 반도체 시험장치에 제공하는 제2 모드시에는 상기제2 및 제3 전환단자 사이가 도통하는 제1 전환회로 및

그 입력노드가 상기 제2 전환단자에 접속되고, 상기 제2 모드시에 상기 제1 피시험 반도체장치의 출력신호를 상기 반도체 시험장치에 전달시키는 제2 버퍼회로를 구비한 것을 특징으로 하는 인터페이스 회로.