KR20020075733A - 집적 회로 테스터의 소켓 보정을 위한 방법 및 장치 - Google Patents

Abstract

본 발명은 집적 회로를 테스트하는 동안 타이밍 정확도를 보정하는 방법 및 장치에 관한 것이다. ATE(automatic test equipment) 형태의 집적 회로 테스터는 테스트될 집적 회로와 동일한 관련 치수를 갖고, 테스트 고정 장치에 맞는 기준 블럭(더미 IC)에 대해 자신을 보정한다. 필요한 기준 블럭의 수는 타이밍 보정을 받을 테스트될 집적 회로 상의 신호 단자의 수와 동일하며, 여기서 일반적으로 신호 단자의 수는 테스트될 IC 상의 신호 단자의 전체 수보다 적고, 일반적으로 예를 들어 9개의 비교적 적은 수를 갖는다. 핀들이 소스 동기인 비교적 적은 수의 핀으로 그룹을 이루고 있는 높은 핀 카운트 집적 회로의 경우에 이것이 유용하다. 신호 트레이스는 세트 내의 각각의 기준 블럭의 공통 단자에 차동 신호 단자를 전기적으로 연결한다. 그 다음, 기준 블럭이 테스트 하의 IC인 것처럼 테스터 장치를 통해서 순환되어 타이밍이 보정된다. 이것으로 테스트 하의 IC 상의 작은 그룹의 입력/출력 핀에 대한 임계 타이밍 스큐 필요 조건에 대한 보정을 할 수 있다.

Description

집적 회로 테스터의 소켓 보정을 위한 방법 및 장치{METHOD AND APPARATUS FOR SOCKET CALIBRATION OF INTEGRATED CIRCUIT TESTERS}

관련 출원에 대한 상호 참조

본 발명은 2001년 3월 26일에 출원된 미국 특허 출원 번호 60/279,081호에 대한 우선권을 주장한다.

본 발명은 집적회로에 관한 것으로, 특히 집적 회로의 테스트에 관한 것이며, 보다 구체적으로는 집적 회로 테스트 장치의 시간 보정에 관한 것이다.

집적 회로인 빠른 메모리, 프로세서, 다양한 칩셋을 위한 고속 디지털 버스는 자주 그들의 입출력 단자(핀)에서의 신호에 대해 임계 타이밍 스큐 요구 조건을 갖는다. 이와 같은 집적회로는 일반적으로 예를 들어 초당 1 기가비트 이상의 입출력 데이터율을 갖는다. 이것은 종래 알려진 것보다 훨씬 더 엄격한 테스트 정확성 요구 조건이 되었다. 가능한 모든 보정(타이밍) 에러는 이들 높은 데이터율 디바이스에 의해 필요한 셋업(set-up), 유지 및 전파 딜레이 시간을 측정하는데 필요한 레벨로 테스터 장치 타이밍 정확도를 얻기 위해서 어드레스되어야 한다. 전형적인 보정 요구 조건은 50 피코초 내지 100 피코초의 타이밍 정확도이다.

다양한 인자가 그러한 정확도를 방해한다는 것은 잘 알려져 있다. 이들 인자에는 디바이스 인터페이스 보드 상의 트레이스(전도체) 길이가 포함된다. 상기 디바이스 인터페이스 보드는 테스트된 실질적인 집적 회로와 테스트 장치의 전자 부품(예를 들면, ATE-자동 테스트 장치) 사이에서 인터페이싱하는 조립체의 부품이다. 테스트 장치(테스터)의 적절한 타입의 실례로는 ITS9000KX, RDX2200 및 RDX2400이 있으며, 모두 Schlumberger Technologies, Inc에 의해 제공된다. 이들 디바이스 인터페이스 보드상에서, 트레이스 링크는 제조 공정 동안 조금 변할 수 있고, 케이블이 트레이스 대신에 사용된다면 상기 케이블은 제조 허용오차에 기인해서 디자인 길이와 매칭되지 않을 수 있다. 게다가, 디바이스 인터페이스 보드의 재료인 인쇄 회로 보드 또는 케이블에 사용된 절연 재료의 유전체 상수는 변할 수 있다. 게다가, 유전체는 예측할 수 없고 일반적으로 전파되는 신호의 주파수의 변화에 따라 달라지는 손실 인자를 갖는다. 또한 다수의 다른 제조 인자, 예를 들어 트레이스나 케이블에 기인한 AC 임피던스 변화, 땜납을 통해 만들어지는 임피던스 불연속성, 임피던스의 불연속성을 제공하는 전기적인 상호 연결 패드, 및 임피던스에 영향을 끼치는 케이블 말단 등이 움직이기 시작한다.

그 결과로서 일어나는 기술적인 문제는 주파수 의존 교류(AC) 손실, 변화 및 전파 지연의 반사이며, 이 모든 것들은 디바이스 인터페이스 보드의 보정을 복잡하게 하므로 테스트의 정확도를 감소시키는 경향이 있다.

이들 타이밍 에러를 측정하기 위한 시도는 타이밍의 정확도와 스큐의 검사를 실행하기 위한 수동 오실로스코프 측정을 포함한다. 자동화된 조사 측정은 수동오실로스코프 방법의 자동화된 버전이다. 또한, TDR(time domain reflection)은 전송 라인의 전파 지연을 측정하기 위한 기술이다. 이것은 소스 말단 드라이버(source terminated driver)를 사용하여 전송 라인을 따라 신호 전송하고, 드라이버 소스 임피던스의 전송 라인 측의 전송 라인에서 실질적인 전압 레벨을 관측함으로써 디바이스 인터페이스 보드와 관련해서 달성된다. 이것은 테스터로부터 디바이스 인터페이스 보드를 통한 신호 경로에 있는 집적 회로 소켓에 기인한 테스트 하의 장치(DUT)에서의 불연속성에 때문에 가능하다. 또한, 정확도에 영향을 끼치는 또 다른 불연속성이 있다.

또한, "소켓 보정을 위한 방법 및 장치"라는 제목으로 2000년 2월 28일에 출원되었으며, 계류 중이고 공동으로 소유된 미국 특허 출원 번호 09/514,708호를 참조하자. 상기 출원은 공동으로 발명되었으며 그의 전체 내용이 참고로 명세서에서 설명되며, 상기 출원에는 공통 프로브 테스터 채널을 테스트 하의 집적 회로 장치의 핀에서의 연속하는 개개의 채널로 스위칭하는데 도움이 되는 한 세트의 기준 블럭을 사용하여 테스트를 위한 보정이 기재되어 있다. 각 기준 블럭은 실제상 그의 핀들(단자) 중 몇몇 핀 사이가 단락된 트레이스를 포함하는 "더미(dummy)" 집적 회로이다. 각 기준 블럭이 테스터 장치의 테스트 하의 디바이스 소켓에 삽입될 때, 상기 기준 블럭은 신호 경로를 새로운 핀으로 전환시킨다. 각 기준 블럭 트레이스는 짧고, 상기 세트 내의 모든 블럭은 동일한 트레이스 길이를 갖는다. 상기 기준블럭은 일반적으로 실질적인 집적 회로 DUT와 동일한 외부 형태 및 치수를 갖도록 제조되어, 기준 블럭은 종래의 자동 디바이스 조정기를 사용하여 테스터 장치 소켓을 통해 순환될 수 있다.

필요한 기준 블럭의 수는 특정한 테스트 하의 디바이스에 대한 타이밍 보정을 받는 DUT 소켓 신호 단자의 수와 동일하다. 각 트레이스는 다른 신호 단자를 상기 세트 내의 각각의 기준 블럭 상의 공통 기준 단자에 연결한다. 타이밍 보정을 실행하기 위해, 기준 블럭은 멀티사이트(multi-site) 고정 장치를 사용하여 한 번에 단 하나의 고정 장치 상에 장착되거나, 다수의 기준 블럭이 병렬로 사용될 수 있다. 상기 고정 장치는 종래의 테스터 장치의 로드 보드, 최종적으로는 테스터 장치의 전자 부품에 대한 전기적인 접속을 제공한다.

그 다음, 테스터 장치는 기준 블럭의 신호 단자 상의 신호 펄스를 프로그램하고, 결과로 나타나는 펄스가 상기 기준 블럭의 기준 단자에서 발생할 때까지 경과한 시간의 양을 측정한다. 그 다음, 극성이 테스터 장치의 프로그램가능한 I/O 특성을 사용하여 반전되고, 테스터 장치는 상기 기준 블럭의 기준 단자 상의 신호 펄스를 프로그램한다(즉, 신호 흐름의 방향이 반전된다). 그 다음, 테스터 장치는 그 결과로 생긴 신호 펄스가 상기 기준 블럭의 신호 단자에서 발생할 때까지 경과한 시간의 양을 측정한다. 이들 상대적인 타이밍 오프셋 값은 테스터 장치의 메모리에 저장된다. 이들 단계들은 상기 세트 내의 각 기준 블럭에 대해 반복된다. 획득된 가장 높은 상대적인 오프셋 타이밍 값은 신호 단자 상의 신호 펄스의 프로그래밍("드라이빙(driving)"으로 알려짐) 및 신호 단자 상의 신호 펄스의 측정("비교"로 알려짐) 모두에 대한 테스터 타이밍을 보정하는데 사용된다. 기준 단자 상의 신호 펄스의 프로그래밍 및 기준 단자 상의 신호 펄스의 측정에 대한 상대적인타이밍 오프셋 간의 차이의 차를 동일하게 하도록 최종 보정 단계가 수행된다. 상기 최종 보정 단계는 여러 가지 다양한 방법으로 수행될 수 있다.

상기한 기준 블럭 방법과 장치가 여기에서 확대된다. 고속의 집적 회로에 대해, 테스터 보정을 위한 기준 블럭의 수는 테스트 하의 IC 디바이스 상의 핀(신호 단자)의 총 수보다 적은 경우가 있을 수 있다. 이것은 일반적으로 타이밍에 관하여 공유성을 갖는 테스트 하의 디바이스 상의 핀들의 그룹이 있는 경우이므로, 세트 내의 기준 블럭의 수가 각 그룹의 핀 수에만 제한될 수 있다. 그 다음, 동일한 블럭 세트가 DUT 상의 각 그룹의 핀을 조정하기 위해 사용된다. 이러한 상황의 한 실례로는 잘 알려진 소스 동기식 버스가 있고, 상기 소스 동기식 버스에서 테스트 하의 디바이스 상에 타이밍 목적이 아닌 다수의 핀이 있고, 이 핀들은 예를 들어 각각 8개의 핀을 갖는 다수의 그룹으로 세분되며, 각 그룹은 단일한 관련 클럭 신호를 갖는다. 이 경우, 테스트 하의 전체 디바이스는 각 그룹의 핀의 수보다 적은 수를 갖는 단일한 기준 블럭 세트를 사용하여 보정이 실행될 수 있다. 그러므로 테스트 하의 전체 디바이스는 예를 들면 720개의 입/출력 핀을 가질 수 있다. 그것들이 각각 9개의 핀을 갖는 80개의 그룹으로 분할되는 경우, 9개의 기준 블럭의 한 세트는 테스터 장치의 보정에 충분할 수 있다. 달리 말하면, 기준 블럭 기술은 엄격한 내부 보정 요구 조건으로 보다 적은 입출력 버스 그룹을 갖는 테스트를 수행하는 사람에 의해 알려진 많은 핀 카운트 디바이스에 유용하다. 상기 실례는 소스 동기식 버스이다. 다른 실례로는 소스 동기식 저전압 차동 신호 차동 버스가 있다. 저전압 차동 신호 버스의 경우, 기준 블럭 상에 차동 점퍼 트레이스를사용하는 것이 유리하다는 것이 알려져 있다. 즉, 두 개의 점퍼 트레이스가 각각의 기준 블럭 상에 제공된다.

또한, 또 다른 차동 타입의 보정은 차동(두 개의 신호) 버스에 대한 테스트 하의 디바이스로부터의 트루 및 바(하이 및 로우) 출력 신호 사이의 타이밍 스큐를 측정한다. 이 경우, 단지 두 개의 기준 블럭의 세트가 트루와 바 신호 채널로 사용된다.

또한, 본 명세서에 설명된 것처럼, 구성을 최적화하기 위해 기준 블럭에 대한 다양한 개선안이 알려져 있다.

본 발명의 목적은 테스트될 집적 회로에 대한 전기적인 접속을 형성하는 고정 장치 및 한 세트의 기준 블럭을 사용하여 집적 회로의 테스트 동안 타이밍 정확도를 보정하는 방법과 장치를 제공하는 것이다.

도 1은 본 발명에 따른 배치를 나타내는 도면,

도 2A는 본 발명에 따른 기준 블럭을 아래에서 본 도면,

도 2B는 본 발명에 따른 기준 블럭을 측면에서 본 도면,

도 3A 및 도 3B는 본 발명을 실행하는데 사용될 수 있는 고정 장치를 도시한 도면,

도 3C는 트레이에 있는 한 세트의 기준 블럭을 도시한 도면,

도 4A는 본 발명에 따른 기준 단자 정렬 블럭을 도시한 도면,

도 4B는 도 4A의 기준 단자 정렬 블럭이 사용되는 동안의 측면도,

도 5는 하나의 그룹의 핀들에 대한 하나의 기준 블럭 세트를 도시한 도면,

도 6은 두 개의 내부 서브그룹을 갖는 하나의 그룹의 핀들에 대한 하나의 기준 블럭 세트를 도시한 도면,

도 7은 차동 신호를 갖는 DUT에 대한 하나의 기준 블럭 세트를 도시한 도면, 및

도 8은 차동 트루/바 스큐 보정(differential true/bar skew calibration)에 대한 하나의 기준 블럭 세트를 도시한 도면이다.

※ 도면의 주요 부분에 대한 부호의 설명

103: 테스트 헤드 105: 로드보드

107: 고정 장치(소켓) 110: 기준 블럭

116: 측정점

도 1은 주로 본 발명과 함께 사용되는 종래 구성요소의 테스트 장치를 나타내는 도면이다. 기준 블럭(110)이 고정 장치(CUT 소켓)(107)에 삽입된다. 기준 블럭(110)은 본질적으로 테스터에 의해 테스트될 집적 회로(DUT)의 대용품으로, 실제 DUT와 같은 동일한 물리적인 위치에서 고정장치(107)를 통해서 로드보드(loadboard)(105)와 전기적인 접촉을 하기 위한 전기 접속을 갖는다. 로드보드(105)는 기준 블럭(110)으로부터 오는 전기 신호들을 물리적으로 분산시키고, 종래의 ATE 테스터(도시하지 않음)와 전기적으로 인터페이싱되는 테스트 헤드에 차례로 전기적으로 접속된다. ATE 테스터의 예로는 슐럼버거 코퍼레이션, ATE 디비전에서 생산되는 RDX 2200이 있다. 상기 테스터는 신호를 기준 블럭으로 전송하고, 또한 기준 블럭으로부터 오는 신호를 측정할 수 있다. 신호 도착의 측정 포인트(116)가 로드보드 레벨에 있는 것이 아니라 고정장치 레벨에 있다는 이점이 있다. 이것은 고려되어야 할 로드보드와 고정장치 사이의 전기 경로 길이가 테스터로부터 전송된 신호가 기준 블럭에 도달할 때(또는, 달리 기준 블럭으로부터의 신호가 테스터에 도달할 때)를 보다 정확히 결정하도록 한다. 비록 이 전기 경로 길이가 아주 명확히 크지 않을 수 있지만, 고성능 집적 회로의 특성을 정의할 때 중요하게 된다. 고정 장치에 위치하면서 최종적으로 테스트될 집적 회로(DUT)와 적당히 동일한 크기를 갖도록 기준 블럭(110)(가능하면 거의 제조 제한 조건이 주어지지 않음)이 만들어진다. 따라서 장치는 테스터가 가능한 의도된 DUT와 물리적으로 동일한 디바이스를 통해서 자신을 측정하도록 한다.

도 2A는 본 발명에 따른 한 세트의 기준 블럭(110a, 110b, 110c, 110d)을 아래에서 본 모습, 즉 각각의 기준 블럭이 위치되는 고정 장치에 의해 보여지는 것을 나타낸 도면이다. 4개의 기준 블럭(110a, 110b, 110c, 110d)이 도시되었지만, 이 숫자는 단순히 설명을 위한 것이라는 것에 주의해야 한다. 실질적으로 필요한 기준 블럭의 수는 공통의 타이밍 보정을 받는 DUT 상의 고속 신호 단자의 수와 동일하다.

묘사된 4개의 기준 블럭(110a, 110b, 110c, 110d)의 각각은 몇 개의 고속 신호 단자 위치(117a, 117b, 117c, 117d)와 단일 기준 단자(118a, 118b, 118c,118d)(단지 표현을 명확하기 위해 각각 막힌 구멍과 열린 구멍으로 도시되었음)를 갖는다. 각각의 기준 블럭에 대해, 기준 단자(118a, 118b, 118c, 118d)는 동일한 위치에 있다. 세트 내의 각각의 기준 블럭은 의도된 DUT와 동일한 물리적 위치에 하나의 기준 단자와 하나 이상의 신호 단자를 갖는다. 한 실시예에서, 두 개의 테스터 채널이 각각의 기준 블럭 상의 각각의 신호 단자에 연결된다. 제 1 테스터 채널(122)은 펄스를 신호 단자(드라이버)에 공급하고, 제 2 테스터 채널(124)은 신호 단자(비교기)로부터의 펄스들을 검출한다(표현을 명확하기 위해 하나의 단자만이 두 개의 테스터 채널에 연결되도록 도시하였음.) 이와 같은 단자는 이중 전송 라인(dual transmission line, DTL) 단자로 불린다. 선택된 기준 블럭은 자신이 정확한 타이밍 보정을 필요로 하는 단자가 되어서는 안되는데, 그 이유는 기준 단자는 자신을 다른 단자들과 동일한 정확도로 보정할 수 없기 때문이다. 선택된 공통 기준 단자는 DTL 단자가 아닌 것이 바람직하다. DTL 단자가 보정되려면, 드라이버와 비교기 모두에는 반사를 없애기 위해서 그들의 각각의 전송 라인의 말단에 50Ω이 제공된다. 또한, 필수적인 것은 아니지만, 선택된 기준 단자가 기준 블럭의 중앙에 위치되어서 신호 트레이스(120a, 120b, 120c, 120d)가 보다 쉽게 사용되도록 하는 것이 유용하다. 각각의 기준 블럭 상의 고유하고 단일한 고속 신호 단자를 각각의 기준 블럭 상의 기준 단자에 전기적으로 연결하기 위해 신호 트레이스(120a, 120b, 120c, 120d)가 사용된다.

각각의 기준 블럭 상의 각각의 신호 트레이스는 기준 블럭들의 세트의 나머지 멤버들에 사용되는 신호 트레이스에 물리적, 전기적으로 정확히 매칭되어서(테스트 목적과 동일함), 각각의 신호 트레이스와 관련된 전기 경로 길이가 거의 동일하게 되어야 한다. 여기서 사용되는 신호 트레이스의 길이는 약 10㎜이다. 전체 트레이스의 세트에 대한 길이의 변화는 0.5㎜보다 작다. 세트 내의 각각의 신호 트레이스의 임피던스는 약 50Ω이다. 각각의 신호 트레이스의 실제 저항은 1Ω이하이다. 신호 트레이스의 임피던스는 주로 기준 블럭에서 알려진 관련 유전체층의 두께에 의해 결정된다. 한 실시예에서, 기준 블럭은 종래의 인쇄 회로 기판과 마찬가지로 구리와 유전체 재료를 교대로 적층하여 만들어진다.

도 2B는 기준 블럭 중 하나(110a)를 측면에서 본 것을 나타낸다. 각각의 기준 블럭(110a)의 하부 에지에는 기준 블럭과 고정 장치 사이의 전기적인 접속을 위한 접점(126)들이 있다. 전술한 바와 같이, 기준 블럭 상의 전기적인 접속은 의도된 DUT 상의 전기적인 접속과 동일하다. 한 실시예에서, 전기 접속 접점은 땜납 볼이어서, 여기서는 기준 블럭(110a)에 대해 땜납 불이 묘사되어 있지만, 이에 제한되지는 안는다. 다른 전기적인 접속이 사용될 수 있다.

도 3A 및 도 3B는 본 발명에서 사용될 수 있는 고정 장치의 측면도와 평면도를 각각 나타낸다. 일반적으로, DUT를 로드보드(도시하지 않음)에 전기적으로 접속하기 위해 이와 같은 고정 장치(107) 내에 DUT가 위치되어, DUT 상의 각각의 개별적인 단자(핀)가 차례로 테스터(도시하지 않음)에 전기적으로 연결되게 된다. 또한, ATE 분야에서 고정 장치는 "소켓(socket)"으로서 알려져 있다. 여기서, 집적 회로를 테스트하기 전에, 기준 블럭이 먼저 고정 장치 내에 위치되어 테스터의 타이밍 보정이 실행되게 된다. 고정 장치(107)는 접점 관통 홀(130)을 통해 로드보드, 및 최종적으로는 테스터에 대한 전기적인 접속을 제공하기 위하여 바닥으로부터 돌출된 전기 접점(128)을 갖는다. 또한, 개별적인 고정 장치의 풋프린트(footprint)(132)가 도시되어 있다.

테스터의 타이밍 보정이 다음과 같은 방법으로 실시된다. 한 세트의 기준 블럭이 제조되는데, 세트 내의 기준 블럭의 수는 타이밍 보정을 받을 집적 회로 DUT 상의 신호 단자의 수와 동일하다. 세트에서의 기준 블럭들 중 하나가 고정 장치에 삽입된다. 전술한 바와 같이, 각각의 기준 블럭은 그 위에 신호 단자를 기준 단자와 전기적으로 접속시키는 신호 트레이스를 갖는다. 그 다음, 테스터는 신호 단자상의 펄스를 프로그램하고, 그 결과의 펄스가 기준 단자 상에 발생할 때까지 경과한 시간을 측정하면, 약 70㎰ 정도가 된다. 그 다음, 신호 흐름 방향(양극성)이 반전되고, 테스터는 기준 단자 상의 펄스를 프로그램한다. 그 다음, 테스터는 그 결과의 펄스가 신호 단자에 발생할 때까지 경과한 시간을 측정한다. 이들 상대적인 타이밍 오프셋 값이 테스터 메모리에 저장된다. 이들 단계들이 세트 내의 각각의 기준 블럭에 대하여 반복된다. 신호 단자 상의 펄스의 프로그래밍("드라이빙"), 및 신호 단자 상의 펄스의 측정("비교") 모두에 대한 테스터 타이밍을 보정하기 위해 획득된 가장 높은 상대적인 오프셋 타이밍 값이 사용된다. 이것은 여러 가지 방법으로 실행될 수 있다. 한 실시예에서, 테스터는 보정 레지스터와 타이밍 발생기를 갖는다. 보정 레지스터는 드라이빙 할 때와 비교할 때 얻어진 가장 높은 타이밍 오프셋 값을 매칭시키도록 상대적인 타이밍 오프셋 값을 조정한다. 그 다음, 타이밍 발생기는 이들 얻어진 가장 높은 타이밍 오프셋 값을 사용하여 테스터타이밍을 조정한다. 기준 단자 상의 펄스의 프로그램에 대한 상대적인 타이밍 오프셋과 기준 단자 상의 펄스의 측정에 대한 상대적인 타이밍 오프셋 간의 차이가 같아지도록 하는 최종 보정이 실행된다. 최종 보정에 대해서는 아래에서 자세히 논의된다. 다수의 기준 블럭을 고정 장치 내로 삽입하고 제거하는데 자동 부품 조정기가 사용될 수 있다. 도 3C는 사용할 준비가 되어 있는 한 세트의 기준 블럭이 있는 통상적인 자동 부품 조정기 로딩 트레이를 나타낸다.

도 4A는 기준 단자 정렬 블럭(138)을 아래에서 본 모습이다. 기준 단자 정렬 블럭(138)은 기준 단자에서 비교(신호 단자 상의 펄스를 프로그램하고, 그 결과의 펄스가 상기 기준 단자에서 관측될 때를 관측)하는 동안 발생하는 타이밍 오프셋이 기준 단자에서 드라이빙(기준 단자 상의 펄스를 프로그램하고, 그 결과의 펄스가 동일한 신호 단자에서 검출될 때를 측정)하는 동안 발생하는 타이밍 오프셋과 같아지도록 하는데 사용되는 추가 기준 블럭이다. 기준 단자 정렬 블럭(138)은 신호 트레이스(120)가 두 개의 고속 신호 단자(제 1 고속 신호 단자(140)와 제 2 고속 신호 단자(142))를 공통 기준 단자(118)(표현을 명확하게 하기 위해, 여기서는 원 안에 X 표시되어 있음)에 전기적으로 연결한다는 점에서 상기한 기준 블럭 세트의 다른 것과는 다르다. 이 단계에 기준 단자 정렬 블럭 상의 임의의 두 개의 고속 신호 단자가 사용될 수 있지만, 사용된 기준 단자가 항상 세트 내의 모든 기준 블럭 상의 신호 트레이스에 연결된 동일한 공통 기준 단자이어야 한다.

도 4B는 최종 보정에서 시간 오프셋을 같게 하는데 사용되는 기준 단자 정렬 블럭(138)을 단면도와 전기적인 개략도를 결합하여 나타낸 것이다. 통상적으로 테스터와 DUT 사이에 존재하는 상호 연결 회로의 몇몇 층들이 도식적인 방법으로 점선으로 도시되어 있다. 이들은 테스터(101), 로드보드(105), 및 고정 장치(107)를 포함한다. 테스터(101)는 드라이버 회로(144)와 비교기 회로(146)를 포함한다. 전도체(148)는 드라이버 회로와 비교기 회로를 기준 단자 정렬 블럭(138) 상의 공통 기준 단자(118)에 연결한다. 공통 기준 단자(118)가 제 1 신호 단자(140)로부터 수신된 신호 펄스를 구동할 때 전도체는 전기 경로 길이 "a"를 가지며, 이는 신호 단자(140)에 신호 펄스를 구동하는 것과 비교기 회로(146)에 의한 상기 신호 펄스의 검출 사이에서 관측되는 상대적인 시간 딜레이(A)에 기여한다. 또한, 공통 기준 단자(118)를 지나간 후, 신호 단자(140)에서의 상기 동일한 신호 단자 펄스의 구동과 비교기 회로(142)에서의 상기 신호 펄스의 검출 사이에서 상대적인 시간 딜레이(C)가 관측된다. 마찬가지로, 공통 기준 단자(118)가 테스터(101)로부터 신호 펄스를 수신하고 있을 때, 전도체는 다른 전기 경로 길이 "b"를 가지고, 상기 경로는 제 2 신호 단자에서 비교기에 의해 최종적으로 측정되며, 이는 시간 딜레이(B)에 기여한다. 전기 경로 길이 "a"와 "b"를 서로 동일하게 설정함으로써, 공통 기준 단자로 구동하는 동안 발생하는 타이밍 오프셋이 공통 기준 단자와 비교하는 동안 발생하는 타이밍 오프셋과 같아지게 된다.

전송 라인 이론에 따라서,

C = (A-a) + (B-b)

여기서 a를 b와 동일하게 설정하면,

C = (A-a) + (B-a)

가 산출되고, 수학식 2를 a에 대하여 풀면,

a = (A + B - c)/2

가 산출된다.

예를 들어, 딜레이(A, B 및 C)의 값이 각각 200㎰, 300㎰, 400㎰와 같은 것으로 알려져 있다고 가정하자. 그러면 수학식 3에 따라서 a에 대한 값은,

a = (200㎰ + 300㎰ - 400㎰)/2 = 50㎰ 또는 0.050㎱가 될 것이다.

그러면 이 50㎰의 전기 경로 길이는 최종 보정에서 테스터 타이밍을 조정하기 위하여 고려되어, 이것이 가정될 때 단일 펄스를 발사할 수 있게 될 것이다. 따라서 신호 단자 #1이 1㎱로 단일 펄스를 발사하도록 구성되었을 때, 전기 경로 길이 "a"를 고려하여 테스터는 0.05㎱ 빠른 0.95㎱로 단일 신호 펄스를 실제로 발사할 것이다. 마찬가지로, 테스터가 1㎱로 신호 단자 #1으로부터의 신호 펄스를 측정(비교)하도록 지령을 받았을 때, 전기 경로 길이 "a"를 고려하여 0.05㎱ 늦은 1.05㎱로 신호 펄스를 실제로 측정하게 될 것이다.

상기한 바와 같이, 최종 보정은 전기 경로 길이 "a"가 전기 경로 길이 "b"와 같아지도록 설정하는 것을 필요로 한다. 실제로, 기준 단자 정렬 블럭을 사용하여 이 최종 보정을 실행하는 데에는 여러 가지 방법이 있다. 제 1 방법에서, 세트 내의 모든 기준 블럭 상에서 A와 B의 측정이 이루어지고, 테스터 메모리의 타이밍 보정 룩업 테이블에 저장된다. 그 다음, 기준 단자 정렬 블럭 상에서 A, B 및 C의 값이 측정되고, 전기 경로 길이 "a"의 값이 계산된 다음, 타이밍 보정 룩업 테이블에 저장되어 있는 다른 모든 기준 블럭 측정값을 조정하는데 사용된다. 그 후, 테스터로부터 주어진 기준 블럭 상의 신호 단자로 보내진 각각의 타이밍 에지 이벤트에 대해, 타이밍 보정 룩업 테이블이 참고되어 타이밍이 조정된다. 제 2 방법에서, 먼저 기준 단자 정렬 블럭에서 딜레이(A, B 및 C)가 측정된 다음, a가 계산되어 기준 단자를 보정하는데 사용된다(즉, 전기 경로 길이 "a"와 "b" 사이의 오프셋을 결정한 후, "a"와 "b"를 서로 동일하게 설정한다). 그 다음, 세트 내의 나머지 기준 블럭에서 A와 B가 측정되어, 다른 추가적인 조정 없이 타이밍 보정 룩업 테이블에 사용될 수 있다. 상기한 두 가지 방법 모두 거의 동일한 테스터 타이밍 정확도를 산출하지만, 제 2 방법이 일정한 조건하에서 조금 더 정확할 수 있다. 그러나 제 2 방법은 먼저 사용될 수 있는 특정한 기준 블럭(기준 단자 정렬 블럭)을 필요로 한다. 이것은 자동 부품 조정기를 사용하여 항상 가능하지 않으므로, 제 1 방법이 자동 조정기를 사용하여 일반적으로 사용된다.

상기한 내용은 상술한 계류 중인 미국 출원 번호 09/514,708호의 명세와 유사하다.

이 방법(도 1 내지 도 4와 관련해서 상기에 설명된 바와 같은 방법)은 보정될 N개의 핀을 갖는 DUT가 적어도 N개의 고유한 기준 블럭들을 필요로 하는 기본적인 제한을 갖는 것으로 알려져 있다. 그러므로 이것은 예를 들어 600개의 I/O(입력/출력) 핀을 갖는 통상적인 큰 집적 회로와 같은 매우 많은 수의 핀들 갖는 DUT에 대한 DUT 소켓을 보정하는데 매우 유용하지 않다.

그러나 N개의 전체 핀 - N개의 블럭에 대한 이러한 제한에 예외가 있는 것이 확인되었다. 또한, 이 기준 블럭 기술은 각각의 그룹 내의 핀들 중에서만 엄격한 내부 보정 요구 조건을 갖는 다수의 입력/출력 핀들의 소그룹들을 갖는, 보다 많은 핀 카운트 DUT에 유용하다는 것이 알려져 있다. 이것의 실례로는 소스 동기식 DDR(Double Data Rate) 버스 IC가 있다. 다른 실례로는 소스 동기식 LVDS(Low Voltage Differential Signaling IC), 또는 RAC(Rambus ASIC Cell)가 일종의 메모리 버스인 다수의 RAC 채널을 갖는 IC가 있다.

소스 동기식 버스는 버스와 관련되는 입력 또는 출력 클럭 신호에 대해서만 타이밍이 지정되는 한 세트의 입력 또는 출력 전도체(이 경우, 집적 회로 상에 있음)이다("버스"는 여기서 I/O 신호를 실어 나르는 채널들의 그룹을 일반적으로 언급한다). 이 경우, 버스는, 버스가 관련 클럭 신호를 갖는 입력/출력 단자와 관련된 채널들의 각각의 묶음 또는 그룹이다. 테스트 하의 장치의 다른 모든 핀들에 대한 타이밍 관계는 훨씬 느슨하게 지정된다(또는 전혀 지정되지 않는다). 이것은 전체 DUT를 테스트하기 위한 테스터를 보정하기 위해 필요한 기준 블럭의 수를 드라마틱하게 감소시키는 것으로 확인되었다.

DDR의 경우, 예를 들어 메모리 제어기는 8개 데이터 버스(I/O) 핀의 16개 그룹으로 분할된 128개의 출력 핀들을 갖고, 각각의 그룹은 자신의 클럭 신호 및 클럭 핀을 갖는다. 따라서 클럭 신호 핀들을 포함해서 DUT 상에는 전체적으로 144개의 관련 핀들이 있다. 8개의 I/O 채널의 각각의 그룹 및 그의 수반된 클럭 신호채널은 관측의 타이밍 포인트로부터 독립적이다. 즉, 타이밍 목적상 그들은 서로에 대해서만 보정될 필요가 있다. 그러므로 9개의 다른 기준 블럭에 대한 9개의 삽입으로, 또한 DUT에 대한 모든 임계 소스 동기 타이밍이 보정될 수 있다. 이 방법에 따르면, 16개 그룹의 핀들의 각각에 대해, 블럭들의 세트 상의 9개의 모든 트레이스가 세트 내의 기준 블럭 중 각각의 기준 블럭 상에서 동일한 길이를 갖는다.

도 5는 선택된 프로브 핀(기준 단자)에 대한 DUT(150) 상에서 보정될 9개의 핀(152)을 나타낸다. (여기서는 DUT(150) 상의 4개 열의 핀만을 나타내는데, 각각의 열은 10개의 핀을 갖고, 또한 각각의 열에는 하나의 외부 그라운드 핀이 제공된다.) 도 5의 묘사는 기준 블럭의 아래쪽을 나타낸다는 점에서 도 2A의 묘사와 동일하고, 미국 특허 출원 번호 09/514,708호에 기술된 것과 유사하다.

상위 열에 있는 9개 핀의 그룹(152)은 8개의 I/O핀과 하나의 클럭 신호 핀을 포함한다. 9개의 대응하는 기준 블럭의 한 세트가 제공되는데, 그 중에서 블럭(154a, 154b, 154c, 154d)만이 도시되어 있고, 각각은 DUT(150)와 동일한 레이아웃을 갖는다. 따라서 세트 내의 전체 9개의 기준 블럭 중 4개의 블럭이 도시되어 있다. 각각의 블럭에는, 선택된 프로브 핀으로부터 다른 핀들 중 하나로의 점퍼(jumper)가 있다. 세트의 나머지 5개의 블럭(도시하지 않음)은 선택된 프로브 핀으로부터 상부 열에서 보정될 특정한 9개의 핀들 중 다른 하나로의 동일한 접속을 갖는다. 각각의 블럭에 있는 제 2 열의 핀 상에서 선택된 프로브 핀(156)은 트레이스(158a, 158b, 158c, 158d)에 의해 각각의 블럭의 그룹(152)의 핀(160a, 160b, 160c, 160d)에 각각 연결된다.

도 6은 도 5 방법의 확장 및 개량예를 나타내는 것으로, 다수의 핀들의 그룹의 보정이 실시된다. 예를 들어, 이것은 단지 9개 기준 블럭의 1세트를 사용하여 상기 언급한 144개의 핀 DDR 버스의 보정을 가능하게 한다.

도 6에서, DUT(170)는 각각이 9개의 핀(8개의 I/O 핀과 하나의 클럭 신호 핀)을 갖는 2개 그룹의 핀(172, 173)을 갖는다. 9개의 관련 기준 블럭의 한 세트가 있고, 상기 세트 내의 9개의 관련 기준 블럭 중 4개의 블럭(170a, 170b, 170c, 170d)만이 도시되어 있다. 각각의 기준 블럭은 제 2 열에 하나의 프로브 핀(176)을 갖고, 최하부 열에 하나의 프로브 핀(177)을 갖는다. 그러므로 각각의 블럭은 각각의 프로브 핀(176, 177)을 그룹(172, 173) 내의 각각의 핀에 연결하는 두 개의 트레이스를 갖는다. 예를 들어, 블럭(170a)은 프로브 핀(176)을 그룹(172) 내의 핀(180a)에 연결하는 트레이스(178a), 및 프로브 핀(177)을 그룹(173) 내의 핀(181a)에 연결하는 트레이스(179a)를 갖는다. 이에 의해 단일 기준 블럭을 사용하여 두 개의 경로가 보정되고, 이것은 동일한 기준 블럭 상의 16개 이상의 경로로 확대될 수 있다.

본 발명의 보정 방법을 실행하기 위해서, 일반적으로 예를 들어 ±50㎰ 내지 ±100㎰의 상대적으로 서로 가까운 모든 핀들의 타이밍을 재는 것에 의하여 보정하기 위해 종래 기술의 시간 영역 반사율 보정을 사용할 수 있다. 그 다음, 9개의 핀을 갖는 각각의 그룹에 대해 본 발명의 기준 블럭 기술이 사용되어, 상기 그룹의 멤버들의 서로에 대한 타이밍에 의해 보다 가깝게 그들을 정렬시키고, 상기 핀들의 그룹에 대한 보다 엄격한 타이밍 기준을 얻는다.

전술한 저전압 차동 신호(LVDS) 계획에서와 같은 차동 입력 또는 출력 채널을 보정하기 위해서 다른 관련 방법이 사용된다. LVDS는 예를 들어 로직 하이(high)와 로직 로우(low) 신호 사이에 400㎷ 내지 800㎷의 비교적 작은 전압 스윙을 갖는 저전압 차동 신호, 및 각각의 경우에 정반대 타입의 관련 상보성 신호를 사용하는 공지된 기술이다. 주 신호와 상보적인 신호는 일반적으로 각각 "트루(true)"와 "바(bar)"로서 불린다. 그러므로 차동 신호들은 언제나 이상적으로 동시에 스위칭되는 두 개의 신호를 필요로 한다. LVDS에 대한 임계 파라미터는 트루와 바 신호가 스위칭될 때 상기 신호들 사이의 스큐(시간 딜레이)이다. 도 7에 도시된 바와 같이 이 접속에서 테스터 보정을 위해 기준 블럭을 사용하는 것이 이로운 것으로 확인되었다. 여기에는 하부 열에 두 개의 선택된 프로브 핀이 있다. 차동 점퍼(쌍을 이룬 트레이스)가 각각의 기준 블럭에 존재한다. 즉, 트레이스가 도 7에 도시된 바와 같이 쌍을 이룬다.

따라서 도 7에서, DUT(190)는 신호법이 차동이라는 것을 제외하고는 도 6에서와 동일한 핀 배열을 갖는다. 두 개의 상부 열의 핀(192, 193)이 있고, 프로브 핀은 하부 열(194)로부터 (임의로)선택된다. 여기에서, 4개의 묘사된 관련 기준 블럭(190a, 190b, 190c, 190d)의 각각에 두 개의 선택된 프로브 핀은 핀(196, 197)이 있다. 보정될 그룹 내에 각각의 신호에 대해 하나의 블럭이 있고, 차동 신호들은 두 개의 핀 각각을 필요로 한다. 예를 들어, 기준 블럭(190a) 상에서 쌍을 이룬 트레이스(198a, 199a)는 각각 프로브 핀(196, 197)을 핀(200a, 201a)에 연결한다. DUT 상의 차동 신호 핀은 일반적으로 최상의 차동 매칭을 위해 인접해 있다.그러므로 각각의 기준 블럭 상의 인접한 프로브 핀은 쌍을 이룬 트레이스에 의해 가까운 I/O 및 클럭 신호 핀에 연결된다. 마찬가지로, 묘사된 다른 기준 블럭(190b, 190c, 190d)의 각각에 도시된 바와 같이 쌍을 이룬 트레이스가 존재한다.

이 배열로 인해 이들 단자들의 그룹 상의 트루/바 신호 스큐의 보정이 가능하게 된다. 도 7에 도시된 실례에서, 각각의 핀들의 열에는 9개의 LVDS 데이터(I/O) 핀과 하나의 차동 클럭 신호 핀이 있다. 이 실례에서, 다시 세트 내에 9개의 기준 블럭이 실제 존재하지만, 그 중 4개만이 도 7에 도시되어 있다. 세트 내의 나머지 기준 블럭은 상부 세트와 하부 열의 핀 사이의 동일한 차분 접속 배열을 사용하여 연결될 것이다.

도 8은 다른 신호법을 갖는 DUT로부터 출력된 트루 및 바(상보적인 신호) 사이의 또 다른 차동 신호 보정이 묘사되어 있다. 이 경우, 테스터는 트루 및 바 입력의 독립된 스큐 측정을 사용하여 단일 단자 방식으로 차동 신호를 측정할 수 있는 능력을 갖는다. 이 능력은 예를 들어 슐럼버거 테크놀로지 인코퍼레이티드가 공급하는 ITS9000RX, ITS9000ZX의 테스터 타입에 있다.

도 8은 차동 신호 설계를 갖는 두 개의 상부 열의 핀(221, 223)을 구비한 DUT(219)를 나타낸다. 여기서 관련 기준 블럭 세트는 열(221)에 있는 각각의 핀을 열(223)에 있는 인접한 핀과 연결하는 트레이스를 갖는 2개의 블럭(220a, 220b)만을 갖는다. 예를 들어, 블럭(220a) 상에서 열(221)의 핀(224a)이 트레이스(226a)에 의해 열(223)의 핀(228a)에 연결된다. 블럭(220b) 상에서, 열(221)의 핀(224b)이 트레이스(226b)에 의해 열(223)의 핀(228b)에 연결되는 교차 트레이스 배열이 사용된다. 이에 의해 두 개의 블럭(220a, 220b)이 세트를 이룬다. 목적은 각각의 차동 핀쌍에서의 트루 및 바 신호 사이의 오프셋을 결정(및 보정)하는 것이다. 이러한 목적을 위해, 차동 핀쌍이 두 개의 그룹(전체적으로 4개의 핀에 대해)으로 분리된다. 상기 두 개의 쌍은 신호법에 의해 관련될 필요가 없다. 그 다음, 두 개의 기준 블럭(220a, 220b)이 도 8에 도시된 바와 같이 제조된다. 4개의 핀을 갖는 각각의 그룹에 대한 4개의 모든 트레이스는 길이가 매칭되어야 한다. 트레이스 길이는 필요하다면 4개의 핀을 갖는 다른 그룹과 다를 수 있다. 지금, 그룹에 있는 4개의 핀들 중 어느 하나가 반대쪽의 쌍에 있는 2개의 핀에 대해 "프로브 핀"일 수 있고, 함께 정렬(보정)될 수 있다.

한 세트의 블럭 내의 모든 트레이스가 동일한 길이를 갖는 한 다른 트레이스 배열이 가능하다는 것에 주목하자. 각각의 열(221, 223)은 점선으로 도시된 바와 같이 세로열의 핀으로 분할되어, 4개의 핀의 세트가 하나의 신호 채널을 정의하도록 한다. 따라서 2개의 블럭을 갖고, 일반적으로 인접한 차동 쌍에 연결되어 변환되는, 도 8에 도시된 바와 같은 기준 블럭을 사용함으로써, 모든 비교되는 채널 사이의 스위칭 스큐가 측정되고 보정되어, 차동 스큐의 매우 정확한 측정이 이루어질 수 있다. 테스터는 적어도 하나의 쌍의 신호를 구동할 수 있어야 하고, 적어도 하나의 쌍의 신호를 비교할 수 있어야 한다. 테스터가 입력 차동 쌍에 전용되고, 출력 차동 쌍에 전용된 경우, 그들은 서로 하나의 입력 쌍 대 하나의 출력 쌍으로 그룹이 이루어져야 한다. 테스터의 각각의 "트루" 및 "바" 비교기는 인접한 핀의 트루 드라이브 출력인 공통 드라이버 프로브 핀을 관측할 수 있다. 그러므로 DUT의 모든 차동 신호 핀에 대해 두 개의 블럭을 삽입하는 것만으로 상대적인 스큐가 보정될 수 있다.

다음은 기준 블럭에 대한 구성의 개선예를 설명한다. 기준 블럭 상의 트레이스는 짧게 유지되지만 각각의 세트 내에서 길이가 매칭되고, 모두 각각의 블럭의 동일한 전도층 상에 있는 것이 바람직하다. 목적은 교류 손실을 줄이고, 전압 변동을 감소시키는 것이다. 기준 블럭이 최소의 전도층을 사용하고 양호한 기평면을 갖도록 구성되는 경우 가장 좋은 것으로 확인되었다. 블럭 제조의 한 실례로는 단일한 큰 인쇄 회로 기판(PCB) 패널에 모든 트레이스 컨넥터를 갖는 지정된 DUT 패키지 두께로 제조된 표준 인쇄 회로 기판 재료를 사용한다. 그 다음, 이 패널은 레이저 또는 다이아몬드 톱을 사용하여 각각의 블럭의 정확한 크기로 절단된다. 적절한 트레이스 패드가 존재하는 한 상기 트레이스를 연결할 필요가 있는 경우, 종래의 구리 전도체 재료를 사용하여 인쇄 회로 기판에 형성되는 것과 같이 볼 격자 어레이 땜납 볼이 인쇄 회로 기판 재료에 직접 설치될 수 있다.

일부 실시예에서 기준 블럭에 실제 DUT 상의 뚜껑과 매칭되는 모조 뚜껑을 제공하여 상기 기준 블럭이 자동 조정기 및 DUT 소켓에 정확히 맞도록 하는 것이 이로운 것으로 확인되었다. 매칭된 인쇄 회로 기판 재료 및 적절한 정전하 안전 플라스틱의 일부분이 일반적으로 상기 뚜껑과 같은 장소에 부착된다. 또한, 상기 기준 블럭 각각이 DUT와 동일한 무게를 가져서 자동 조정기에 의해 적절히 조정되는 것이 바람직하다. 자동 조정기에 의해 들어 올려질 기준 블럭의 표면은 부드러움의 면에서 실제 DUT의 표면과 유사해야 한다.

또한, 공통 프로브 핀(또한 기준 핀으로 언급함)의 선택이 중요한 것으로 확인되었다. 공통 프로브 핀은 가능한 한 높은 대역폭을 갖는 채널에 있어야 하고, 보정을 위해 테스트될 핀들의 전체 그룹에 가능한 한 물리적으로 가깝게 위치되어야 한다. 보정될 핀들의 그룹이 양방향성 입력/출력 핀을 포함하는 경우, 프로브 핀 또한 양방향성 입력/출력 핀이어야 한다.(일부의 DUT 및/또는 테스터 핀들은 단지 입력 또는 출력 핀일 수 있어서, 양방향성이 아니다.)

다른 관련 인자로는 프로브 핀이 연결되는 테스터의 비교되는 채널의 대역폭이 있다. 이것은 보정의 면에서 제한 인자이다. 도 4B 비교기의 대역폭이 도 4B의 드라이버의 대역폭에 가깝다면, 각각의 그룹 내의 각각의 핀에 동일한 트레이스 신호 손실을 갖는다는 것이 매우 중요하다.

특정한 DUT 핀이 이른바 "플라이바이(flyby)"핀인 경우 다른 것을 고려할 수 있다. 플라이바이는 DUT로 두 개의 전송 라인을 사용하는 핀을 말하는데, 하나의 전송 라인은 입력 신호용이고, 다른 하나는 출력 신호용이다. 이와 같은 플라이바이 핀은 일반적으로 기준 블럭 단자로의 두 개의 표준 로드를 나타낸다. 이것으로 추가적인 신호 감쇠가 일어나서 도 4B의 비교기 및 테스터의 다른 부분은 낮은 신호 진폭으로 잘 동작할 필요가 있다. 또한, 플라이바이 핀의 존재로 도 4B의 드라이버로 되돌아가는 추가적인 신호의 반사가 일어난다. 이러한 반사의 제거는 일반적으로 잘 매칭된 로드보드(도 1의 로드보드(105)), 트레이스 드라이버, 및 비교기 단말에 의해 얻어진다.

또한, 양호한 보정을 위해 기준 블럭에 대해 낮은 DUT 소켓 접점 저항을 갖는 것이 유용한 것으로 확인되었다. 테스터 장치는 타이밍 측정을 실행하기 전에 접점 저항을 조사해야 한다.

또한, 테스터 장치는 현재 소켓의 기준 블럭을 확인하기 위해 그의 접점 저항을 사용하여, 적절한 측정을 실행하고, 그 결과를 저장할 필요가 있다. 특정한 기준 블럭의 세트에 대한 보정의 끝에서, 테스터 장치(및 제어 관련 컴퓨터 프로그램)는 완전한 기준 블럭 세트가 테스트되었는지를 확인하기 위해 검사를 한 다음, 최종 보정 값을 계산한다. 병렬로 모두 테스트되는 DUT에 대해 다수의 소켓을 갖는 병렬 테스트 시스템에 대해, 기준 블럭들은 세트 내의 각각의 기준 블럭 중 적어도 하나가 각각의 소켓에서 측정되었는지를 확인하기 위해서 특정 순서 또는 여러번 자동 조정기를 통과할 필요가 있을 수 있다.

본 명세는 설명을 위한 것으로, 이에 제한되지 않는다. 이 명세에 비추어 볼 때 당 분야에 전문적인 지식을 가진 사람들은 추가적인 변형예가 가능하다는 것을 이해할 것이고, 추가적인 변형예는 첨부된 청구항의 범위 내에 있을 것이다.

상기한 바와 같이, 본 발명에 따른 집적 회로 테스터의 소켓 보정을 위한 방법과 장치를 제공함으로써 집적 회로의 테스트 동안 타이밍 정확도를 보정할 수 있다.

Claims (12)

1. 집적 회로 테스터의 타이밍을 보정하는 방법에 있어서,

   집적 회로의 하나의 기준 단자, 및 각각이 공통 타이밍 필요 조건을 갖는 복수의 그룹에 관련되는 하나 이상의 신호 단자와 전기적 연결을 갖는 고정 장치를 테스트될 집적 회로의 테스터에 대한 전기적 연결을 형성하기 위해 제공하는 단계,

   세트 내의 기준 블럭의 수가 상기 집적 회로 상의 각각의 그룹 내의 신호 단자의 수와 같고, 기준 블럭 각각이 상기 고정 장치 내로의 삽입에 적합하며, 상기 집적 회로에 위치하는 것과 동일한 위치에 하나 이상의 신호 단자와 하나의 기준 단자를 추가로 가지며, 또한 상기 집적 회로에 위치하는 것과 동일한 위치에 상기 고정 장치의 상기 전기적 연결과 전기적인 접촉을 갖는 전기적 연결을 가지는 한 세트의 기준 블럭을 제공하는 단계,

   상기 기준 블럭 중, 기준 블럭 상의 보정을 필요로 하는 각각의 그룹 내의 단일 신호 단자를 상기 기준 블럭 상의 기준 단자에 전기적으로 연결하는 신호 트레이스를 그 위에 배치하고 있는 선택된 기준 블럭을 상기 고정 장치 내에 삽입하는 단계,

   보정될 기준 블럭의 신호 단자 상의 펄스를 프로그램하는 단계, 및

   상기 프로그램된 펄스로부터 생긴 펄스들을 측정함으로써 보정을 실행하는 단계를 포함하는 것을 특징으로 하는 보정 방법.
2. 제 1 항에 있어서,

   상기 프로그래밍으로부터 생긴 펄스가 상기 기준 블럭의 기준 단자 상의 프로그램된 펄스로부터 발생할 때를 측정하는 단계,

   극성을 반전한 다음, 상기 기준 블럭의 기준 단자 상의 펄스를 프로그램하는 단계,

   상기 극성 반전으로부터 생긴 펄스가 상기 기준 블럭의 신호 단자에서 검출될 때를 측정하는 단계,

   상기 삽입 단계, 상기 펄스의 프로그래밍 단계, 그 결과의 극성을 측정하는 단계, 및 상기 세트 내의 각각의 고유한 기준 블럭에 대한 상기 결과의 펄스를 측정하는 단계를 반복하는 단계,

   상기 측정 단계로부터 각각의 신호 단자의 상대적인 타이밍 오프셋을 결정하는 단계,

   상기 결정 단계에서 얻어진 상대적인 타이밍 오프셋 값을 조정하여, 상기 신호 단자 상의 펄스를 프로그램하고 상기 신호 단자 상의 펄스를 측정하기 위한 테스터를 보정하기 위하여 상기 상대적인 타이밍 오프셋 값이 획득된 가장 높은 상대적인 타이밍 오프셋 값에 매칭되도록 하는 단계, 및

   상기 기준 단자 상의 펄스를 프로그램하기 위한 타이밍 오프셋과 상기 기준 단자 상의 펄스를 측정하기 위한 타이밍 오프셋이 같아지도록 보정을 실행하는 단계를 포함하는 것을 특징으로 하는 보정 방법.
3. 제 1 항에 있어서,

   자동 조정기를 사용하여 상기 기준 블럭을 상기 고정 장치 내에 삽입하는 단계를 추가로 포함하는 것을 특징으로 하는 보정 방법.
4. 제 1 항에 있어서,

   펄스를 신호 단자로 공급하는 제 1 테스터 채널 및 상기 신호 단자로부터 펄스를 검출하는 제 2 테스터 채널인 2개의 테스터 채널을 상기 기준 블럭 상의 각각의 신호 단자에 결합하는 단계를 추가로 포함하는 것을 특징으로 하는 보정 방법.
5. 제 1 항에 있어서,

   상기 신호 트레이스는 약 50Ω의 임피던스와 약 10㎜의 길이를 갖는 것을 특징으로 하는 보정 방법.
6. 제 1 항에 있어서,

   상기 보정을 실행하는 단계는 추가 기준 블럭를 사용하여 실행되고, 상기 추가 기준 블럭은 그 위에 상기 추가 기준 블럭의 기준 단자를 상기 추가 기준 블럭의 제 1 신호 단자 및 상기 추가 기준 블럭의 제 2 신호 단자에 전기적으로 연결하는 신호 트레이스를 배치하고 있는 것을 특징으로 하는 보정 방법.
7. 제 6 항에 있어서,

   상기 추가 기준 블럭을 상기 고정 장치 내에 삽입하는 단계,

   상기 제 1 신호 단자 상의 펄스를 프로그램하고, 상기 프로그램된 펄스로부터 생긴 펄스가 상기 테스터 및 상기 기준 단자에서 발생될 때를 측정하는 단계, 및

   상기 테스터 상의 펄스를 프로그램하고, 상기 프로그램된 펄스로부터 생긴 펄스가 상기 기준 단자 및 상기 제 2 신호 단자에서 발생될 때를 측정하는 단계를 추가로 포함하는 것을 특징으로 하는 보정 방법.
8. 제 1 항에 있어서,

   상기 테스트될 집적 회로는 소스 동기식 집적 회로이고, 각각의 그룹은 관련 클럭 신호를 갖는 것을 특징으로 하는 보정 방법.
9. 제 1 항에 있어서,

   상기 집적 회로는 상기 하나 이상의 신호 단자 상에 차동 신호법을 사용하고, 상기 기준 블럭 상의 신호 트레이스는 쌍으로 배치되는 것을 특징으로 하는 보정 방법.
10. 제 9 항에 있어서,

    상기 하나 또는 두 개의 기준 블럭 상의 신호 트레이스는 인접한 상기 신호 단자의 차동 쌍에 연결되는 것을 특징으로 하는 보정 방법.
11. 기준 블럭 각각이 테스트될 집적 회로를 테스터에 전기적으로 연결하는 고정 장치 내로 삽입하는데 적합하고, 세트 내의 기준 블럭의 수는 상기 집적 회로 상의 테스트를 받을 신호 단자의 수와 동일하며, 상기 신호 단자는 각각의 그룹이 공통 타이밍 필요 조건을 갖는 복수의 그룹에 관련되는 있는, 한 세트의 기준 블럭에 있어서,

    상기 기준 블럭의 수는 각각의 그룹 내의 신호 단자의 수와 동일하고, 각각의 기준 블럭은 상기 집적 회로에 위치하는 것과 동일한 상대적인 위치에 하나의 기준 단자 및 하나 이상의 신호 단자를 가지며, 또한 상기 집적 회로에 위치하는 것과 동일한 위치에 상기 고정 장치와의 전기적인 접촉을 형성하기 위한 전기적 연결을 갖는 것을 특징으로 하는 한 세트의 기준 블럭.
12. 테스트될 집적 회로를 테스터에 전기적으로 연결하는 고정 장치, 및

    한 세트의 기준 블럭을 포함하는 결합 장치에 있어서,

    상기 한 세트의 기준 블럭 각각은 상기 고정 장치 내로 삽입하는데 적합하고, 상기 세트 내의 기준 블럭의 수는 상기 집적 회로 상의 테스트를 받을 신호 단자의 수와 동일하며, 상기 신호 단자는 각각의 그룹이 공통 타이밍 필요 조건을 갖는 복수의 그룹에 관련되며, 상기 기준 블럭의 수는 각각의 그룹 내의 신호 단자의 수와 동일하고, 각각의 기준 블럭은 상기 집적 회로에 위치하는 것과 동일한 상대적인 위치에 하나의 기준 단자 및 하나 이상의 신호 단자를 가지며, 또한 상기 집적 회로에 위치하는 것과 동일한 위치에 상기 고정 장치와의 전기적인 접촉을 형성하기 위한 전기적 연결을 갖는 것을 특징으로 하는 결합 장치.