JPS6030898B2 - ロジツク・アナライザの入力装置 - Google Patents
ロジツク・アナライザの入力装置Info
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- JPS6030898B2 JPS6030898B2 JP56073326A JP7332681A JPS6030898B2 JP S6030898 B2 JPS6030898 B2 JP S6030898B2 JP 56073326 A JP56073326 A JP 56073326A JP 7332681 A JP7332681 A JP 7332681A JP S6030898 B2 JPS6030898 B2 JP S6030898B2
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- logic
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3177—Testing of logic operation, e.g. by logic analysers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/25—Testing of logic operation, e.g. by logic analysers
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- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Tests Of Electronic Circuits (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明はロジック・アナラィザの入力装置、特に複数の
入力チャネルの遅延時間を等しくする遅延時間補償回路
を有するロジック・ァナラィザの入力装置に関する。
入力チャネルの遅延時間を等しくする遅延時間補償回路
を有するロジック・ァナラィザの入力装置に関する。
最新の電子機器は種々の集積回路ロジック・システム（
例えばマイクロプロセッサに用いられる）を利用してい
るが、この種のロジック・システムの動作は非常に複雑
である。
例えばマイクロプロセッサに用いられる）を利用してい
るが、この種のロジック・システムの動作は非常に複雑
である。
上述のロジック・システムを有する電子機器の設計及び
故障修理には複雑なテスト機器が不可欠であり、この目
的のためにはロジック・アナラィザが特に有用である。
現在のロジック・アナラィザの殆んどは、例えば１６チ
ャネル程度までの入力チャンネルを有するマルチ・チャ
ンネル・プローブを具え、入力されたデジタル・データ
を記憶して陰極管（ＣＲＴ）スクリーン或いは他の適当
な表示装置上に表示する。
故障修理には複雑なテスト機器が不可欠であり、この目
的のためにはロジック・アナラィザが特に有用である。
現在のロジック・アナラィザの殆んどは、例えば１６チ
ャネル程度までの入力チャンネルを有するマルチ・チャ
ンネル・プローブを具え、入力されたデジタル・データ
を記憶して陰極管（ＣＲＴ）スクリーン或いは他の適当
な表示装置上に表示する。
尚、プローブは入力チャンネル数に相当する入力ライン
を有する。ところで、複数の入力ラインの長さを正確に
等しくすることは非常に困難であり、各入力ラインの長
さの差異（即ち信号伝達時間差）によってクロツク・チ
ャンネルとデータ・チャンネル相互間の信号伝達時間に
差が生じて測定誤差の原因となる。したがって、時間的
にずれたロジック信号がロジック・アナライザのＣＲＴ
スクリーン上に表示されることとなる。例えば、柚秒の
取込み速度でのセット・アップ時間は机秒のゼロ・ホー
ルド時間を必要とするので、上述の誤差は特に高速取込
み速度を有する電子機器では無視できない。したがって
、本発明の目的はクロツク及びデー夕・チャンネル相互
間の信号伝達時間を等しくするロジック・アナラィザの
入力装置を提供することである。
を有する。ところで、複数の入力ラインの長さを正確に
等しくすることは非常に困難であり、各入力ラインの長
さの差異（即ち信号伝達時間差）によってクロツク・チ
ャンネルとデータ・チャンネル相互間の信号伝達時間に
差が生じて測定誤差の原因となる。したがって、時間的
にずれたロジック信号がロジック・アナライザのＣＲＴ
スクリーン上に表示されることとなる。例えば、柚秒の
取込み速度でのセット・アップ時間は机秒のゼロ・ホー
ルド時間を必要とするので、上述の誤差は特に高速取込
み速度を有する電子機器では無視できない。したがって
、本発明の目的はクロツク及びデー夕・チャンネル相互
間の信号伝達時間を等しくするロジック・アナラィザの
入力装置を提供することである。
本発明の他の目的はク。
ック及びデータ・チャンネル相互間の信号伝達時間差を
補償する際に用いるプローブを提供することである。以
下、添付の図面を参照して本発明の好適な一実施例を説
明する。
補償する際に用いるプローブを提供することである。以
下、添付の図面を参照して本発明の好適な一実施例を説
明する。
第１図は本発明に係る入力装置を有するロジック・アナ
ラィザの簡略斜視図である。ブローブー川ま、プローブ
・ポツド１２、短かし・絶縁被覆導線１４、コネクタ（
接続臭）Ｃ、プローブ・チップ１６、ケーブル１８、デ
ータ・コネクタ２０を有し、プローブ・ポツド１２はコ
ネクタＣを接続する端子接続部２６を有する。図示の実
施例では、プローブ１川まは説明の便宜上５本の入力ラ
イン（４チャンネルのデータ・ライン及び１チャンネル
のクロツク・ライン）を有するが、実際には更に多数の
入力ラインを設けるのが普通である。コネクタＣを夫々
入力ライン１４の入力側端に接続する。一端に従来の適
当なクリップ１７を取り付けたプローブ・チップ−１６
の他端を着脱可能にコネクタＣに接続し、クリップ１７
を介して被測定電子機器からのロジック・データを入力
する。本実施例では、プ。ーブ・ポッド１２は、例えば
ＦＥＴ（電界効果型トランジスタ）を用いた５個の緩衝
増幅器を有し、緩衝増幅器の出力端は、夫々ケーブル１
８内の対応する信号伝達ライン及びデータ・コネクタ２
０を介して、ロジック・アナラィザ２４のデータ入力ボ
ート２２に接続している。データ入力ボート２２は、４
個のデータ入力端、外部クロック信号入力端及び遅延時
間補償用のクロツク信号出力端とを有する。ロジック・
アナラィザ２４内の５個の比較器（第３図参照）は、夫
々対応するプローブ・チップ１６からのロジック信号を
受けて各比較器毎に所定の基準値ＶＴＨ（ＴＴＬレベル
、ＥＣＬレベル等）と比較する。本発明の特徴の一つは
、コネクタ端子部２６を有するプローブ・ポツド１２を
使用したことであり、その機能については第２図を参照
して後述する。入力チャンネル間の信号遅延を等しくす
る操作の際には、コネクタＣをプローブ・チップ１６か
らはずしてコネクタ端子部２６に接続する。ロジック・
アナライザ２４は、入力データ信号を処理してＣＲＴス
クリーン２８上に波形或いは所望の符号等で表示するた
めの回路を有する。第２図はプローブ・ポッド１２及び
これに付属した部分の拡大平面図である。
ラィザの簡略斜視図である。ブローブー川ま、プローブ
・ポツド１２、短かし・絶縁被覆導線１４、コネクタ（
接続臭）Ｃ、プローブ・チップ１６、ケーブル１８、デ
ータ・コネクタ２０を有し、プローブ・ポツド１２はコ
ネクタＣを接続する端子接続部２６を有する。図示の実
施例では、プローブ１川まは説明の便宜上５本の入力ラ
イン（４チャンネルのデータ・ライン及び１チャンネル
のクロツク・ライン）を有するが、実際には更に多数の
入力ラインを設けるのが普通である。コネクタＣを夫々
入力ライン１４の入力側端に接続する。一端に従来の適
当なクリップ１７を取り付けたプローブ・チップ−１６
の他端を着脱可能にコネクタＣに接続し、クリップ１７
を介して被測定電子機器からのロジック・データを入力
する。本実施例では、プ。ーブ・ポッド１２は、例えば
ＦＥＴ（電界効果型トランジスタ）を用いた５個の緩衝
増幅器を有し、緩衝増幅器の出力端は、夫々ケーブル１
８内の対応する信号伝達ライン及びデータ・コネクタ２
０を介して、ロジック・アナラィザ２４のデータ入力ボ
ート２２に接続している。データ入力ボート２２は、４
個のデータ入力端、外部クロック信号入力端及び遅延時
間補償用のクロツク信号出力端とを有する。ロジック・
アナラィザ２４内の５個の比較器（第３図参照）は、夫
々対応するプローブ・チップ１６からのロジック信号を
受けて各比較器毎に所定の基準値ＶＴＨ（ＴＴＬレベル
、ＥＣＬレベル等）と比較する。本発明の特徴の一つは
、コネクタ端子部２６を有するプローブ・ポツド１２を
使用したことであり、その機能については第２図を参照
して後述する。入力チャンネル間の信号遅延を等しくす
る操作の際には、コネクタＣをプローブ・チップ１６か
らはずしてコネクタ端子部２６に接続する。ロジック・
アナライザ２４は、入力データ信号を処理してＣＲＴス
クリーン２８上に波形或いは所望の符号等で表示するた
めの回路を有する。第２図はプローブ・ポッド１２及び
これに付属した部分の拡大平面図である。
プローブ・ポッド１２はデスキユー・ポツド、即ち矩形
で示した端子Ｔ，〜Ｔ５を有する。端子Ｔ，〜Ｔ５には
、ロジック・アナラィザ２４で発生した共通クロック信
号を、データ・コネクタ２０及びケーブル１８内のクロ
ック・ラインを介して印加する。端子Ｔ，〜公に印加し
たクロツク信号は等しいので、端子Ｔ，〜Ｔ５からロジ
ック・アナライザ２４内の取込み記憶装置までの信号遅
延時間が同一であれば、ロジック・アナライザ２４のＣ
ＲＴスクリーン上に表示される波形は時間的にずれるこ
とはない。しかし、実際には、入力ライン１４の長さ及
びケーブル１８内の信号伝達ラインの長さの差、比較器
の応答時間差及びその他の要因によって、入力チャンネ
ル間に信号遅延時間差が生ずるので、表示波形に時間的
なずれが生ずる。本発明はこのような入力チャンネル間
の信号遅延時間差を補償するものである。入力チャンネ
ルの信号伝達時間の補償は、コネクタＣ．〜Ｃ５を夫々
端子Ｔ．〜Ｔ５に接続して行う。第３図を参照して、本
発明に係るロジック・アナラィザの入力装置の回路動作
（信号遅延時間差の補償）について説明する。破線で示
すブロック３０の装置はプロープ１０内に組み込まれ、
他の破線で示すブロック５０の装置はロジック・アナラ
ィザ２４内に設けられる。ブロック３０は、端子Ｔ，〜
Ｔ５、コネクタＣ，〜Ｃ５（夫々チャンネルＩ〜４及び
外部クロック・チャンネルに対応）、緩衝増幅器３３，
３５，３７，３９，４１、端子Ｔ，〜Ｌに夫々接続した
５個の出力端を有するゲート回路３２を含む。一方、ブ
ロック５０は、比較器３４，３６，３８，４０，４２、
クロツク信号発生器５２、ＴＴＬ（トランジスタ・トラ
ンジスタ・ロジック）／ＥＣＬ（ヱミッタ結合ロジック
）レベル変換器５４、タップ付遅延線７０〜７６、固定
遅延線７８、マルチプレクサ５６〜６２、制御器６４及
び６６、入力ラツチ回路６７、及びＣＰＵ（中央処理装
置、取込んだデータを記憶する記憶装置を含む）６８を
有する。クロック発生器５２からのＴＴＬレベルのクロ
ック信号は、ＴＴＬ／ＥＣＬレベル変換器５４でＥＣＬ
レベルに変換され、同軸ケーブル３１を介してゲート回
路３２の入力端に印加される。ゲート回路３２は５個の
等しい入力クロツク信号を端子Ｔ，〜Ｔ５に印加する。
よって、クロック信号発生器５２、レベル変換器５４及
びゲート回路３２はロジック信号供給手段を構成する。
入力チャンネル間の遅延時間差を補償する場合には端子
Ｔ，〜広を夫々コネク夕Ｃ，〜Ｃ５に接続するので、ゲ
ート回路３２からの等しい入力クロック信号が、夫々、
端子Ｔ，〜Ｔ５、コネクタＣ，〜Ｃ５、及び緩衝増幅器
３３，３５，３９，４１を介して比較器３４，３６，３
８，４０，４２の一方の入力端に印加される。比較器３
４〜４２の他方の入力端にはＥＣＬレベルの適当な基準
値（例えば、約３．６５Ｖ）を加える。比較器３４〜４
２は、入力クロック信号が基準値を超えればクロック信
号を高レベルと判断し、基準値以下であればクロック信
号を低レベルと判断する。比較器３４〜４２の出力は、
上述した入力チャンネル間の遅延時間差及び他の要素、
例えば比較器自体の特性の差によって、時間的な差を有
する。比較器３４，３６，３８，４０の出力端に夫々接
続したタップ付遅延線７０，７２，７４，７６は、本実
施例では夫々１針固のタップｌｏ〜１，５を有し、隣合
うタップの切換えによって約０．＄秒の遅延時間調整が
できるので、１チャンネル毎に約４．机秒の遅延時間調
整が可能である。マルチプレクサ５６〜６２の夫々は、
４個の入力端Ｓｏ〜Ｓ３を有し、制御器６４或いは６６
から入力端Ｓｏ〜Ｓ３に入力される４ビットの制御信号
に応じ、出力端Ｚを１針圏のタップＬ〜１，５の何れか
に選択的に接続する。よって、タップ付遅延線７０〜７
６及びマルチプレクサ５６〜６２は可変遅延手段を構成
する。比較器３４，３６，３８，４０の出力信号は、夫
々タップ付遅延線７０〜７６及び入力ラッチ回路６７を
介してＣＰＵ６８に入力され、一方、比較器４２の出力
信号は固定遅延線７８を介して入力ラツチ回路６７のク
ロツク端に入力される。ＣＰＵ６８は３個の出力端を有
し、その出力端は夫々制御器６４，６６及びクロック信
号発生器５２に接続している。制御器６４は出力堆い〜
Ｕ７を有し、Ｕ〜仏は夫々マルチプレクサ５８の入力端
給ｏ〜Ｓ３に接続し、Ｕ４〜Ｕ７は夫々マルチプレクサ
５６の入力端Ｓｏ〜Ｓ３に接続じている。一方、制御器
６６の出力端Ｕ〜Ｕ？の内、Ｕｏ〜Ｕ３は夫々マルチプ
レクサ６２の入力端Ｓｏ〜Ｓ３に接続し、Ｕ４〜Ｕ７は
夫々マルチプレクサ６０の入力端Ｓ。〜Ｓ３に接続して
いる。次に、入力チャンネル間の遅延時間差の補償動作
について説明する。
で示した端子Ｔ，〜Ｔ５を有する。端子Ｔ，〜Ｔ５には
、ロジック・アナラィザ２４で発生した共通クロック信
号を、データ・コネクタ２０及びケーブル１８内のクロ
ック・ラインを介して印加する。端子Ｔ，〜公に印加し
たクロツク信号は等しいので、端子Ｔ，〜Ｔ５からロジ
ック・アナライザ２４内の取込み記憶装置までの信号遅
延時間が同一であれば、ロジック・アナライザ２４のＣ
ＲＴスクリーン上に表示される波形は時間的にずれるこ
とはない。しかし、実際には、入力ライン１４の長さ及
びケーブル１８内の信号伝達ラインの長さの差、比較器
の応答時間差及びその他の要因によって、入力チャンネ
ル間に信号遅延時間差が生ずるので、表示波形に時間的
なずれが生ずる。本発明はこのような入力チャンネル間
の信号遅延時間差を補償するものである。入力チャンネ
ルの信号伝達時間の補償は、コネクタＣ．〜Ｃ５を夫々
端子Ｔ．〜Ｔ５に接続して行う。第３図を参照して、本
発明に係るロジック・アナラィザの入力装置の回路動作
（信号遅延時間差の補償）について説明する。破線で示
すブロック３０の装置はプロープ１０内に組み込まれ、
他の破線で示すブロック５０の装置はロジック・アナラ
ィザ２４内に設けられる。ブロック３０は、端子Ｔ，〜
Ｔ５、コネクタＣ，〜Ｃ５（夫々チャンネルＩ〜４及び
外部クロック・チャンネルに対応）、緩衝増幅器３３，
３５，３７，３９，４１、端子Ｔ，〜Ｌに夫々接続した
５個の出力端を有するゲート回路３２を含む。一方、ブ
ロック５０は、比較器３４，３６，３８，４０，４２、
クロツク信号発生器５２、ＴＴＬ（トランジスタ・トラ
ンジスタ・ロジック）／ＥＣＬ（ヱミッタ結合ロジック
）レベル変換器５４、タップ付遅延線７０〜７６、固定
遅延線７８、マルチプレクサ５６〜６２、制御器６４及
び６６、入力ラツチ回路６７、及びＣＰＵ（中央処理装
置、取込んだデータを記憶する記憶装置を含む）６８を
有する。クロック発生器５２からのＴＴＬレベルのクロ
ック信号は、ＴＴＬ／ＥＣＬレベル変換器５４でＥＣＬ
レベルに変換され、同軸ケーブル３１を介してゲート回
路３２の入力端に印加される。ゲート回路３２は５個の
等しい入力クロツク信号を端子Ｔ，〜Ｔ５に印加する。
よって、クロック信号発生器５２、レベル変換器５４及
びゲート回路３２はロジック信号供給手段を構成する。
入力チャンネル間の遅延時間差を補償する場合には端子
Ｔ，〜広を夫々コネク夕Ｃ，〜Ｃ５に接続するので、ゲ
ート回路３２からの等しい入力クロック信号が、夫々、
端子Ｔ，〜Ｔ５、コネクタＣ，〜Ｃ５、及び緩衝増幅器
３３，３５，３９，４１を介して比較器３４，３６，３
８，４０，４２の一方の入力端に印加される。比較器３
４〜４２の他方の入力端にはＥＣＬレベルの適当な基準
値（例えば、約３．６５Ｖ）を加える。比較器３４〜４
２は、入力クロック信号が基準値を超えればクロック信
号を高レベルと判断し、基準値以下であればクロック信
号を低レベルと判断する。比較器３４〜４２の出力は、
上述した入力チャンネル間の遅延時間差及び他の要素、
例えば比較器自体の特性の差によって、時間的な差を有
する。比較器３４，３６，３８，４０の出力端に夫々接
続したタップ付遅延線７０，７２，７４，７６は、本実
施例では夫々１針固のタップｌｏ〜１，５を有し、隣合
うタップの切換えによって約０．＄秒の遅延時間調整が
できるので、１チャンネル毎に約４．机秒の遅延時間調
整が可能である。マルチプレクサ５６〜６２の夫々は、
４個の入力端Ｓｏ〜Ｓ３を有し、制御器６４或いは６６
から入力端Ｓｏ〜Ｓ３に入力される４ビットの制御信号
に応じ、出力端Ｚを１針圏のタップＬ〜１，５の何れか
に選択的に接続する。よって、タップ付遅延線７０〜７
６及びマルチプレクサ５６〜６２は可変遅延手段を構成
する。比較器３４，３６，３８，４０の出力信号は、夫
々タップ付遅延線７０〜７６及び入力ラッチ回路６７を
介してＣＰＵ６８に入力され、一方、比較器４２の出力
信号は固定遅延線７８を介して入力ラツチ回路６７のク
ロツク端に入力される。ＣＰＵ６８は３個の出力端を有
し、その出力端は夫々制御器６４，６６及びクロック信
号発生器５２に接続している。制御器６４は出力堆い〜
Ｕ７を有し、Ｕ〜仏は夫々マルチプレクサ５８の入力端
給ｏ〜Ｓ３に接続し、Ｕ４〜Ｕ７は夫々マルチプレクサ
５６の入力端Ｓｏ〜Ｓ３に接続じている。一方、制御器
６６の出力端Ｕ〜Ｕ？の内、Ｕｏ〜Ｕ３は夫々マルチプ
レクサ６２の入力端Ｓｏ〜Ｓ３に接続し、Ｕ４〜Ｕ７は
夫々マルチプレクサ６０の入力端Ｓ。〜Ｓ３に接続して
いる。次に、入力チャンネル間の遅延時間差の補償動作
について説明する。
データ・チャンネルＣ，〜Ｃ４夫々の遅延時間補償は同
様の動作で行われるので、コネクタＣ，を接続したチャ
ンネル１を例にとって説明する。制御器６４及び６６が
リセツトされている最初の状態では、マルチプレクサ５
６〜６２の夫々の出力端Ｚは中央のタップ１７に接続し
ている。ＣＰＵ６８の指示によってクロツク発生器５２
がクロック信号を発生すると、入力ラッチ回路６７の入
力端Ｄ，及びクロック端は夫々マルチプレクサ５６及び
固定遅延線７８を介して信号を受ける。クロック・チャ
ンネルの信号遅延時間がデータ・チャンネル１の信号遅
延時間よりも小さければ、入力ラッチ回路６７の出力端
Ｑ，の出力は低レベルとなる。ＣＰＵ６８がこの低レベ
ル信号を検知すると、、ＣＰＵ６８はデータ・チャンネ
ルーの遅延時間を短かくするように制御器６４にデジタ
ル信号を印加する。即ち、制御器６４は、マルチプレク
サ５６の出力端Ｚがタップ１６に接続するように制御し
てデータ・チャンネル１の遅延時間を０．３泊砂短かく
する。ＣＰＵ６８は、更にクロック信号発生器５２を制
御してクロック信号を発生させ、入力ラッチ回路６７の
出力端Ｑ，の出力が高レベルになるまで上述の遅延時間
調整を繰り返す。ＣＰＵ６８が出力端Ｑ，の出力レベル
の変化（低から高レベル）を検失ｏ・すると、制御器６
４はマルチプレクサ５６を制御した最新の制御信号を記
憶する。このように、データ・チャンネル１の遅延時間
はクロック・チャンネルの遅延時間に略等しくなるよう
に調整される（即ち、信号伝達時間の誤差が補償される
）。よって制御器６４，６６及びＣＰＵ６８は、可変遅
延手段の遅延時間を制御すると共にラツチ回路６７のラ
ツチしたロジック・レベルの変化を検出する制御手段と
なる。一方、上述の場合とは逆に、クロツク・チャンネ
ルの信号遅延時間がデータ・チャンネル１の信号遅延時
間よりも長い場合には、入力ラッチ回路６７の出力端Ｑ
，の出力は高レベルとなる。
様の動作で行われるので、コネクタＣ，を接続したチャ
ンネル１を例にとって説明する。制御器６４及び６６が
リセツトされている最初の状態では、マルチプレクサ５
６〜６２の夫々の出力端Ｚは中央のタップ１７に接続し
ている。ＣＰＵ６８の指示によってクロツク発生器５２
がクロック信号を発生すると、入力ラッチ回路６７の入
力端Ｄ，及びクロック端は夫々マルチプレクサ５６及び
固定遅延線７８を介して信号を受ける。クロック・チャ
ンネルの信号遅延時間がデータ・チャンネル１の信号遅
延時間よりも小さければ、入力ラッチ回路６７の出力端
Ｑ，の出力は低レベルとなる。ＣＰＵ６８がこの低レベ
ル信号を検知すると、、ＣＰＵ６８はデータ・チャンネ
ルーの遅延時間を短かくするように制御器６４にデジタ
ル信号を印加する。即ち、制御器６４は、マルチプレク
サ５６の出力端Ｚがタップ１６に接続するように制御し
てデータ・チャンネル１の遅延時間を０．３泊砂短かく
する。ＣＰＵ６８は、更にクロック信号発生器５２を制
御してクロック信号を発生させ、入力ラッチ回路６７の
出力端Ｑ，の出力が高レベルになるまで上述の遅延時間
調整を繰り返す。ＣＰＵ６８が出力端Ｑ，の出力レベル
の変化（低から高レベル）を検失ｏ・すると、制御器６
４はマルチプレクサ５６を制御した最新の制御信号を記
憶する。このように、データ・チャンネル１の遅延時間
はクロック・チャンネルの遅延時間に略等しくなるよう
に調整される（即ち、信号伝達時間の誤差が補償される
）。よって制御器６４，６６及びＣＰＵ６８は、可変遅
延手段の遅延時間を制御すると共にラツチ回路６７のラ
ツチしたロジック・レベルの変化を検出する制御手段と
なる。一方、上述の場合とは逆に、クロツク・チャンネ
ルの信号遅延時間がデータ・チャンネル１の信号遅延時
間よりも長い場合には、入力ラッチ回路６７の出力端Ｑ
，の出力は高レベルとなる。
ＣＰＵ６７はこの高レベル出力を検知して、データ・チ
ャンネル１の信号遅延時間を長くするようにデジタル信
号を制御器６４に印加する。したがって、マルチプレク
サ５６の出力端Ｚはタップ１７から１８に接続し、デー
タ・チャンネル１の信号遅延時間を０．丸秒だけ長くす
る。ＣＰＵ６８は再びクロック信号発生器５２を制御し
てクロック信号を発生させ、入力ラツチ回賄６７の出力
端Ｑ．の出力が高レベルから低レベルに変化するまで上
述の遅延時間調整を繰り返す。ＣＰＵ６８が出力端Ｑ，
の出力レベルの変化（高から低レベル）を検知すると、
制御器６４はマルチプレクサ５６を制御した最新の制御
信号を記憶する。このように、クロック・チャンネルに
対するデータ・チャンネル１の信号遅延時間の大小に拘
らず、遅延時間調整を行うことができる。他のデータ・
チャンネル２〜４に関しても、上述と同様の遅延時間調
整を行えば、データ・チャンネルの信号遅延時間をクロ
ツク・チャンネルの信号遅延時間に等しくすることがで
きる。データ・チャンネル１〜４の夫々の信号遅延時間
をクロック・チャンネルの信号遅延時間に等しくなるよ
うに調整した後、コネクタＣ，〜Ｃ５を夫々端子Ｔ，〜
Ｔ５からはずし（但し、内部クロック信号を用いる場合
にはコネクタＣ５を端子公に接続したま））チップ１６
を介して入力データ信号及び外部トリガ信号を取込み記
憶装置に記憶して表示装置上にデータ信号を表示する。
以上説明したように、本発明に係るロジック・アナラィ
ザの入力装置は可変遅延手段、ラッチ回路及び制御手段
等を有し、プローブの入力ラインの長さの差異及び他の
要因によるデータ・チャンネル相互間及びデータ・チャ
ンネルとクロック・チャンネル間の信号遅延時間差を略
奪にすることができる。
ャンネル１の信号遅延時間を長くするようにデジタル信
号を制御器６４に印加する。したがって、マルチプレク
サ５６の出力端Ｚはタップ１７から１８に接続し、デー
タ・チャンネル１の信号遅延時間を０．丸秒だけ長くす
る。ＣＰＵ６８は再びクロック信号発生器５２を制御し
てクロック信号を発生させ、入力ラツチ回賄６７の出力
端Ｑ．の出力が高レベルから低レベルに変化するまで上
述の遅延時間調整を繰り返す。ＣＰＵ６８が出力端Ｑ，
の出力レベルの変化（高から低レベル）を検知すると、
制御器６４はマルチプレクサ５６を制御した最新の制御
信号を記憶する。このように、クロック・チャンネルに
対するデータ・チャンネル１の信号遅延時間の大小に拘
らず、遅延時間調整を行うことができる。他のデータ・
チャンネル２〜４に関しても、上述と同様の遅延時間調
整を行えば、データ・チャンネルの信号遅延時間をクロ
ツク・チャンネルの信号遅延時間に等しくすることがで
きる。データ・チャンネル１〜４の夫々の信号遅延時間
をクロック・チャンネルの信号遅延時間に等しくなるよ
うに調整した後、コネクタＣ，〜Ｃ５を夫々端子Ｔ，〜
Ｔ５からはずし（但し、内部クロック信号を用いる場合
にはコネクタＣ５を端子公に接続したま））チップ１６
を介して入力データ信号及び外部トリガ信号を取込み記
憶装置に記憶して表示装置上にデータ信号を表示する。
以上説明したように、本発明に係るロジック・アナラィ
ザの入力装置は可変遅延手段、ラッチ回路及び制御手段
等を有し、プローブの入力ラインの長さの差異及び他の
要因によるデータ・チャンネル相互間及びデータ・チャ
ンネルとクロック・チャンネル間の信号遅延時間差を略
奪にすることができる。
本発明は、上述の遅延時間差による影響が顕著に現われ
る例えば３００ＭＨ２の高速クロック信号を用いた波形
分析等に特に有効である。また、逆に比較的誤差の大き
いプローブ装置を用いても誤差を生じることなく、正確
な測定が可能となる。以上、本発明の好適な実施例を説
明したが、当業者は用途に応じて本実施例の変形変更を
行うことは容易である。
る例えば３００ＭＨ２の高速クロック信号を用いた波形
分析等に特に有効である。また、逆に比較的誤差の大き
いプローブ装置を用いても誤差を生じることなく、正確
な測定が可能となる。以上、本発明の好適な実施例を説
明したが、当業者は用途に応じて本実施例の変形変更を
行うことは容易である。
例えば、必要に応じて比較器３４〜４２をプローブ１０
内に設けることができる。更に、端子Ｔ，〜Ｔ５を接続
ピンとしてもよく、この場合にはプローブ・チップ１６
をピンに接続して遅延時間の補償を行う。したがって、
遅延時間の補償はプロープ・チップを含んだデータ・チ
ャンネル及びクロツク・チャンネルに対して行われる。
更に、データ・チャンネルの遅延時間が小さい場合には
、固定遅延線７８を省いてもよい。
内に設けることができる。更に、端子Ｔ，〜Ｔ５を接続
ピンとしてもよく、この場合にはプローブ・チップ１６
をピンに接続して遅延時間の補償を行う。したがって、
遅延時間の補償はプロープ・チップを含んだデータ・チ
ャンネル及びクロツク・チャンネルに対して行われる。
更に、データ・チャンネルの遅延時間が小さい場合には
、固定遅延線７８を省いてもよい。
第１図は本発明に係るロジック・アナラィザの入力装置
を用いたロジック・アナラィザの簡略斜視図、第２図は
第１図に示したブローブ本体の拡大平面図、第３図は本
発明の入力装置の動作を説明するための回路ブロック図
である。 １０……プロープ、１４……入力ライン、３２，５２，
５４・・・・・・ロジック信号供給手段、５６〜６２，
７０〜７６・・・・・・可変遅延手段、６４，６６，６
８・・・・・・制御手段、６７・・・・・・ラッチ回路
。 ＦＩＧ．ｌＦＩＧ．２ ＦＩＧ．３
を用いたロジック・アナラィザの簡略斜視図、第２図は
第１図に示したブローブ本体の拡大平面図、第３図は本
発明の入力装置の動作を説明するための回路ブロック図
である。 １０……プロープ、１４……入力ライン、３２，５２，
５４・・・・・・ロジック信号供給手段、５６〜６２，
７０〜７６・・・・・・可変遅延手段、６４，６６，６
８・・・・・・制御手段、６７・・・・・・ラッチ回路
。 ＦＩＧ．ｌＦＩＧ．２ ＦＩＧ．３
Claims (1)
- １ 複数の入力ラインを有するプローブからのロジツク
信号を測定するロジツク・アナライザにおいて、 上記
複数の入力ラインの入力側に共通のロジツク信号を供給
するロジツク信号供給手段と、 上記複数の入力ライン
の内の１本の基準入力ラインを除く他の入力ラインの出
力側に接続された可変遅延手段と、 該可変遅延手段の
出力ロジツク信号を上記基準ラインの出力側からのロジ
ツク信号に応じてラツチするラツチ回路と、 上記可変
遅延手段の遅延時間を順次変化させると共に上記ロジツ
ク信号供給手段に上記ロジツク信号を発生させて、上記
ラツチ回路のラツチしたロジツク・レベルの変化を検出
する制御手段とを具え、 該制御手段は上記ラツチされ
たロジツク・レベルの変化を検出したときの上記遅延時
間に応じて上記可変遅延手段の遅延時間を設定して、上
記複数の入力ライン相互間の信号伝達時間差を補償する
ことを特徴とするロジツク・アナライザの入力装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56073326A JPS6030898B2 (ja) | 1981-05-15 | 1981-05-15 | ロジツク・アナライザの入力装置 |
| US06/375,506 US4481647A (en) | 1981-05-15 | 1982-05-06 | Method and apparatus of compensating for variations in signal propagation time existing within the channels of a multi-channel device |
| DE19823217861 DE3217861A1 (de) | 1981-05-15 | 1982-05-12 | Verfahren und apparat zur kompensation von signallaufzeitaenderungen innerhalb der kanaele einer mehrkanalvorrichtung |
| NL8201967A NL8201967A (nl) | 1981-05-15 | 1982-05-12 | Werkwijze en inrichting voor het compenseren van verschillen tussen de kanalen van een meerkanaalseenheid optredende in signaalpropagatietijden. |
| US06/399,938 US4541100A (en) | 1981-05-15 | 1982-07-19 | Apparatus including a programmable set-up and hold feature |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56073326A JPS6030898B2 (ja) | 1981-05-15 | 1981-05-15 | ロジツク・アナライザの入力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57191575A JPS57191575A (en) | 1982-11-25 |
| JPS6030898B2 true JPS6030898B2 (ja) | 1985-07-19 |
Family
ID=13514927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56073326A Expired JPS6030898B2 (ja) | 1981-05-15 | 1981-05-15 | ロジツク・アナライザの入力装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4481647A (ja) |
| JP (1) | JPS6030898B2 (ja) |
| DE (1) | DE3217861A1 (ja) |
| NL (1) | NL8201967A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009122098A (ja) * | 2007-11-12 | 2009-06-04 | Tektronix Inc | 試験測定機器及びその校正方法 |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59183665U (ja) * | 1983-05-24 | 1984-12-06 | 岩崎通信機株式会社 | ロジツク状態表示ランプのついたロジツクプロ−ブ |
| JPS59225359A (ja) * | 1983-06-06 | 1984-12-18 | Iwatsu Electric Co Ltd | 信号観測装置の信号入力装置 |
| US4527126A (en) * | 1983-08-26 | 1985-07-02 | Micro Component Technology, Inc. | AC parametric circuit having adjustable delay lock loop |
| EP0181619B1 (en) * | 1984-11-12 | 1993-10-13 | Advantest Corporation | Logic analyzer |
| US4758779A (en) * | 1986-04-07 | 1988-07-19 | Tektronix, Inc. | Probe body for an electrical measurement system |
| US4977582A (en) * | 1988-03-31 | 1990-12-11 | At&T Bell Laboratories | Synchronization of non-continuous digital bit streams |
| CA1301261C (en) * | 1988-04-27 | 1992-05-19 | Wayne D. Grover | Method and apparatus for clock distribution and for distributed clock synchronization |
| US4998262A (en) * | 1989-10-10 | 1991-03-05 | Hewlett-Packard Company | Generation of topology independent reference signals |
| IL96808A (en) | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
| US6751696B2 (en) | 1990-04-18 | 2004-06-15 | Rambus Inc. | Memory device having a programmable register |
| US5159337A (en) * | 1990-05-01 | 1992-10-27 | U.S. Philips Corp. | Self-aligning sampling system and logic analyzer comprising a number of such sampling systems |
| EP0553744B1 (en) * | 1992-01-31 | 2001-03-28 | Konica Corporation | Signal delay device |
| US5473638A (en) * | 1993-01-06 | 1995-12-05 | Glenayre Electronics, Inc. | Digital signal processor delay equalization for use in a paging system |
| US6594471B1 (en) * | 1993-04-05 | 2003-07-15 | Ambit Corp | Radiative focal area antenna transmission coupling arrangement |
| US5711014A (en) * | 1993-04-05 | 1998-01-20 | Crowley; Robert J. | Antenna transmission coupling arrangement |
| US6885845B1 (en) * | 1993-04-05 | 2005-04-26 | Ambit Corp. | Personal communication device connectivity arrangement |
| US5532703A (en) * | 1993-04-22 | 1996-07-02 | Valor Enterprises, Inc. | Antenna coupler for portable cellular telephones |
| US5446650A (en) * | 1993-10-12 | 1995-08-29 | Tektronix, Inc. | Logic signal extraction |
| US5526286A (en) * | 1994-02-16 | 1996-06-11 | Tektronix, Inc. | Oversampled logic analyzer |
| KR100335503B1 (ko) * | 2000-06-26 | 2002-05-08 | 윤종용 | 서로 다른 지연 특성을 동일하게 하는 신호 전달 회로,신호 전달 방법 및 이를 구비하는 반도체 장치의 데이터래치 회로 |
| DE10035169A1 (de) * | 2000-07-19 | 2002-02-07 | Infineon Technologies Ag | Verfahren und Vorrichtung zum Testen von Setup-Zeit und Hold-Zeit von Signalen einer Schaltung mit getakteter Datenübertragung |
| US6844741B2 (en) * | 2003-02-20 | 2005-01-18 | Raytheon Company | Method and system for electrical length matching |
| US7526395B2 (en) * | 2007-09-05 | 2009-04-28 | Tektronix, Inc. | Logic analyzer using a digital filter |
| JP6109060B2 (ja) * | 2013-12-19 | 2017-04-05 | 三菱電機株式会社 | プリント基板検査装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3204228A (en) * | 1955-11-16 | 1965-08-31 | Sperry Rand Corp | Signal synchronizer |
| US3118111A (en) * | 1960-12-01 | 1964-01-14 | Bell Telephone Labor Inc | Pulse synchronizing means for multiroute p. c. m. system |
| US3327299A (en) * | 1963-06-04 | 1967-06-20 | Minnesota Mining & Mfg | Skew control system with plural complementary delay means |
| US3660647A (en) * | 1969-12-24 | 1972-05-02 | Us Navy | Automatic signal delay tracking system |
| CH623669A5 (ja) * | 1973-11-14 | 1981-06-15 | Agie Ag Ind Elektronik | |
| JPS54143009A (en) * | 1978-04-28 | 1979-11-07 | Kokusai Denshin Denwa Co Ltd | Space diversity system for tdma communication system |
-
1981
- 1981-05-15 JP JP56073326A patent/JPS6030898B2/ja not_active Expired
-
1982
- 1982-05-06 US US06/375,506 patent/US4481647A/en not_active Expired - Lifetime
- 1982-05-12 NL NL8201967A patent/NL8201967A/nl not_active Application Discontinuation
- 1982-05-12 DE DE19823217861 patent/DE3217861A1/de active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009122098A (ja) * | 2007-11-12 | 2009-06-04 | Tektronix Inc | 試験測定機器及びその校正方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4481647A (en) | 1984-11-06 |
| DE3217861C2 (ja) | 1987-06-19 |
| JPS57191575A (en) | 1982-11-25 |
| DE3217861A1 (de) | 1982-12-09 |
| NL8201967A (nl) | 1982-12-01 |
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