JP2000035461A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JP2000035461A JP2000035461A JP10201412A JP20141298A JP2000035461A JP 2000035461 A JP2000035461 A JP 2000035461A JP 10201412 A JP10201412 A JP 10201412A JP 20141298 A JP20141298 A JP 20141298A JP 2000035461 A JP2000035461 A JP 2000035461A
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- test
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Abstract
(57)【要約】
【課題】 複数ＤＵＴの同時測定ができ、複数のＤＵＴ
に印加するテスト信号の自動タイミング補正を各ＤＵＴ
毎に同時に実行できる半導体試験装置。 【解決手段】 複数のＤＵＴを同時測定することがで
き、それぞれのＤＵＴに入力するテスト信号を自動タイ
ミング補正ができる半導体試験装置であって、自動タ
イミング補正用の電圧比較器に与えるストローブ信号の
それぞれの経路に挿入した可変遅延回路と、自動タイ
ミング補正用の電圧比較器の入力側にスイッチを経由し
て基準信号を印加するスイッチと、基準信号でもって
ストローブ信号用の可変遅延回路を補正し、ＣＡＬ時に
それぞれのＤＵＴに印加するテスト信号の可変遅延回路
を補正して自動タイミング補正を各ＤＵＴ毎に同時に実
行させる制御手段と、を有している半導体試験装置であ
る。
に印加するテスト信号の自動タイミング補正を各ＤＵＴ
毎に同時に実行できる半導体試験装置。 【解決手段】 複数のＤＵＴを同時測定することがで
き、それぞれのＤＵＴに入力するテスト信号を自動タイ
ミング補正ができる半導体試験装置であって、自動タ
イミング補正用の電圧比較器に与えるストローブ信号の
それぞれの経路に挿入した可変遅延回路と、自動タイ
ミング補正用の電圧比較器の入力側にスイッチを経由し
て基準信号を印加するスイッチと、基準信号でもって
ストローブ信号用の可変遅延回路を補正し、ＣＡＬ時に
それぞれのＤＵＴに印加するテスト信号の可変遅延回路
を補正して自動タイミング補正を各ＤＵＴ毎に同時に実
行させる制御手段と、を有している半導体試験装置であ
る。
Description
【０００１】
【発明の属する技術分野】この発明は、複数個のＤＵＴ
（被試験デバイス）を同時測定する場合に、自動タイミ
ング補正（自動CALiburation：以後、「ＣＡＬ」ともい
う）の実行時間を短縮する半導体試験装置に関する。
（被試験デバイス）を同時測定する場合に、自動タイミ
ング補正（自動CALiburation：以後、「ＣＡＬ」ともい
う）の実行時間を短縮する半導体試験装置に関する。
【０００２】
【従来の技術】始めに、従来の半導体試験装置について
基本的な概略構成について説明する。図７に半導体試験
装置の基本的な概略構成図を示す。テストプロセッサ１
はテストプログラムに従って装置全体の制御を行い、テ
スタ・バスにより各ユニットに制御信号を与える。パタ
ーン発生器２はＤＵＴ９に与える印加パターンとパター
ン比較器７に与える期待値パターンを生成する。タイミ
ング発生器３は装置全体のテストタイミングを取るため
にタイミングパルス信号を発生して波形整形器４やコン
パレータ６やパターン比較器７等に与え、テストのタイ
ミングを取る。コンパレータ６に与えるストローブ信号
（Strobe：以後「ＳＴＲＢ」ともいう）もタイミング発
生器３から波形整形器４を経て与えられる。波形整形器
（フォーマット・コントローラ：以後、「ＦＣ」ともい
う）４はパターン発生器２からの印加パターンを実波形
のテスト信号波形に整形しドライバ５を経て、ＤＵＴ９
にテスト信号を与える。
基本的な概略構成について説明する。図７に半導体試験
装置の基本的な概略構成図を示す。テストプロセッサ１
はテストプログラムに従って装置全体の制御を行い、テ
スタ・バスにより各ユニットに制御信号を与える。パタ
ーン発生器２はＤＵＴ９に与える印加パターンとパター
ン比較器７に与える期待値パターンを生成する。タイミ
ング発生器３は装置全体のテストタイミングを取るため
にタイミングパルス信号を発生して波形整形器４やコン
パレータ６やパターン比較器７等に与え、テストのタイ
ミングを取る。コンパレータ６に与えるストローブ信号
（Strobe：以後「ＳＴＲＢ」ともいう）もタイミング発
生器３から波形整形器４を経て与えられる。波形整形器
（フォーマット・コントローラ：以後、「ＦＣ」ともい
う）４はパターン発生器２からの印加パターンを実波形
のテスト信号波形に整形しドライバ５を経て、ＤＵＴ９
にテスト信号を与える。
【０００３】ＤＵＴ９からの応答信号はコンパレータ６
で基準電圧と比較され、その結果の論理信号をパターン
比較器７に与える。パターン比較器７はコンパレータ６
からの試験結果の論理パターンとパターン発生器２から
の期待値パターンとを論理比較して一致・不一致を検出
し、ＤＵＴ９の良否判定を行う。期待値と不一致の不良
の場合にはフェイルメモリ８に情報を与え、パターン発
生器２からの不良アドレス等の情報と共に記憶させ、後
に不良解析が行われる。
で基準電圧と比較され、その結果の論理信号をパターン
比較器７に与える。パターン比較器７はコンパレータ６
からの試験結果の論理パターンとパターン発生器２から
の期待値パターンとを論理比較して一致・不一致を検出
し、ＤＵＴ９の良否判定を行う。期待値と不一致の不良
の場合にはフェイルメモリ８に情報を与え、パターン発
生器２からの不良アドレス等の情報と共に記憶させ、後
に不良解析が行われる。
【０００４】これらの動作を行わせる各信号を生成する
ために、パターン発生器２やタイミング発生器３やＦＣ
４にはテーブル（又はメモリ）が準備されデータがメモ
リされている。これらのテーブルに与えるデータは、プ
ログラマがＤＵＴ９の性能諸元を基に、テストパターン
を考察してテストプログラムを作成し、テストプロセッ
サ１から各部に供給している。
ために、パターン発生器２やタイミング発生器３やＦＣ
４にはテーブル（又はメモリ）が準備されデータがメモ
リされている。これらのテーブルに与えるデータは、プ
ログラマがＤＵＴ９の性能諸元を基に、テストパターン
を考察してテストプログラムを作成し、テストプロセッ
サ１から各部に供給している。
【０００５】タイミング発生器３にはＲＡＴＥ設定テー
ブルとクロック設定テーブルとがあり、ＲＡＴＥ設定テ
ーブルにはテスト周期のデータがメモリされ、クロック
設定テーブルにはドライバ波形のタイミングデータがメ
モリされている。これらのデータを組み合わせて複数個
のグループ、例えばＴＳ１グループ、ＴＳ２グループや
ＴＳｎグループ等を準備して読み出し、セット信号やリ
セット信号のタイミングパルスを生成している。
ブルとクロック設定テーブルとがあり、ＲＡＴＥ設定テ
ーブルにはテスト周期のデータがメモリされ、クロック
設定テーブルにはドライバ波形のタイミングデータがメ
モリされている。これらのデータを組み合わせて複数個
のグループ、例えばＴＳ１グループ、ＴＳ２グループや
ＴＳｎグループ等を準備して読み出し、セット信号やリ
セット信号のタイミングパルスを生成している。
【０００６】このタイミング発生器３において、設定す
るパターン周期は、基準クロックの整数倍に端数を生ず
ることもあり、基準クロックの端数データは前パターン
周期からの端数の源端数データと固有のスキュー補正デ
ータとを加算した端数データを生成し、加算結果で基準
クロックの整数倍データはデジタルカウンタで遅延さ
せ、端数データはアナログ可変遅延回路を用いて基準ク
ロックの１／２、１／４、１／８、１／１６、…、等の
分解能で精度良く遅延させてタイミングパルス信号を生
成している。
るパターン周期は、基準クロックの整数倍に端数を生ず
ることもあり、基準クロックの端数データは前パターン
周期からの端数の源端数データと固有のスキュー補正デ
ータとを加算した端数データを生成し、加算結果で基準
クロックの整数倍データはデジタルカウンタで遅延さ
せ、端数データはアナログ可変遅延回路を用いて基準ク
ロックの１／２、１／４、１／８、１／１６、…、等の
分解能で精度良く遅延させてタイミングパルス信号を生
成している。
【０００７】パターン発生器２のテーブルには、ＤＵＴ
９のピン１用からピンｎ用等の各ピン用の試験パターン
データが準備されている。ＦＣ４のテーブルには波形モ
ードなどの波形設定に関するデータが準備され、パター
ン発生器２からの試験パターンデータとタイミング発生
器３からのセット、リセットのタイミングパルス信号を
用いて所定のタイミングのテスト信号を生成し、ドライ
バ５に供給している。
９のピン１用からピンｎ用等の各ピン用の試験パターン
データが準備されている。ＦＣ４のテーブルには波形モ
ードなどの波形設定に関するデータが準備され、パター
ン発生器２からの試験パターンデータとタイミング発生
器３からのセット、リセットのタイミングパルス信号を
用いて所定のタイミングのテスト信号を生成し、ドライ
バ５に供給している。
【０００８】上述したように、半導体試験装置では基準
クロックの端数データまでのタイミングパルスを用いて
いる。そのタイミング分解能は、例えば数１０ｐｓ（ピ
コ秒：１０-12 秒）程度のオーダーである。このように
高精度タイミングによるテスト信号がＦＣ４で生成さ
れ、ドライバ５を経てＤＵＴ９の各ピン毎に与えられ
る。複数のＤＵＴを同時測定する場合には、このＤＵＴ
９の各ピン毎の入力波形の入力タイミングを同じにする
必要がある。そこで、デバイス試験プログラムのピン設
定毎にＣＡＬをかける必要が生じる。現状のデバイス試
験プログラム中には、テスト中に何回かのＣＡＬ動作の
プログラムが組み込まれている。
クロックの端数データまでのタイミングパルスを用いて
いる。そのタイミング分解能は、例えば数１０ｐｓ（ピ
コ秒：１０-12 秒）程度のオーダーである。このように
高精度タイミングによるテスト信号がＦＣ４で生成さ
れ、ドライバ５を経てＤＵＴ９の各ピン毎に与えられ
る。複数のＤＵＴを同時測定する場合には、このＤＵＴ
９の各ピン毎の入力波形の入力タイミングを同じにする
必要がある。そこで、デバイス試験プログラムのピン設
定毎にＣＡＬをかける必要が生じる。現状のデバイス試
験プログラム中には、テスト中に何回かのＣＡＬ動作の
プログラムが組み込まれている。
【０００９】図３に、従来技術のＣＡＬを行う部分の構
成図を示す。半導体試験装置では、テストの開始前に既
に各ドライバ５ｉからＤＵＴ９の各ピンまでの伝搬時間
ｔdd（ドライバｄとデバイスｄとの間のｔ）を各ピン毎
に測定してメモリしている。この各ｔddはテストパター
ン生成時のタイミングパルスを変更せずにパターン波形
（以後、「ＰＡＴ」という）の伝送経路を換えない限り
一定である。そこでＣＡＬ時にはｔddの測定は行わない
ので、ｔddの測定方法の説明は省略する。ＣＡＬはタイ
ミングパルスのタイミング時間を変更して、ＦＣ４内の
経路が変更されるときに行う。ＣＡＬ動作について図３
を用いて説明する。
成図を示す。半導体試験装置では、テストの開始前に既
に各ドライバ５ｉからＤＵＴ９の各ピンまでの伝搬時間
ｔdd（ドライバｄとデバイスｄとの間のｔ）を各ピン毎
に測定してメモリしている。この各ｔddはテストパター
ン生成時のタイミングパルスを変更せずにパターン波形
（以後、「ＰＡＴ」という）の伝送経路を換えない限り
一定である。そこでＣＡＬ時にはｔddの測定は行わない
ので、ｔddの測定方法の説明は省略する。ＣＡＬはタイ
ミングパルスのタイミング時間を変更して、ＦＣ４内の
経路が変更されるときに行う。ＣＡＬ動作について図３
を用いて説明する。
【００１０】初めに、ＤＵＴ９が１つの場合をＤＵＴ９
1として説明する。ＤＵＴ９1 の入力波形のタイミング
補正はＦＣ４からのＰＡＴ1 をテスト信号用の可変遅延
回路１４1 を通してドライバ５1 に与える。ドライバ５
1 の出力波形（以後、「ＤＲＯＵＴ１」という）は電圧
比較器１０1 に与えられる。つまり、スイッチ１６1は
開いて信号をオフし、スイッチ１６3 は閉じて信号をパ
スする。電圧比較器１０1 は比較電圧ＶOHとＤＲＯＵＴ
１とを比較するコンパレータであり、テスト用とは別途
にＣＡＬ用として設けている。
1として説明する。ＤＵＴ９1 の入力波形のタイミング
補正はＦＣ４からのＰＡＴ1 をテスト信号用の可変遅延
回路１４1 を通してドライバ５1 に与える。ドライバ５
1 の出力波形（以後、「ＤＲＯＵＴ１」という）は電圧
比較器１０1 に与えられる。つまり、スイッチ１６1は
開いて信号をオフし、スイッチ１６3 は閉じて信号をパ
スする。電圧比較器１０1 は比較電圧ＶOHとＤＲＯＵＴ
１とを比較するコンパレータであり、テスト用とは別途
にＣＡＬ用として設けている。
【００１１】電圧比較器１０1 は、ＦＣ４からのキャリ
ブレーション用のストローブ信号１（以後、「ＳＣＡＬ
１」という）のタイミングで入力信号と比較電圧ＶOHと
を電圧比較してその結果の論理信号ＳＨ１を出力する。
論理信号ＳＨ１は論理比較器１１で、パターン発生器２
からの期待値パターンと比較される。ここで、Pass／Fa
il判定が行われ、可変遅延回路１４1 を調整してタイミ
ングを合わせる。
ブレーション用のストローブ信号１（以後、「ＳＣＡＬ
１」という）のタイミングで入力信号と比較電圧ＶOHと
を電圧比較してその結果の論理信号ＳＨ１を出力する。
論理信号ＳＨ１は論理比較器１１で、パターン発生器２
からの期待値パターンと比較される。ここで、Pass／Fa
il判定が行われ、可変遅延回路１４1 を調整してタイミ
ングを合わせる。
【００１２】ここで、比較電圧ＶOHよりＤＲＯＵＴ１の
レベルが高い場合にPass、低い場合にFailとすると、Pa
ssのときはＳＣＡＬ１よりＤＲＯＵＴ１が速いことを意
味しており、可変遅延回路１４1 の遅延量を増やしてＤ
ＲＯＵＴ１を遅らせ、ＳＣＡＬ１とタイミングを合わせ
る。ＳＣＡＬ１とＤＲＯＵＴ１とのタイミング合わせ
は、ＳＣＡＬ１に立ち上がり時にＤＲＯＵＴ１の立ち上
がり時と合わせるようにする。逆に、Failの場合にはＳ
ＣＡＬ１よりＤＲＯＵＴ１が遅いことを意味しており、
可変遅延回路１４1 の遅延量を減らしてＤＲＯＵＴ１を
速め、ＳＣＡＬ１とタイミングを合わせる。
レベルが高い場合にPass、低い場合にFailとすると、Pa
ssのときはＳＣＡＬ１よりＤＲＯＵＴ１が速いことを意
味しており、可変遅延回路１４1 の遅延量を増やしてＤ
ＲＯＵＴ１を遅らせ、ＳＣＡＬ１とタイミングを合わせ
る。ＳＣＡＬ１とＤＲＯＵＴ１とのタイミング合わせ
は、ＳＣＡＬ１に立ち上がり時にＤＲＯＵＴ１の立ち上
がり時と合わせるようにする。逆に、Failの場合にはＳ
ＣＡＬ１よりＤＲＯＵＴ１が遅いことを意味しており、
可変遅延回路１４1 の遅延量を減らしてＤＲＯＵＴ１を
速め、ＳＣＡＬ１とタイミングを合わせる。
【００１３】図４に、このタイミング合わせの説明図を
示す。図４（Ａ）は上述のPassの場合である。図４
（Ａ）ａ：のＤＲＯＵＴ１は図４（Ａ）ｂ：のＳＣＡＬ
１より速いので、可変遅延回路１４1 の遅延量を増やし
てＤＲＯＵＴ１を遅らせる。図４（Ｂ）はFailの場合で
ある。図４（Ｂ）ａ：のＤＲＯＵＴ１は図４（Ｂ）ｂ：
のＳＣＡＬ１より遅いので、可変遅延回路１４1 の遅延
量を減らしてＤＲＯＵＴ１を速ませ、ＳＣＡＬ１の立ち
上がり時とＤＲＯＵＴ１の立ち上がり時とを合わせるよ
うにする。このようにして、ＤＵＴ１の各ピンに対して
ＣＡＬを行う。
示す。図４（Ａ）は上述のPassの場合である。図４
（Ａ）ａ：のＤＲＯＵＴ１は図４（Ａ）ｂ：のＳＣＡＬ
１より速いので、可変遅延回路１４1 の遅延量を増やし
てＤＲＯＵＴ１を遅らせる。図４（Ｂ）はFailの場合で
ある。図４（Ｂ）ａ：のＤＲＯＵＴ１は図４（Ｂ）ｂ：
のＳＣＡＬ１より遅いので、可変遅延回路１４1 の遅延
量を減らしてＤＲＯＵＴ１を速ませ、ＳＣＡＬ１の立ち
上がり時とＤＲＯＵＴ１の立ち上がり時とを合わせるよ
うにする。このようにして、ＤＵＴ１の各ピンに対して
ＣＡＬを行う。
【００１４】図３の構成はＤＵＴ９1 とＤＵＴ９2 の２
個のＤＵＴ９の同時測定（以後、「同測」ともいう）の
構成図である。この場合には、ＤＵＴ９1 のＣＡＬを行
った後にＤＵＴ９2 のＣＡＬを行う。そのために、ＦＣ
４からのＳＴＲＢをＣＡＬ用の可変遅延回路１５を通し
て２分岐し、一つのＳＣＡＬ１は電圧比較器１０1 に与
え、他のＳＣＡＬ２は電圧比較器１０2 に与えている。
そして先ずＳＣＡＬ１と電圧比較器１０1 を用いてＤＵ
Ｔ９1 のＣＡＬを行ない、その後にＳＣＡＬ２と電圧比
較器１０2 を用いてＤＵＴ９2 のＣＡＬを行なってい
る。このときのタイミングチャートを図５と図６に示
す。
個のＤＵＴ９の同時測定（以後、「同測」ともいう）の
構成図である。この場合には、ＤＵＴ９1 のＣＡＬを行
った後にＤＵＴ９2 のＣＡＬを行う。そのために、ＦＣ
４からのＳＴＲＢをＣＡＬ用の可変遅延回路１５を通し
て２分岐し、一つのＳＣＡＬ１は電圧比較器１０1 に与
え、他のＳＣＡＬ２は電圧比較器１０2 に与えている。
そして先ずＳＣＡＬ１と電圧比較器１０1 を用いてＤＵ
Ｔ９1 のＣＡＬを行ない、その後にＳＣＡＬ２と電圧比
較器１０2 を用いてＤＵＴ９2 のＣＡＬを行なってい
る。このときのタイミングチャートを図５と図６に示
す。
【００１５】ところで、ＤＵＴ９1 とＤＵＴ９2 とに信
号を印加するとき、ドライバ５1 からＤＵＴ９1 の間の
伝搬時間ｔdd1 と、ドライバ５2 からＤＵＴ９2 の間の
伝搬時間ｔdd2 とで、ゲートやケーブル等の伝搬時間に
バラツキがあり、伝搬時間差ｔpd1 がある。また、タイ
ミング補正を行うときに、ドライバ５1 から電圧比較器
１０1 の間の伝搬時間と、ドライバ５2 から電圧比較器
１０2 の間の伝搬時間とで伝搬時間にバラツキがあり、
伝搬時間差ｔpd2 がある。この２つの伝搬時間差、ｔpd
1 とｔpd2 の値を考慮してＣＡＬを行う。いま、仮にド
ライバ５1 からＤＵＴ９1 の間の伝搬時間の方がドライ
バ５2 からＤＵＴ９2 の伝搬時間より１ns速く、ｔpd1
＝１ns とする。また、ドライバ５1 から電圧比較器１
０1 の間の伝搬時間の方がドライバ５2 から電圧比較器
１０2 の伝搬時間より 2.5ns速く、ｔpd2 ＝ 2.5ns と
して、図５、図６を説明する。
号を印加するとき、ドライバ５1 からＤＵＴ９1 の間の
伝搬時間ｔdd1 と、ドライバ５2 からＤＵＴ９2 の間の
伝搬時間ｔdd2 とで、ゲートやケーブル等の伝搬時間に
バラツキがあり、伝搬時間差ｔpd1 がある。また、タイ
ミング補正を行うときに、ドライバ５1 から電圧比較器
１０1 の間の伝搬時間と、ドライバ５2 から電圧比較器
１０2 の間の伝搬時間とで伝搬時間にバラツキがあり、
伝搬時間差ｔpd2 がある。この２つの伝搬時間差、ｔpd
1 とｔpd2 の値を考慮してＣＡＬを行う。いま、仮にド
ライバ５1 からＤＵＴ９1 の間の伝搬時間の方がドライ
バ５2 からＤＵＴ９2 の伝搬時間より１ns速く、ｔpd1
＝１ns とする。また、ドライバ５1 から電圧比較器１
０1 の間の伝搬時間の方がドライバ５2 から電圧比較器
１０2 の伝搬時間より 2.5ns速く、ｔpd2 ＝ 2.5ns と
して、図５、図６を説明する。
【００１６】図５はＤＵＴ９1 のタイミングチャート
で、図５（Ａ）は補正前、図５（Ｂ）は補正後である。
図６はＤＵＴ９2 のタイミングチャートで、図６（Ａ）
は補正前、図６（Ｂ）は補正後である。４図とも共通し
て、ａ：はＤＵＴ９1 の入力波形であり、ｂ：は電圧比
較器１０1 の入力波形であり、ｃ：はＤＵＴ９2 の入力
波形であり、ｄ：は電圧比較器１０2 の入力波形であ
り、ｅ：は電圧比較器１０1 の入力ＳＣＡＬ１であり、
ｆ：は電圧比較器１０2 の入力ＳＣＡＬ２である。そし
て、ｔpd1 ＝１ns はＤＵＴ９1 の入力波形とＤＵＴ９
2 の入力波形との時間差であり、ｔpd2 ＝2.5ns は電圧
比較器１０1 の入力波形と電圧比較器１０2 の入力波形
との時間差である。なお、ここではＤＲＯＵＴ１とＤＲ
ＯＵＴ２は同じタイミングでドライバ５1とドライバ５
2 から出力されているものとする。
で、図５（Ａ）は補正前、図５（Ｂ）は補正後である。
図６はＤＵＴ９2 のタイミングチャートで、図６（Ａ）
は補正前、図６（Ｂ）は補正後である。４図とも共通し
て、ａ：はＤＵＴ９1 の入力波形であり、ｂ：は電圧比
較器１０1 の入力波形であり、ｃ：はＤＵＴ９2 の入力
波形であり、ｄ：は電圧比較器１０2 の入力波形であ
り、ｅ：は電圧比較器１０1 の入力ＳＣＡＬ１であり、
ｆ：は電圧比較器１０2 の入力ＳＣＡＬ２である。そし
て、ｔpd1 ＝１ns はＤＵＴ９1 の入力波形とＤＵＴ９
2 の入力波形との時間差であり、ｔpd2 ＝2.5ns は電圧
比較器１０1 の入力波形と電圧比較器１０2 の入力波形
との時間差である。なお、ここではＤＲＯＵＴ１とＤＲ
ＯＵＴ２は同じタイミングでドライバ５1とドライバ５
2 から出力されているものとする。
【００１７】ＣＡＬは初めにＤＵＴ９1 から始める。図
５（Ａ）ａ：とｃ：に示すように、ＤＵＴ９1 にはＤＵ
Ｔ９2 より１ns速く信号が印加されている。また、ｂ：
とｄ：に示すように、電圧比較器１０1 には電圧比較器
１０2 より 2.5ns速く信号が印加されている。また、
ｂ：とｅ：を見ると、論理比較器１１の判定はFailであ
るので、可変遅延回路１４1 に遅延量を減じてＣＡＬす
る。すると、ａ：に示すＤＵＴ９1 の入力信号も同時に
伝搬時間が減少して同時移動する。すると、図５（Ａ）
ａ：及びｂ：の波形は、図５（Ｂ）ａ：及びｂ：のよう
にＣＡＬされる。このＣＡＬをＤＵＴ９1 の全ピンにわ
たって行う。
５（Ａ）ａ：とｃ：に示すように、ＤＵＴ９1 にはＤＵ
Ｔ９2 より１ns速く信号が印加されている。また、ｂ：
とｄ：に示すように、電圧比較器１０1 には電圧比較器
１０2 より 2.5ns速く信号が印加されている。また、
ｂ：とｅ：を見ると、論理比較器１１の判定はFailであ
るので、可変遅延回路１４1 に遅延量を減じてＣＡＬす
る。すると、ａ：に示すＤＵＴ９1 の入力信号も同時に
伝搬時間が減少して同時移動する。すると、図５（Ａ）
ａ：及びｂ：の波形は、図５（Ｂ）ａ：及びｂ：のよう
にＣＡＬされる。このＣＡＬをＤＵＴ９1 の全ピンにわ
たって行う。
【００１８】次にＤＵＴ９2 のＣＡＬを行う。このと
き、ｔpd1 ＝１ns、ｔpd2 ＝2.5ns 、を考慮してＳＣＡ
Ｌ２のタイミングをＳＣＡＬ１より、ｔpd2 −ｔpd1 ＝
2.5ns−１ns＝1.5ns 遅らせる必要がある。つまり、Ｓ
ＣＡＬ１よりＳＣＡＬ２のタイミングを1.5ns 遅らせて
ＣＡＬすることにより、ＤＵＴ９1 とＤＵＴ９2 とには
同時にテスト信号が到着することになる。
き、ｔpd1 ＝１ns、ｔpd2 ＝2.5ns 、を考慮してＳＣＡ
Ｌ２のタイミングをＳＣＡＬ１より、ｔpd2 −ｔpd1 ＝
2.5ns−１ns＝1.5ns 遅らせる必要がある。つまり、Ｓ
ＣＡＬ１よりＳＣＡＬ２のタイミングを1.5ns 遅らせて
ＣＡＬすることにより、ＤＵＴ９1 とＤＵＴ９2 とには
同時にテスト信号が到着することになる。
【００１９】図６（Ａ）ｆ：に示すように、先ずＳＣＡ
Ｌ２をｔpd2 −ｔpd1 ＝1.5ns 遅らせる。そのために、
可変遅延回路１５の遅延量を1.5ns 増加させる。そして
図６（Ａ）ｄ：の波形と電圧比較するとFailであるの
で、可変遅延回路１４2 の遅延量を減らし波形を速めて
ＣＡＬする。ＣＡＬ後の波形は図６（Ｂ）ｃ：及びｄ：
に示すようになる。このＣＡＬ動作をＤＵＴ９2 の全て
のピンについて行う。よって、ＤＵＴ９1 とＤＵＴ９2
の全ピンに同時に信号が入力できるようになる。
Ｌ２をｔpd2 −ｔpd1 ＝1.5ns 遅らせる。そのために、
可変遅延回路１５の遅延量を1.5ns 増加させる。そして
図６（Ａ）ｄ：の波形と電圧比較するとFailであるの
で、可変遅延回路１４2 の遅延量を減らし波形を速めて
ＣＡＬする。ＣＡＬ後の波形は図６（Ｂ）ｃ：及びｄ：
に示すようになる。このＣＡＬ動作をＤＵＴ９2 の全て
のピンについて行う。よって、ＤＵＴ９1 とＤＵＴ９2
の全ピンに同時に信号が入力できるようになる。
【００２０】
【発明が解決しようとする課題】上述したように、従来
の半導体試験装置では、ＣＡＬ用ＳＴＲＢの可変遅延回
路１５ｉの遅延量をＤＵＴｉ毎に変えてＳＣＡＬｉを生
成してＣＡＬを行い、テスト信号用の可変遅延回路１４
ｉの遅延量を自動調整していた。ＣＡＬをＤＵＴｉ毎に
縦続して行うので、ＤＵＴｉの数だけ時間がかかるが、
時間を気にしなければこれでも充分である。ここで、サ
フィックスｉは数字を意味する。
の半導体試験装置では、ＣＡＬ用ＳＴＲＢの可変遅延回
路１５ｉの遅延量をＤＵＴｉ毎に変えてＳＣＡＬｉを生
成してＣＡＬを行い、テスト信号用の可変遅延回路１４
ｉの遅延量を自動調整していた。ＣＡＬをＤＵＴｉ毎に
縦続して行うので、ＤＵＴｉの数だけ時間がかかるが、
時間を気にしなければこれでも充分である。ここで、サ
フィックスｉは数字を意味する。
【００２１】しかしながら、ＤＵＴである半導体ＬＳＩ
の発展はめざましく、ＣＡＬする入出力のピン数が数１
０ピンから１００ピンを越えるように非常に多くなって
いる。また、半導体試験装置においても同時測定のＤＵ
Ｔの数が多くなって、現在では６４個同測の装置もあ
る。このように、ＤＵＴのピン数が多くなり、同測のＤ
ＵＴの数が多くなってくると、ＣＡＬにかける実行時間
が増えてきた。例えば、従来のＣＡＬ実行時間は数１０
秒であったが、最近では１分を越えるようになり、数分
要することもある。しかも、ＣＡＬはＤＵＴのテスト中
にもしばしば行われている。
の発展はめざましく、ＣＡＬする入出力のピン数が数１
０ピンから１００ピンを越えるように非常に多くなって
いる。また、半導体試験装置においても同時測定のＤＵ
Ｔの数が多くなって、現在では６４個同測の装置もあ
る。このように、ＤＵＴのピン数が多くなり、同測のＤ
ＵＴの数が多くなってくると、ＣＡＬにかける実行時間
が増えてきた。例えば、従来のＣＡＬ実行時間は数１０
秒であったが、最近では１分を越えるようになり、数分
要することもある。しかも、ＣＡＬはＤＵＴのテスト中
にもしばしば行われている。
【００２２】ＣＡＬの実行時間が増大してくると、ＤＵ
Ｔの測定時間が長くなって、デバイスのスループットが
悪くなる。テスト・コストの増大につながる。この発明
は、デバイスのスループット向上のために、デバイスの
試験時間の一部になっているＣＡＬの実行時間を、同測
のＤＵＴの数が増大しても試験時間を長くしない半導体
試験装置を提供するものである。
Ｔの測定時間が長くなって、デバイスのスループットが
悪くなる。テスト・コストの増大につながる。この発明
は、デバイスのスループット向上のために、デバイスの
試験時間の一部になっているＣＡＬの実行時間を、同測
のＤＵＴの数が増大しても試験時間を長くしない半導体
試験装置を提供するものである。
【００２３】
【課題を解決するための手段】上記目的を達成するため
に、この発明はＣＡＬ用の電圧比較器に与えるＳＴＲＢ
信号のそれぞれに独立した可変遅延回路を設け、それぞ
れの可変遅延回路を、例えばタイミング発生器とＦＣで
生成した基準信号でＣＡＬするようにし、従来の１個の
ＣＡＬ用可変遅延回路での精度と同等にし、各ＤＵＴを
同時にＣＡＬできるようにした。この動作を制御する制
御手段は、例えば、テストプロセッサの一部で構成でき
る。
に、この発明はＣＡＬ用の電圧比較器に与えるＳＴＲＢ
信号のそれぞれに独立した可変遅延回路を設け、それぞ
れの可変遅延回路を、例えばタイミング発生器とＦＣで
生成した基準信号でＣＡＬするようにし、従来の１個の
ＣＡＬ用可変遅延回路での精度と同等にし、各ＤＵＴを
同時にＣＡＬできるようにした。この動作を制御する制
御手段は、例えば、テストプロセッサの一部で構成でき
る。
【００２４】この発明の構成について述べる。この発明
の第１発明は、複数のＤＵＴを同時測定することがで
き、それぞれのＤＵＴに入力するテスト信号を自動タイ
ミング補正ができる半導体試験装置であって、自動タ
イミング補正用の電圧比較器に与えるストローブ信号の
それぞれの経路に挿入した可変遅延回路と、自動タイ
ミング補正用の電圧比較器の入力側にスイッチを経由し
て印加する基準信号と、基準信号でもってストローブ
信号用の可変遅延回路の遅延量を補正し、ＣＡＬ時にそ
れぞれのＤＵＴに印加するテスト信号の可変遅延回路を
補正して自動タイミング補正を各ＤＵＴ毎に同時に実行
させる制御手段と、を具備する半導体試験装置である。
の第１発明は、複数のＤＵＴを同時測定することがで
き、それぞれのＤＵＴに入力するテスト信号を自動タイ
ミング補正ができる半導体試験装置であって、自動タ
イミング補正用の電圧比較器に与えるストローブ信号の
それぞれの経路に挿入した可変遅延回路と、自動タイ
ミング補正用の電圧比較器の入力側にスイッチを経由し
て印加する基準信号と、基準信号でもってストローブ
信号用の可変遅延回路の遅延量を補正し、ＣＡＬ時にそ
れぞれのＤＵＴに印加するテスト信号の可変遅延回路を
補正して自動タイミング補正を各ＤＵＴ毎に同時に実行
させる制御手段と、を具備する半導体試験装置である。
【００２５】この発明の第２発明は、基準信号の生成部
署と制御手段の構成部署について、適切な部署を明記し
たものである。つまり、第１発明において、基準信号は
タイミング発生器と波形整形器とで生成し、制御手段は
テストプロセッサの内部に設けた半導体試験装置であ
る。
署と制御手段の構成部署について、適切な部署を明記し
たものである。つまり、第１発明において、基準信号は
タイミング発生器と波形整形器とで生成し、制御手段は
テストプロセッサの内部に設けた半導体試験装置であ
る。
【００２６】
【発明の実施の形態】発明の実施の形態を実施例に基づ
き図面を参照して説明する。図１に本発明の一実施例の
構成図を、図２にそのタイミングチャートを示す。図３
と同一部分には同一符号を付す。先ず、図１について説
明する。図３と同様にＤＵＴ９ｉは２個同測の図面とし
たが、この発明は、２個同測とは限らず６４個同測でも
よい。同測のＤＵＴ９ｉの数だけＣＡＬ用の電圧比較器
１０ｉを増やすとよい。
き図面を参照して説明する。図１に本発明の一実施例の
構成図を、図２にそのタイミングチャートを示す。図３
と同一部分には同一符号を付す。先ず、図１について説
明する。図３と同様にＤＵＴ９ｉは２個同測の図面とし
たが、この発明は、２個同測とは限らず６４個同測でも
よい。同測のＤＵＴ９ｉの数だけＣＡＬ用の電圧比較器
１０ｉを増やすとよい。
【００２７】図１では、波形整形器（ＦＣ）４からのＳ
ＴＲＢ信号を２分岐し、分岐後にそれぞれの経路にＣＡ
Ｌ用の可変遅延回路１５1 及び１５2 を挿入する。可変
遅延回路１５1 及び１５2 の出力はそれぞれＳＣＡＬ１
及びＳＣＡＬ２となって、それぞれの電圧比較器１０1
及び１０2 に与えられる。同測数が多いときには、同測
数だけ分岐する。あるいは、従来方式と混同して、１つ
のＳＣＡＬで２以上のＤＵＴをＣＡＬするようにしても
よい。
ＴＲＢ信号を２分岐し、分岐後にそれぞれの経路にＣＡ
Ｌ用の可変遅延回路１５1 及び１５2 を挿入する。可変
遅延回路１５1 及び１５2 の出力はそれぞれＳＣＡＬ１
及びＳＣＡＬ２となって、それぞれの電圧比較器１０1
及び１０2 に与えられる。同測数が多いときには、同測
数だけ分岐する。あるいは、従来方式と混同して、１つ
のＳＣＡＬで２以上のＤＵＴをＣＡＬするようにしても
よい。
【００２８】ＳＣＡＬ１とＳＣＡＬ２との伝搬時間差の
タイミング調整は、基準信号入力端子１７から入力され
る基準信号でもって行う。つまり、ＳＣＡＬの調整は信
号用のスイッチ１６3 及び１６4 をオフにし、スイッチ
１６5 及び１６6 をオンにし、基準信号を電圧比較器１
０1 及び１０2 に印加する。そして、ＣＡＬ用の可変遅
延回路１５1 及び１５2 の遅延量を調整して、基準信号
にＳＣＡＬ１及びＳＣＡＬ２のタイミングを一致させる
とよい。同測数が多い場合には、そのＳＣＡＬの数分Ｃ
ＡＬする。基準信号は、例えばタイミング発生器３とＦ
Ｃ４とで発生させることができる。別途設けてもよい。
タイミング調整は、基準信号入力端子１７から入力され
る基準信号でもって行う。つまり、ＳＣＡＬの調整は信
号用のスイッチ１６3 及び１６4 をオフにし、スイッチ
１６5 及び１６6 をオンにし、基準信号を電圧比較器１
０1 及び１０2 に印加する。そして、ＣＡＬ用の可変遅
延回路１５1 及び１５2 の遅延量を調整して、基準信号
にＳＣＡＬ１及びＳＣＡＬ２のタイミングを一致させる
とよい。同測数が多い場合には、そのＳＣＡＬの数分Ｃ
ＡＬする。基準信号は、例えばタイミング発生器３とＦ
Ｃ４とで発生させることができる。別途設けてもよい。
【００２９】ＤＵＴ９1 に入力されるテスト信号とＤＵ
Ｔ９2 に入力されるテスト信号のＣＡＬを行うときは、
従来と同様に、ドライバ５1 からＤＵＴ９1 の伝搬時間
とドライバ５2 からＤＵＴ９2 の伝搬時間との伝搬時間
差ｔpd1 と、ドライバ５1 から電圧比較器１０1 の伝搬
時間とドライバ５2 から電圧比較器１０2 の伝搬時間と
の伝搬時間差ｔpd2 を考慮して、ＣＡＬ用の可変遅延回
路１５1 と１５2 の遅延量を設定する。その後にＣＡＬ
を行う。
Ｔ９2 に入力されるテスト信号のＣＡＬを行うときは、
従来と同様に、ドライバ５1 からＤＵＴ９1 の伝搬時間
とドライバ５2 からＤＵＴ９2 の伝搬時間との伝搬時間
差ｔpd1 と、ドライバ５1 から電圧比較器１０1 の伝搬
時間とドライバ５2 から電圧比較器１０2 の伝搬時間と
の伝搬時間差ｔpd2 を考慮して、ＣＡＬ用の可変遅延回
路１５1 と１５2 の遅延量を設定する。その後にＣＡＬ
を行う。
【００３０】ＣＡＬを行うときはＦＣ４のデータ入力端
子１２からのデータで生成したＰＡＴ１信号とＰＡＴ２
信号とをそれぞれＦＣ４より出力し、それぞれの可変遅
延回路１４1 及び１４2 とドライバ５1 及び５2 を通し
て、それぞれのＤＲＯＵＴ１信号及びＤＲＯＵＴ２信号
をそれぞれの電圧比較器１０1 及び１０2 に与える。そ
れぞれの電圧比較器１０1 及び１０2 はそれぞれのスト
ローブ・パルスＳＣＡＬ１及びＳＣＡＬ２のタイミング
で比較電圧ＶOHと電圧比較してその出力信号を論理比較
器１１に与える。論理比較器１１では、データ入力端子
１３から入力した期待値と電圧比較器１０1 及び１０2
からの論理データとを論理比較してPass／Failの判定を
行う。その後のタイミングの合わせ方法は従来通りであ
る。これらの制御は制御手段で行う。制御手段は、例え
ばテストプロセッサ１内に設けるとよい。別途に設けて
もよい。
子１２からのデータで生成したＰＡＴ１信号とＰＡＴ２
信号とをそれぞれＦＣ４より出力し、それぞれの可変遅
延回路１４1 及び１４2 とドライバ５1 及び５2 を通し
て、それぞれのＤＲＯＵＴ１信号及びＤＲＯＵＴ２信号
をそれぞれの電圧比較器１０1 及び１０2 に与える。そ
れぞれの電圧比較器１０1 及び１０2 はそれぞれのスト
ローブ・パルスＳＣＡＬ１及びＳＣＡＬ２のタイミング
で比較電圧ＶOHと電圧比較してその出力信号を論理比較
器１１に与える。論理比較器１１では、データ入力端子
１３から入力した期待値と電圧比較器１０1 及び１０2
からの論理データとを論理比較してPass／Failの判定を
行う。その後のタイミングの合わせ方法は従来通りであ
る。これらの制御は制御手段で行う。制御手段は、例え
ばテストプロセッサ１内に設けるとよい。別途に設けて
もよい。
【００３１】図２に図１のタイミングチャートを示す。
図２（Ａ）に示す補正前のタイミングチャートのような
場合であっても、補正時にはｆ：に示すＳＣＡＬ２は、
自動的に（ｔpd2−ｔpd1）の時間分、遅延量を増やすの
で、ＤＵＴ９1 とＤＵＴ９2とは同時にＣＡＬができ
る。補正後のタイミングの波形を、図２（Ｂ）に示して
いる。
図２（Ａ）に示す補正前のタイミングチャートのような
場合であっても、補正時にはｆ：に示すＳＣＡＬ２は、
自動的に（ｔpd2−ｔpd1）の時間分、遅延量を増やすの
で、ＤＵＴ９1 とＤＵＴ９2とは同時にＣＡＬができ
る。補正後のタイミングの波形を、図２（Ｂ）に示して
いる。
【００３２】
【発明の効果】以上詳細に説明したように、この発明
は、ストローブ信号のＳＣＡＬ１及びＳＣＡＬ２にそれ
ぞれ可変遅延回路１５1 及び１５2 を設け、基準信号で
タイミングを調整することで、ＳＣＡＬ１及びＳＣＡＬ
２に、ドライバ５ｉからＤＵＴ９ｉまでの伝搬時間差ｔ
pd1 とドライバ５ｉから電圧比較器１０ｉまでの伝搬時
間差ｔpd2 を考慮した（ｔpd2−ｔpd1）の時間差を正確
に与えることができるようになった。従って、ＤＵＴ９
1 に入力される信号とＤＵＴ９2 に入力される信号と
を、更に同測数が多い場合にはその他のＤＵＴ９ｉとを
同時に自動補正することができる。
は、ストローブ信号のＳＣＡＬ１及びＳＣＡＬ２にそれ
ぞれ可変遅延回路１５1 及び１５2 を設け、基準信号で
タイミングを調整することで、ＳＣＡＬ１及びＳＣＡＬ
２に、ドライバ５ｉからＤＵＴ９ｉまでの伝搬時間差ｔ
pd1 とドライバ５ｉから電圧比較器１０ｉまでの伝搬時
間差ｔpd2 を考慮した（ｔpd2−ｔpd1）の時間差を正確
に与えることができるようになった。従って、ＤＵＴ９
1 に入力される信号とＤＵＴ９2 に入力される信号と
を、更に同測数が多い場合にはその他のＤＵＴ９ｉとを
同時に自動補正することができる。
【００３３】ＤＵＴ９ｉが増えても、ＳＣＡＬｉのライ
ンにそれぞれ可変遅延回路１５ｉを設けることでＣＡＬ
の実行時間がＤＵＴが１個のときとほとんど変わらな
い。従来の構成のように、ＤＵＴの数がｎ倍になるとＣ
ＡＬ実行時間がｎ倍になるようなことがない。同測のＤ
ＵＴの数が多くなっても従来構成に比べて試験時間が非
常に短くなり、スループットが非常に向上する。以上説
明したように、この発明は実用に際して、その効果は大
である。
ンにそれぞれ可変遅延回路１５ｉを設けることでＣＡＬ
の実行時間がＤＵＴが１個のときとほとんど変わらな
い。従来の構成のように、ＤＵＴの数がｎ倍になるとＣ
ＡＬ実行時間がｎ倍になるようなことがない。同測のＤ
ＵＴの数が多くなっても従来構成に比べて試験時間が非
常に短くなり、スループットが非常に向上する。以上説
明したように、この発明は実用に際して、その効果は大
である。
【図１】本発明の一実施例の構成図である。
【図２】本発明の図１のタイミングチャートである。図
２（Ａ）が補正前、図２（Ｂ）が補正後のタイミングチ
ャートである。
２（Ａ）が補正前、図２（Ｂ）が補正後のタイミングチ
ャートである。
【図３】従来技術の構成図である。
【図４】タイミング合わせの説明図である。
【図５】ＤＵＴ１側のタイミングチャートである。図５
（Ａ）が補正前、図５（Ｂ）が補正後のタイミングチャ
ートである。
（Ａ）が補正前、図５（Ｂ）が補正後のタイミングチャ
ートである。
【図６】ＤＵＴ２側のタイミングチャートである。図６
（Ａ）が補正前、図６（Ｂ）が補正後のタイミングチャ
ートである。
（Ａ）が補正前、図６（Ｂ）が補正後のタイミングチャ
ートである。
【図７】半導体試験装置の基本的な概略構成図である。
１ テストプロセッサ ２ パターン発生器 ３ タイミング発生器 ４ 波形整形器（ＦＣ） ５、５1 、５2 ドライバ ６ コンパレータ ７ パターン比較器 ８ フェイルメモリ ９、９1 、９2 ＤＵＴ（被試験デバイス） １０、１０1 、１０2 電圧比較器（コンパレータ） １１ 論理比較器 １２、１３ データ入力端子 １４、１４1 、１４2 可変遅延回路 １５、１５1 、１５2 可変遅延回路 １６ｉ（ｉ＝１〜４） スイッチ １７ 基準信号入力端子 １８ バッファ・アンプ １９ｉ、１９1 、１９2 スイッチ
Claims (2)
- 【請求項１】 複数のＤＵＴ（９ｉ）を同時測定するこ
とができ、それぞれのＤＵＴ（９ｉ）に入力するテスト
信号を自動タイミング補正ができる半導体試験装置にお
いて、 自動タイミング補正用の電圧比較器（１０ｉ）に与える
ストローブ信号（ＳＴＲＢ）のそれぞれの経路に挿入し
た可変遅延回路（１５ｉ）と、 自動タイミング補正用の電圧比較器（１０ｉ）の入力側
にスイッチを経由して基準信号を印加するスイッチと、 該基準信号でもってストローブ信号用の可変遅延回路
（１５ｉ）の遅延量を補正し、ＣＡＬ時にそれぞれのＤ
ＵＴ（９ｉ）に印加するテスト信号の可変遅延回路（１
４ｉ）を補正して自動タイミング補正を各ＤＵＴ（９
ｉ）毎に同時に実行させる制御手段と、 を具備することを特徴とする半導体試験装置。 - 【請求項２】 基準信号はタイミング発生器（３）と波
形整形器（４）とで生成し、制御手段はテストプロセッ
サ（１）の内部に設けたことを特徴とする請求項１記載
の半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10201412A JP2000035461A (ja) | 1998-07-16 | 1998-07-16 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10201412A JP2000035461A (ja) | 1998-07-16 | 1998-07-16 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000035461A true JP2000035461A (ja) | 2000-02-02 |
Family
ID=16440664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10201412A Pending JP2000035461A (ja) | 1998-07-16 | 1998-07-16 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000035461A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001289920A (ja) * | 2000-02-03 | 2001-10-19 | Advantest Corp | ドライバ制御信号生成回路・ｉｃ試験装置 |
| JP2002076855A (ja) * | 2000-08-29 | 2002-03-15 | Advantest Corp | 遅延回路、試験装置、コンデンサ |
| JP2002323539A (ja) * | 2001-04-26 | 2002-11-08 | Advantest Corp | 半導体試験装置とその補正方法 |
| KR100868995B1 (ko) | 2005-12-19 | 2008-11-17 | 주식회사 아도반테스토 | 시험 장치, 조정 장치, 조정 방법, 및 조정 프로그램을기록한 기록 매체 |
| JP2009236516A (ja) * | 2008-03-26 | 2009-10-15 | Yokogawa Electric Corp | タイミング校正機能を具備した半導体試験装置 |
-
1998
- 1998-07-16 JP JP10201412A patent/JP2000035461A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001289920A (ja) * | 2000-02-03 | 2001-10-19 | Advantest Corp | ドライバ制御信号生成回路・ｉｃ試験装置 |
| JP2002076855A (ja) * | 2000-08-29 | 2002-03-15 | Advantest Corp | 遅延回路、試験装置、コンデンサ |
| JP2002323539A (ja) * | 2001-04-26 | 2002-11-08 | Advantest Corp | 半導体試験装置とその補正方法 |
| KR100868995B1 (ko) | 2005-12-19 | 2008-11-17 | 주식회사 아도반테스토 | 시험 장치, 조정 장치, 조정 방법, 및 조정 프로그램을기록한 기록 매체 |
| JP2009236516A (ja) * | 2008-03-26 | 2009-10-15 | Yokogawa Electric Corp | タイミング校正機能を具備した半導体試験装置 |
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|---|---|---|---|
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| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080617 |