JP2005221433A

JP2005221433A - 試験装置

Info

Publication number: JP2005221433A
Application number: JP2004031193A
Authority: JP
Inventors: Jun Hashimoto; 純橋本
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2004-02-06
Filing date: 2004-02-06
Publication date: 2005-08-18

Abstract

【課題】同一基板上に形成された複数の被試験デバイスに試験信号を供給して試験し、複数の被試験デバイスの良否判定を正確に行うことができる試験装置を提供する。
【解決手段】同一基板上に形成された複数の被試験デバイスに試験信号を供給して試験する試験装置であって、試験信号を生成するパターン発生部と、パターン発生部が生成した試験信号を、それぞれ異なる遅延時間で遅延させる複数の試験信号遅延部と、複数の試験信号遅延部によって遅延されたタイミングの異なる複数の試験信号のそれぞれを、複数の被試験デバイスのそれぞれに供給する複数のドライバとを備える。
【選択図】図２

Description

本発明は、試験装置に関する。特に本発明は、同一基板上に形成された複数の被試験デバイスに試験信号を供給して試験する試験装置に関する。

図１は、従来技術に係る試験装置１００の構成を示す。試験装置１００は、パターンジェネレータ１０２によって生成した試験信号を、複数のドライバ１１２をそれぞれ介して、同一基板上に形成された複数の被試験デバイス１５０にそれぞれ供給する。そして、試験信号に対応して複数の被試験デバイス１５０がそれぞれ出力した出力信号を、タイミングコンパレータ１２０において、タイミングジェネレータ１０４が生成した基準タイミング信号に基づいて測定し、測定結果をフェイルメモリ１２２に格納する。そして、フェイルメモリ１２２に格納された出力信号の測定結果に基づいて複数の被試験デバイス１５０の良否判定を行う。

現時点で先行技術文献の存在を認識していないので、先行技術文献に関する記載を省略する。

近年の試験装置１００では、被試験デバイス１５０の良否判定のスループットを向上させるため、一度に多数の被試験デバイス１５０を試験する同測化の傾向にある。このような同測化に対応した試験装置１００では、多数の被試験デバイス１５０に同時に試験信号を供給して試験を行うため、多数の被試験デバイス１５０の動作が同一のタイミングで開始される。そのため、多数の被試験デバイス１５０において消費される電流のピーク値が同一のタイミングで発生する。これにより、同一基板上に形成された多数の被試験デバイス１５０を一度に試験するウェハ試験においては、多数の被試験デバイス１５０に瞬間的及び局所的に電流が流れ、発熱等により被試験デバイス１５０へのストレスが増加してしまう。また、多数の被試験デバイス１５０へ同一のタイミングで試験信号が供給されるため、隣接する被試験デバイス１５０に供給される試験信号間の干渉により、個々の被試験デバイス１５０に対する正確な良否判定が阻害されてしまう。

そこで本発明は、上記の課題を解決することができる試験装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

本発明の第１の形態によると、同一基板上に形成された複数の被試験デバイスに試験信号を供給して試験する試験装置であって、試験信号を生成するパターン発生部と、前記パターン発生部が生成した前記試験信号を、それぞれ異なる遅延時間で遅延させる複数の試験信号遅延部と、前記複数の試験信号遅延部によって遅延されたタイミングの異なる複数の前記試験信号のそれぞれを、前記複数の被試験デバイスのそれぞれに供給する複数のドライバとを備える。

基準タイミング信号を生成するタイミング発生部と、前記タイミング発生部が生成した前記基準基準タイミング信号を、前記複数の試験信号遅延部のそれぞれによる遅延時間に対応する、それぞれ異なる遅延時間で遅延させる複数のタイミング信号遅延部と、前記複数のタイミング信号遅延部によって遅延されたタイミングの異なる複数の前記基準タイミング信号のそれぞれに基づいて、前記試験信号に対応して前記複数の被試験デバイスのそれぞれが出力した出力信号を、前記試験信号に対応して前記複数の被試験デバイスのそれぞれが出力すべき前記出力信号の期待値と比較する複数のコンパレータとをさらに備えてもよい。

前記複数の被試験デバイスは、同一種類のデバイスであり、前記複数のドライバは、前記複数の試験信号遅延部によって遅延されたタイミングの異なる前記複数の試験信号のそれぞれを、前記複数の被試験デバイスのそれぞれに対して同一種類の端子に供給してもよい。

前記複数のドライバは、前記基板において互いに隣接する前記被試験デバイスに対して、タイミングの異なる前記試験信号を供給してもよい。

前記複数の試験信号遅延部は、前記パターン発生部が生成した前記試験信号を、前記被試験デバイスにおける前記試験信号の立ち上がり時間又は立ち下がり時間より大きい時間づつ異なる遅延時間で遅延させてもよい。

前記複数の試験信号遅延部は、前記パターン発生部が生成した前記試験信号を、前記試験信号の周期を前記複数の被試験デバイスの数で除した時間づつ異なる遅延時間で遅延させてもよい。

前記複数の被試験デバイスは、半導体メモリであり、前記パターン発生部は、前記試験信号としてライトイネーブル信号又は前記リードイネ−ブルを生成し、前記複数の試験信号遅延部は、前記パターン発生部が生成した前記ライトイネーブル信号又は前記リードイネーブル信号を、それぞれ異なる遅延時間で遅延させ、前記複数のドライバは、前記複数の半導体メモリのそれぞれに異なるタイミングでデータの書き込みを行わせるべく、前記複数の試験信号遅延部によって遅延されたタイミングの異なる複数の前記ライトイネーブル信号又は前記リードイネーブル信号のそれぞれを、前記複数の半導体メモリのそれぞれに供給してもよい。

また、本発明の第２の形態によると、同一基板上に形成された複数の被試験デバイスに試験信号を供給して試験する試験装置であって、第１試験信号及び第２試験信号を生成するパターン発生部と、前記パターン発生部が生成した前記第１試験信号を、第１遅延時間で遅延させる第１試験信号遅延部と、前記第１試験信号遅延部によって遅延された前記第１試験信号を、前記複数の被試験デバイスのうちの第１被試験デバイスに供給する第１ドライバと、前記パターン発生部が生成した前記第１試験信号を、前記第１遅延時間と異なる第２遅延時間で遅延させる第２試験信号遅延部と、前記第２試験信号遅延部によって遅延された前記第１試験信号を、前記複数の被試験デバイスのうちの第２被試験デバイスに供給する第２ドライバと、前記パターン発生部が生成した前記第２試験信号を、前記第１遅延時間で遅延させる第３試験信号遅延部と、前記第１ドライバによる前記第１試験信号の供給と略同時に、前記第３試験信号遅延部によって遅延された前記第２試験信号を、前記第１被試験デバイスに供給する第３ドライバと、前記パターン発生部が生成した前記第２試験信号を、前記第２遅延時間で遅延させる第４試験信号遅延部と、前記第２ドライバによる前記第２試験信号の前記第２被試験デバイスへの供給と略同時に、前記第４試験信号遅延部によって遅延された前記第２試験信号を、前記第２被試験デバイスに供給する第４ドライバとを備える。

基準タイミング信号を生成するタイミング発生部と、前記タイミング発生部が生成した前記基準タイミング信号を、前記第１遅延時間で遅延させる第１タイミング信号遅延部と、前記第１タイミング信号遅延部によって遅延された前記基準タイミング信号に基づいて、前記第１試験信号及び前記第２試験信号に対応して前記第１被試験デバイスが出力した第１出力信号を、前記第１試験信号及び前記第２試験信号に対応して前記第１被試験デバイスが出力すべき第１出力信号の期待値と比較する第１コンパレータと、前記第１タイミング信号遅延部によって遅延された前記基準タイミング信号に基づいて、前記第１試験信号及び前記第２試験信号に対応して前記第１被試験デバイスが出力した第２出力信号を、前記第１試験信号及び前記第２試験信号に対応して前記第１被試験デバイスが出力すべき第２出力信号の期待値と比較する第２コンパレータと、前記タイミング発生部が生成した前記基準タイミング信号を、前記第２遅延時間で遅延させる第２タイミング信号遅延部と、前記第２タイミング信号遅延部によって遅延された前記基準タイミング信号に基づいて、前記第１試験信号及び前記第２試験信号に対応して前記第２被試験デバイスが出力した第３出力信号を、前記第１試験信号及び前記第２試験信号に対応して前記第２被試験デバイスが出力すべき前記第３出力信号の期待値と比較する第３コンパレータと、前記第２タイミング信号遅延部によって遅延された前記基準タイミング信号に基づいて、前記第１試験信号及び前記第２試験信号に対応して前記第２被試験デバイスが出力した第４出力信号を、前記第１試験信号及び前記第２試験信号に対応して前記第２被試験デバイスが出力すべき前記第４出力信号の期待値と比較する第４コンパレータとをさらに備えてもよい。

なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた発明となりうる。

本発明に係る試験装置によれば、同一基板上に形成された複数の被試験デバイスに試験信号を供給して試験し、複数の被試験デバイスの良否判定を正確に行うことができる。

以下、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図２は、本発明の第１実施形態に係る試験装置２００の構成の一例を示す。試験装置２００は、同一基板上に形成された複数の被試験デバイス（ＤＵＴ）２５０に試験信号を供給して試験を行い、複数の被試験デバイス２５０の良否を判定する。複数の被試験デバイス２５０は、例えば半導体メモリ等の同一種類のデバイスであり、同一の試験信号が供給されることにより、同一の動作を行う。例えば、半導体ウェハ上には、２個から６４個の被試験デバイス２５０が形成されており、試験装置２００は、複数の被試験デバイス２５０が半導体ウェハ上に形成されたままの状態で同時に試験を行う、いわゆるウェハ試験を行う。

試験装置２００は、パターンジェネレータ２０２、タイミングジェネレータ２０４、データセレクタ２０６、フォーマットコントローラ２０８ａ及び２０８ｂ、バッファ２１０ａ及び２１０ｂ、複数の印加パターン可変回路２１１ａ及び２１１ｂ、複数のドライバ２１２ａ及び２１２ｂ、複数の印加パターン可変回路２１３ａ及び２１３ｂ、複数のレベルコンパレータ２１４ａ及び２１４ｂ、複数のドライバ２１５ａ及び２１５ｂ、複数のレベルコンパレータ２１６ａ及び２１６ｂ、バッファ２１８、複数のタイミングコンパレータ２２０ａ及び２２０ｂ、及び複数のフェイルメモリ２２２ａ及び２２２ｂを備える。

パターンジェネレータ２０２は、本発明に係るパターン発生部の一例であり、複数の被試験デバイス２５０ａ及び２５０ｂの試験を行うための試験信号を生成する。例えば、パターンジェネレータ２０２は、試験信号として、アドレス信号、ライトイネーブル信号、リードイネーブル信号、データ信号、クロック信号等を生成する。また、タイミングジェネレータ２０４は、基準タイミング信号を生成し、フォーマットコントローラ２０８ａ及び２０８ｂ、並びにバッファ２１８に供給する。

データセレクタ２０６は、パターンジェネレータ２０２が生成した試験信号のうち、フォーマットコントローラ２０８ａ及び２０８ｂのそれぞれに供給すべき試験信号を選択して、フォーマットコントローラ２０８ａ及び２０８ｂのそれぞれに供給する。フォーマットコントローラ２０８ａ及び２０８ｂは、データセレクタ２０６から供給された試験信号の波形を整形し、タイミングジェネレータ２０４が生成した基準タイミング信号に基づいて試験信号を出力する。バッファ２１０ａ及び２１０ｂは、フォーマットコントローラ２０８ａ及び２０８ｂのそれぞれが出力した試験信号を印加パターン可変回路２１１ａ及び２１１ｂ並びに印加パターン可変回路２１３ａ及び２１３ｂのそれぞれに供給する。ここで、試験装置２００は、同一基板上に形成された被試験デバイス２５０の数と同一の数の印加パターン可変回路２１１、印加パターン可変回路２１３、ドライバ２１２、及びドライバ２１５を備えることが好ましく、バッファ２１０ａから複数の印加パターン可変回路２１１への経路、及びバッファ２１０ｂから複数の印加パターン可変回路２１３への経路は、同一基板上に形成された被試験デバイス２５０の数に分岐されている。

印加パターン可変回路２１１ａ及び２１１ｂは、本発明の試験信号遅延部の一例であり、パターンジェネレータ２０２が生成してバッファ２１０ａから供給された試験信号を、それぞれ異なる遅延時間で遅延させ、ドライバ２１２ａ及び２１２ｂにそれぞれ供給する。そして、ドライバ２１２ａ及び２１２ｂは、印加パターン可変回路２１１ａ及び２１１ｂによって遅延されたタイミングの異なる複数の試験信号のそれぞれを、被試験デバイス２５０ａ及び２５０ｂのそれぞれ供給する。なお、ドライバ２１２ａ及び２１２ｂは、被試験デバイス２５０ａ及び２５０ｂの同一種類の端子に接続されており、被試験デバイス２５０ａ及び２５０ｂのそれぞれに対して同一種類の端子に試験信号を供給する。例えば、ドライバ２１２ａ及び２１２ｂに供給される試験信号がアドレス信号である場合には、ドライバ２１２ａ及び２１２ｂは、印加パターン可変回路２１１ａ及び２１１ｂによって遅延されたタイミングの異なるアドレス信号のそれぞれを、被試験デバイス２５０ａ及び２５０ｂのそれぞれのアドレスピンに供給する。

印加パターン可変回路２１３ａ及び２１３ｂは、本発明の試験信号遅延部の一例であり、パターンジェネレータ２０２が生成してバッファ２１０ｂから供給された試験信号を、それぞれ異なる遅延時間で遅延させ、ドライバ２１５ａ及び２１５ｂにそれぞれ供給する。そして、ドライバ２１５ａ及び２１５ｂは、印加パターン可変回路２１３ａ及び２１３ｂによって遅延されたタイミングの異なる複数の試験信号のそれぞれを、被試験デバイス２５０ａ及び２５０ｂのそれぞれ供給する。なお、ドライバ２１５ａ及び２１５ｂは、被試験デバイス２５０ａ及び２５０ｂの同一種類の端子に接続されており、被試験デバイス２５０ａ及び２５０ｂのそれぞれに対して同一種類の端子に供給する。例えば、ドライバ２１５ａ及び２１５ｂに供給される試験信号がライトイネーブル信号又はリードイネーブル信号である場合には、ドライバ２１５ａ及び２１５ｂは、印加パターン可変回路２１３ａ及び２１３ｂによって遅延されたタイミングの異なるライトイネーブル信号又はリードイネーブル信号のそれぞれを、被試験デバイス２５０ａ及び２５０ｂのそれぞれのライトイネーブルピン又はリードイネーブルピンに供給する。

また、印加パターン可変回路２１１ａと印加パターン可変回路２１３ａとは、同一の遅延時間でそれぞれに供給された試験信号を遅延させ、ドライバ２１２ａとドライバ２１５ａとは、同一のタイミングで被試験デバイス２５０ａに試験信号、例えばアドレス信号及びライトイネーブル信号を供給する。また、印加パターン可変回路２１１ｂと印加パターン可変回路２１３ｂとは、同一の遅延時間でそれぞれに供給された試験信号を遅延させ、ドライバ２１２ｂとドライバ２１５ｂとは、同一のタイミングで被試験デバイス２５０ｂに試験信号、例えばアドレス信号及びライトイネーブル信号を供給する。

具体的には、印加パターン可変回路２１１ａは、バッファ２１０ａから供給された試験信号を遅延時間ｔ１で遅延させて、ドライバ２１２ａは、印加パターン可変回路２１１ａによって遅延時間ｔ１で遅延された試験信号を被試験デバイス２５０ａに供給する。また、印加パターン可変回路２１１ｂは、バッファ２１０ａから供給された試験信号を遅延時間ｔ２で遅延させて、ドライバ２１２ｂは、印加パターン可変回路２１１ｂによって遅延時間ｔ２で遅延された試験信号を被試験デバイス２５０ｂに供給する。また、印加パターン可変回路２１３ａは、バッファ２１０ｂから供給された試験信号を遅延時間ｔ１で遅延させて、ドライバ２１５ａは、印加パターン可変回路２１３ａによって遅延時間ｔ１で遅延された試験信号を被試験デバイス２５０ａに供給する。また、印加パターン可変回路２１３ｂは、バッファ２１０ｂから供給された試験信号を遅延時間ｔ２で遅延させて、ドライバ２１５ｂは、印加パターン可変回路２１３ｂによって遅延時間ｔ２で遅延された試験信号を被試験デバイス２５０ｂに供給する。また、ドライバ２１２ａ及び２１２ｂは、複数の被試験デバイス２５０が形成された基板において互いに隣接する被試験デバイス２５０ａ及び２５０ｂに対して、タイミングの異なる試験信号を供給することが好ましく、ドライバ２１５ａ及び２１５ｂは、複数の被試験デバイス２５０が形成された基板において互いに隣接する被試験デバイス２５０ａ及び２５０ｂに対して、タイミングの異なる試験信号を供給することが好ましい。

なお、印加パターン可変回路２１１ａ及び２１１ｂは、パターンジェネレータ２０２が生成した試験信号を、被試験デバイス２５０ａ及び２５０ｂにおける試験信号の立ち上がり時間又は立ち下がり時間より大きい時間づつ異なる遅延時間で遅延させることが好ましく、印加パターン可変回路２１３ａ及び２１３ｂは、パターンジェネレータ２０２が生成した試験信号を、被試験デバイス２５０ａ及び２５０ｂにおける試験信号の立ち上がり時間又は立ち下がり時間より大きい時間づつ異なる遅延時間で遅延させることが好ましい。即ち、遅延時間ｔ１と遅延時間ｔ２とは、被試験デバイス２５０ａ及び２５０ｂにおける試験信号の立ち上がり時間又は立ち下がり時間より大きい時間差を有することが好ましい。また、印加パターン可変回路２１１ａ及び２１１ｂは、パターンジェネレータ２０２が生成した試験信号を、試験信号の周期を基板上に形成された複数の被試験デバイス２５０の数で除した時間づつ異なる遅延時間で遅延させてもよい。

レベルコンパレータ２１４ａ及び２１４ｂは、試験信号に対応して被試験デバイス２５０ａ及び２５０ｂのそれぞれが出力した出力信号をＨ側閾値電圧（ＶＯＨ）と比較し、タイミングコンパレータ２２０ａ及び２２０ｂにそれぞれ供給する。また、レベルコンパレータ２１６ａ及び２１６ｂは、試験信号に対応して被試験デバイス２５０ａ及び２５０ｂのそれぞれが出力した出力信号をＬ側閾値電圧（ＶＯＬ）と比較し、タイミングコンパレータ２２０ａ及び２２０ｂにそれぞれ供給する。

バッファ２１８は、タイミングジェネレータ２０４が生成した基準タイミング信号を比較タイミング可変回路２１９ａ及び２１９ｂに供給する。ここで、試験装置２００は、同一基板上に形成された被試験デバイス２５０の数と同一の数のレベルコンパレータ２１４、レベルコンパレータ２１６、比較タイミング可変回路２１９、タイミングコンパレータ２２０、及びフェイルメモリ２２２を備えることが好ましく、バッファ２１８から複数のタイミングコンパレータ２２０への経路は、同一基板上に形成された被試験デバイス２５０の数に分岐されている。

比較タイミング可変回路２１９ａ及び２１９ｂは、本発明のタイミング信号遅延部の一例であり、バッファ２１８から供給された基準タイミング信号を、印加パターン可変回路２１１ａ及び２１１ｂ又は印加パターン可変回路２１３ａ及び２１３ｂのそれぞれによる遅延時間に対応する、それぞれ異なる遅延時間で遅延させ、タイミングコンパレータ２２０ａ及び２２０ｂにそれぞれ供給する。具体的には、比較タイミング可変回路２１９ａは、バッファ２１８から供給された基準タイミング信号を、印加パターン可変回路２１１ａ及び２１３ａと同様に遅延時間ｔ１で遅延させる。また、比較タイミング可変回路２１９ｂは、バッファ２１８から供給された基準タイミング信号を、印加パターン可変回路２１１ｂ及び２１３ｂと同様に遅延時間ｔ２で遅延させる。

タイミングコンパレータ２２０ａ及び２２０ｂは、比較タイミング可変回路２１９ａ及び２１９ｂによって遅延されたタイミングの異なる複数の基準タイミング信号のそれぞれに基づいて、試験信号に対応して被試験デバイス２５０ａ及び２５０ｂのそれぞれが出力した出力信号を、試験信号に対応して複数の被試験デバイス２５０ａ及び２５０ｂのそれぞれが出力すべき出力信号の期待値と比較して、比較結果をフェイルメモリ２２２ａ及び２２２ｂに格納する。具体的には、タイミングコンパレータ２２０ａは、印加パターン可変回路２１１ａ及び２１３ａによって遅延時間ｔ１で遅延されて供給された試験信号に対応する出力信号を、比較タイミング可変回路２１９ａによって遅延時間ｔ１で遅延された基準タイミング信号が示すタイミングで期待値と比較し、比較結果をフェイルメモリ２２２ａに格納する。また、タイミングコンパレータ２２０ｂは、印加パターン可変回路２１１ｂ及び２１３ｂによって遅延時間ｔ２で遅延されて供給された試験信号に対応する出力信号を、比較タイミング可変回路２１９ｂによって遅延時間ｔ２で遅延された基準タイミング信号が示すタイミングで期待値と比較し、比較結果をフェイルメモリ２２２ｂに格納する。そして、試験装置２００は、フェイルメモリ２２２ａに格納された比較結果に基づいて被試験デバイス２５０ａの良否判定を行い、フェイルメモリ２２２ｂに格納された比較結果に基づいて被試験デバイス２５０ｂの良否判定を行う。

第１実施形態に係る試験装置２００によれば、複数の印加パターン可変回路２１１及び複数の印加パターン可変回路２１３を備え、同一基板上に形成された複数の被試験デバイス２５０へ試験信号を供給するタイミングを、被試験デバイス２５０毎に任意に制御できるようにし、複数の被試験デバイス２５０の動作が開始されるタイミングをずらすことにより、複数の被試験デバイス２５０において消費される電流のピーク値のタイミングをずらすことができる。そのため、同一基板上に形成された複数の被試験デバイス２５０に、瞬間的及び局所的な電流が流れることを防止し、発熱等による被試験デバイス２５０へのストレスを低減させることができる。また、複数の被試験デバイス２５０へ異なるタイミングで試験信号が供給されるため、隣接する被試験デバイス２５０に供給される試験信号間の干渉を軽減でき、被試験デバイス２５０の良否判定を正確に行うことができる。

なお、本例において、ドライバ２１２ａ及び２１５ａが遅延時間ｔ１で遅延されたアドレス信号、及びライトイネーブル信号又はリードイネーブル信号を被試験デバイス２５０ａに供給し、ドライバ２１２ｂ及び２１５ｂが遅延時間ｔ２で遅延されたアドレス信号、及びライトイネーブル信号又はリードイネーブル信号を被試験デバイス２５０ｂに供給することにより、被試験デバイス２５０ａと被試験デバイス２５０ｂとの動作に時間差を付与している。しかしながら、ドライバ２１５ａが遅延時間ｔ１で遅延されたライトイネーブル信号又はリードイネーブル信号を被試験デバイス２５０ａに供給し、ドライバ２１５ｂが遅延時間ｔ２で遅延されたライトイネーブル信号又はリードイネーブル信号を被試験デバイス２５０ｂに供給し、ドライバ２１２ａ及び２１２ｂは、遅延されていない試験信号を被試験デバイス２５０ａ及び２５０ｂに供給してもよい。即ち、ドライバ２１５ａ及び２１５ｂが、被試験デバイス２５０ａ及び２５０ｂのそれぞれに異なるタイミングでデータの書き込みを行わせるべく、タイミングの異なるライトイネーブル信号又はリードイネーブル信号のそれぞれを被試験デバイス２５０ａ及び２５０ｂに供給することによって、同様に、被試験デバイス２５０ａと被試験デバイス２５０ｂとの動作に時間差を付与することができる。

図３は、本発明の第２実施形態に係る試験装置３００の構成の一例を示す。第２実施形態に係る試験装置３００は、以下に説明する部分を除き、第１実施形態に係る試験装置２００と同一の構成及び機能を有する。なお、図３において、第１実施形態に係る試験装置２００の構成要素と同一の構成要素には、図２と同一の符号を付す。

試験装置３００は、試験装置２００が備える構成要素に加え、複数のレベルコンパレータ３１４ａ及び３１４ｂ、複数のレベルコンパレータ３１６ａ及び３１６ｂ、複数のタイミングコンパレータ３２０ａ及び３２０ｂ、及び複数のフェイルメモリ３２２ａ及び３２２ｂを備える。なお、被試験デバイス３５０は、データ信号と、当該データ信号に同期したクロック信号とを出力する、例えばＤＤＲーＳＤＲＡＭ等の半導体メモリである。

レベルコンパレータ３１４ａ及び３１４ｂは、試験信号に対応して被試験デバイス３５０ａ及び３５０ｂのそれぞれが出力した出力信号をＨ側閾値電圧（ＶＯＨ）と比較し、タイミングコンパレータ３２０ａ及び３２０ｂにそれぞれ供給する。また、レベルコンパレータ３１６ａ及び３１６ｂは、試験信号に対応して被試験デバイス３５０ａ及び３５０ｂのそれぞれが出力した出力信号をＬ側閾値電圧（ＶＯＬ）と比較し、タイミングコンパレータ３２０ａ及び３２０ｂにそれぞれ供給する。

なお、レベルコンパレータ３１４ａ及び３１４ｂは、被試験デバイス３５０ａ及び３５０ｂの同一種類の端子に接続されており、被試験デバイス３５０ａ及び３５０ｂのそれぞれから出力信号を受け取る。例えば、レベルコンパレータ３１４ａ及び３１４ｂがデータピンに接続されている場合には、レベルコンパレータ３１４ａ及び３１４ｂは、被試験デバイス３５０ａ及び３５０ｂのそれぞれのデータピンからデータ信号を受け取る。また、レベルコンパレータ３１６ａ及び３１６ｂは、被試験デバイス３５０ａ及び３５０ｂの同一種類の端子に接続されており、被試験デバイス３５０ａ及び３５０ｂのそれぞれから出力信号を受け取る。例えば、レベルコンパレータ３１６ａ及び３１６ｂがクロックピンに接続されている場合には、レベルコンパレータ３１６ａ及び３１６ｂは、被試験デバイス３５０ａ及び３５０ｂのそれぞれのクロックピンからクロック信号を受け取る。

タイミングコンパレータ２２０ａは、比較タイミング可変回路２１９ａによって遅延された基準タイミング信号に基づいて、ドライバ２１２ａから被試験デバイス３５０ａに供給された第１試験信号、及びドライバ２１５ａから被試験デバイス３５０ａに供給された第２試験信号に対応して被試験デバイス３５０ａが出力した出力信号であるデータ信号を、第１試験信号及び第２試験信号に対応して被試験デバイス３５０ａが出力すべき出力信号の期待値と比較して、比較結果をフェイルメモリ２２２ａに格納する。タイミングコンパレータ３２０ａは、比較タイミング可変回路２１９ａによって遅延された基準タイミング信号に基づいて、ドライバ２１２ａから被試験デバイス３５０ａに供給された第１試験信号、及びドライバ２１５ａから被試験デバイス３５０ａに供給された第２試験信号に対応して被試験デバイス３５０ａが出力した出力信号であるクロック信号を、第１試験信号及び第２試験信号に対応して被試験デバイス３５０ａが出力すべき出力信号の期待値と比較して、比較結果をフェイルメモリ３２２ａに格納する。

また、タイミングコンパレータ２２２ａは、比較タイミング可変回路２１９ｂによって遅延された基準タイミング信号に基づいて、ドライバ２１２ｂから被試験デバイス３５０ｂに供給された第３試験信号、及びドライバ２１５ｂから被試験デバイス３５０ｂに供給された第４試験信号に対応して被試験デバイス３５０ａが出力した出力信号であるデータ信号を、第３試験信号及び第４試験信号に対応して被試験デバイス３５０ｂが出力すべき出力信号の期待値と比較して、比較結果をフェイルメモリ２２２ｂに格納する。タイミングコンパレータ３２０ｂは、比較タイミング可変回路２１９ｂによって遅延された基準タイミング信号に基づいて、ドライバ２１２ｂから被試験デバイス３５０ｂに供給された第３試験信号、及びドライバ２１５ｂから被試験デバイス３５０ｂに供給された第４試験信号に対応して被試験デバイス３５０ｂが出力した出力信号であるクロック信号を、第３試験信号及び第４試験信号に対応して被試験デバイス３５０ａが出力すべき出力信号の期待値と比較して、比較結果をフェイルメモリ３２２ｂに格納する。

第２実施形態に係る試験装置３００によれば、第１実施形態に係る試験装置２００と同様に、発熱等による被試験デバイス３５０へのストレスを低減させることができ、また隣接する被試験デバイス３５０に供給される試験信号間の干渉を軽減できるので、ＤＤＲーＳＤＲＡＭ等の半導体メモリである被試験デバイス３５０の良否判定を正確に行うことができる。

以上、実施形態を用いて本発明を説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更又は改良を加えることができる。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

従来技術に係る試験装置１００の構成を示す図である。本発明の第１実施形態に係る試験装置２００の構成の一例を示す図である。本発明の第２実施形態に係る試験装置３００の構成の一例を示す図である。

符号の説明

２００試験装置
２０２パターンジェネレータ
２０４タイミングジェネレータ
２０６データセレクタ
２０８フォーマットコントローラ
２１０バッファ
２１１印加パターン可変回路
２１２ドライバ
２１３印加パターン可変回路
２１４レベルコンパレータ
２１５ドライバ
２１６レベルコンパレータ
２１８バッファ
２１９比較タイミング可変回路
２２０タイミングコンパレータ
２２２フェイルメモリ
２５０被試験デバイス
３００試験装置
３１４レベルコンパレータ
３１６レベルコンパレータ
３２０タイミングコンパレータ
３２２フェイルメモリ
３５０被試験デバイス

Claims

同一基板上に形成された複数の被試験デバイスに試験信号を供給して試験する試験装置であって、
試験信号を生成するパターン発生部と、
前記パターン発生部が生成した前記試験信号を、それぞれ異なる遅延時間で遅延させる複数の試験信号遅延部と、
前記複数の試験信号遅延部によって遅延されたタイミングの異なる複数の前記試験信号のそれぞれを、前記複数の被試験デバイスのそれぞれに供給する複数のドライバと
を備える試験装置。
基準タイミング信号を生成するタイミング発生部と、
前記タイミング発生部が生成した前記基準タイミング信号を、前記複数の試験信号遅延部のそれぞれによる遅延時間に対応する、それぞれ異なる遅延時間で遅延させる複数のタイミング信号遅延部と、
前記複数のタイミング信号遅延部によって遅延されたタイミングの異なる複数の前記基準タイミング信号のそれぞれに基づいて、前記試験信号に対応して前記複数の被試験デバイスのそれぞれが出力した出力信号を、前記試験信号に対応して前記複数の被試験デバイスのそれぞれが出力すべき前記出力信号の期待値と比較する複数のコンパレータと
をさらに備える請求項１に記載の試験装置。
前記複数の被試験デバイスは、同一種類のデバイスであり、
前記複数のドライバは、前記複数の試験信号遅延部によって遅延されたタイミングの異なる前記複数の試験信号のそれぞれを、前記複数の被試験デバイスのそれぞれに対して同一種類の端子に供給する請求項１に記載の試験装置。
前記複数のドライバは、前記基板において互いに隣接する前記被試験デバイスに対して、タイミングの異なる前記試験信号を供給する請求項１に記載の試験装置。
前記複数の試験信号遅延部は、前記パターン発生部が生成した前記試験信号を、前記被試験デバイスにおける前記試験信号の立ち上がり時間又は立ち下がり時間より大きい時間づつ異なる遅延時間で遅延させる請求項１に記載の試験装置。
前記複数の試験信号遅延部は、前記パターン発生部が生成した前記試験信号を、前記試験信号の周期を前記複数の被試験デバイスの数で除した時間づつ異なる遅延時間で遅延させる請求項１に記載の試験装置。
前記複数の被試験デバイスは、半導体メモリであり、
前記パターン発生部は、前記試験信号としてライトイネーブル信号又はリードイネーブルを生成し、
前記複数の試験信号遅延部は、前記パターン発生部が生成した前記ライトイネーブル信号又は前記リードイネーブル信号を、それぞれ異なる遅延時間で遅延させ、
前記複数のドライバは、前記複数の半導体メモリのそれぞれに異なるタイミングでデータの書き込みを行わせるべく、前記複数の試験信号遅延部によって遅延されたタイミングの異なる複数の前記ライトイネーブル信号又は前記リードイネーブル信号のそれぞれを、前記複数の半導体メモリのそれぞれに供給する請求項１に記載の試験装置。
同一基板上に形成された複数の被試験デバイスに試験信号を供給して試験する試験装置であって、
第１試験信号及び第２試験信号を生成するパターン発生部と、
前記パターン発生部が生成した前記第１試験信号を、第１遅延時間で遅延させる第１試験信号遅延部と、
前記第１試験信号遅延部によって遅延された前記第１試験信号を、前記複数の被試験デバイスのうちの第１被試験デバイスに供給する第１ドライバと、
前記パターン発生部が生成した前記第１試験信号を、前記第１遅延時間と異なる第２遅延時間で遅延させる第２試験信号遅延部と、
前記第２試験信号遅延部によって遅延された前記第１試験信号を、前記複数の被試験デバイスのうちの第２被試験デバイスに供給する第２ドライバと、
前記パターン発生部が生成した前記第２試験信号を、前記第１遅延時間で遅延させる第３試験信号遅延部と、
前記第１ドライバによる前記第１試験信号の供給と略同時に、前記第３試験信号遅延部によって遅延された前記第２試験信号を、前記第１被試験デバイスに供給する第３ドライバと、
前記パターン発生部が生成した前記第２試験信号を、前記第２遅延時間で遅延させる第４試験信号遅延部と、
前記第２ドライバによる前記第２試験信号の前記第２被試験デバイスへの供給と略同時に、前記第４試験信号遅延部によって遅延された前記第２試験信号を、前記第２被試験デバイスに供給する第４ドライバと
を備える試験装置。
基準タイミング信号を生成するタイミング発生部と、
前記タイミング発生部が生成した前記基準タイミング信号を、前記第１遅延時間で遅延させる第１タイミング信号遅延部と、
前記第１タイミング信号遅延部によって遅延された前記基準タイミング信号に基づいて、前記第１試験信号及び前記第２試験信号に対応して前記第１被試験デバイスが出力した第１出力信号を、前記第１試験信号及び前記第２試験信号に対応して前記第１被試験デバイスが出力すべき第１出力信号の期待値と比較する第１コンパレータと、
前記第１タイミング信号遅延部によって遅延された前記基準タイミング信号に基づいて、前記第１試験信号及び前記第２試験信号に対応して前記第１被試験デバイスが出力した第２出力信号を、前記第１試験信号及び前記第２試験信号に対応して前記第１被試験デバイスが出力すべき第２出力信号の期待値と比較する第２コンパレータと、
前記タイミング発生部が生成した前記基準タイミング信号を、前記第２遅延時間で遅延させる第２タイミング信号遅延部と、
前記第２タイミング信号遅延部によって遅延された前記基準タイミング信号に基づいて、前記第１試験信号及び前記第２試験信号に対応して前記第２被試験デバイスが出力した第３出力信号を、前記第１試験信号及び前記第２試験信号に対応して前記第２被試験デバイスが出力すべき前記第３出力信号の期待値と比較する第３コンパレータと、
前記第２タイミング信号遅延部によって遅延された前記基準タイミング信号に基づいて、前記第１試験信号及び前記第２試験信号に対応して前記第２被試験デバイスが出力した第４出力信号を、前記第１試験信号及び前記第２試験信号に対応して前記第２被試験デバイスが出力すべき前記第４出力信号の期待値と比較する第４コンパレータと
をさらに備える請求項８に記載の試験装置。