JP4109951B2 - マルチストローブ装置、試験装置、及び調整方法 - Google Patents
マルチストローブ装置、試験装置、及び調整方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、複数のストローブを有するマルチストローブを生成するマルチストローブ装置、電子デバイスを試験する試験装置、及びマルチストローブのそれぞれのストローブの発生タイミングを調整する調整方法に関する。特に本発明は、それぞれのストローブの発生タイミングを制御するマルチストローブ装置に関する。
【０００２】
【従来の技術】
従来、被測定信号の値の変化点等を検出する場合、１本のストローブを被測定信号のサイクル毎に遅延させて出力し、それぞれのストローブにおける被測定信号の値を検出し、値の変化点を検出している。この手法は、例えばメモリのセットアップ／ホールド試験等において、データ信号とＤＱＳ信号の値の変化点等を検出するために用いられている。
【０００３】
例えばＤＤＲ−ＳＤＲＡＭ（Double Data Rate-SDRAM）のように、クロック（ＤＱＳ）の立ち上がり又は立ち下がりに同期してデータ信号を出力するダブルデータレート型のデバイスは、所定の出力データ幅毎にクロックを追随させて出力している。これにより、データの受け渡しにおける、セットアップ／ホールドのタイミング条件を緩和している。このようなデバイスは、データのセットアップ／ホールドを誤り無く行うために、データ信号とクロックとの間に、所定のセットアップタイム及びホールドタイムを有する必要がある。
【０００４】
従来は、データ信号の値とクロックの値とを、１本のストローブによりそれぞれ検出し、それぞれの値の変化点を検出している。そして、検出したそれぞれの変化点が、所定のセットアップタイム及びホールドタイムを満たしているか否かにより、被試験デバイスの良否を判定している。
【０００５】
【発明が解決しようとする課題】
しかし、１本のストローブで、データ信号及びＤＱＳの各サイクル毎に値を検出しているため、デバイスの電源変動、熱変動等の様々な要因により、データ信号、ＤＱＳにジッタが生じた場合、精度よく試験を行うことができない。また、１本のストローブでデータ信号及びＤＱＳを走査するため、試験に時間がかかっていた。
【０００６】
そこで本発明は、上記の課題を解決することのできるマルチストローブ装置、試験装置、及び調整方法を提供することを目的とする。この目的は、特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の形態においては、複数のストローブを有するマルチストローブを生成するマルチストローブ装置であって、複数のストローブのそれぞれが生成されるべきタイミングで、調整用信号を発生可能なクロック発生器と、複数のストローブを生成するストローブ生成回路と、調整用信号に基づいて、ストローブ生成回路が、ストローブのそれぞれを発生するタイミングを調整する調整部とを備えることを特徴とするマルチストローブ装置を提供する。
【０００８】
クロック発生器は、複数のストローブが生成されるべき複数のタイミングで順次調整用信号を発生し、調整部は、複数のタイミングで生成されたそれぞれの調整用信号に基づいて、ストローブ生成回路が、対応するストローブを生成するタイミングを調整してよい。
【０００９】
ストローブ生成回路は、ストローブ信号を受け取り、受け取ったストローブ信号を所定の時間遅延させ、それぞれストローブとして順次出力する、縦続接続された複数の可変遅延回路を有し、調整部は、それぞれの調整用信号に基づいて、対応する可変遅延回路における遅延時間を順次調整してよい。
【００１０】
また、クロック発生器は、ストローブ信号と同期して調整用信号を発生することが好ましい。また、マルチストローブ装置は、それぞれが可変遅延回路のいずれかに対応して設けられ、対応する可変遅延回路が出力したストローブのタイミングと、調整用信号のタイミングとを比較する複数のタイミング比較器を更に備え、調整部は、それぞれの可変遅延回路における遅延時間を、対応するタイミング比較器における比較結果に基づいて調整してよい。
【００１１】
調整部は、遅延時間を調整するべき可変遅延回路における遅延時間を変化させ、調整するべき可変遅延回路が出力するストローブのタイミングと、調整用信号のタイミングとが略一致したとタイミング比較器が判定する遅延時間に、調整するべき可変遅延回路の遅延時間を設定してよい。
【００１２】
可変遅延回路は、調整部が変化させるそれぞれの遅延時間毎にストローブを複数回出力し、ドライバコンパレータは、調整される可変遅延回路がストローブを出力するべきタイミングにおいて値が変化する調整用信号を複数回発生し、タイミング比較器は、複数回出力されたストローブを用いて、調整用信号の値を検出し、調整部は、調整用信号における変化前の値と変化後の値を、タイミング比較器が検出する回数が、略同一回数となる遅延時間に可変遅延回路の遅延時間を設定してよい。
【００１３】
調整部は、複数のタイミング比較器における比較結果のうち、調整するべき可変遅延回路に対応するタイミング比較器の比較結果を選択する比較結果選択回路と、比較結果選択回路が選択した比較結果において、調整用信号における変化前の値と変化後の値を検出した回数を計数するフェイルカウンタとを有してよい。
【００１４】
それぞれが複数の可変遅延回路のいずれかに対応して設けられ、調整用信号を対応する可変遅延回路のオフセット遅延量だけ遅延させて、対応するタイミング比較器に供給する、縦続接続された複数の遅延素子を更に備えてよい。遅延素子のそれぞれは、対応する可変遅延回路と略同一の特性を有し、最小の遅延を生成する遅延経路における遅延量が、対応する可変遅延回路の最小の遅延を生成する遅延経路における遅延量と略同一の調整用可変遅延回路であって、遅延素子は、調整用可変遅延回路の最小の遅延を生成する遅延経路を用いて、調整用信号をオフセット遅延量だけ遅延させることが好ましい。
【００１５】
クロック発生器は、調整用信号を所望の遅延量だけ遅延させて出力する調整信号生成可変遅延回路と、調整信号生成可変遅延回路における遅延量を制御するためのリニアライズメモリとを有してよい。
【００１６】
本発明の第２の形態においては、電子デバイスを試験する試験装置であって、電子デバイスを試験するための試験パターンを生成するパターン発生器と、試験パターンを成形し、電子デバイスに供給する波形整形器と、試験パターンに応じて、電子デバイスが出力する出力信号に基づいて、電子デバイスの良否を判定する判定器とを備え、判定器は、出力信号の値を検出するための複数のストローブを有するマルチストローブを生成するマルチストローブ装置を有し、マルチストローブ装置は、複数のストローブのそれぞれのストローブが生成されるべきタイミングで、調整用信号を発生可能なクロック発生器と、複数のストローブを生成するストローブ生成回路と、調整用信号に基づいて、ストローブ生成回路が、ストローブのそれぞれを発生するタイミングを調整する調整部とを含むことを特徴とする試験装置を提供する。
【００１７】
本発明の第３の形態においては、複数のストローブを有するマルチストローブの、それぞれのストローブを生成するタイミングを調整する調整方法であって、複数のストローブのそれぞれのストローブが生成されるべきタイミングで、調整用信号を発生する調整用信号発生段階と、複数のストローブを生成するストローブ発生段階と、調整用信号に基づいて、ストローブ発生段階において、ストローブのそれぞれを発生するタイミングを調整する調整段階とを備えることを特徴とするマルチストローブ調整方法を提供する。
【００１８】
尚、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又、発明となりうる。
【００１９】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００２０】
図１は、本発明の実施形態に係る試験装置１００の構成の一例を示す。試験装置１００は、複数のストローブを有するマルチストローブを用いて、電子デバイス２００の出力信号の値を検出することにより、電子デバイス２００を試験する。
【００２１】
試験装置１００は、周期発生器１０、パターン発生器１２、波形整形器１４、クロック発生器７０、ドライバコンパレータ２０、及び判定器１６を備える。周期発生器１０は、試験装置１００を動作させるためのタイミング信号を生成する。例えば、周期発生器１０は、パターン発生器１２から、電子デバイス２００に試験パターンを供給するタイミングを示すテストセット信号を受け取り、電子デバイス２００に試験パターンを供給するタイミングを示す信号を、波形整形器１４に供給する。また、試験装置１００の動作を同期させる基準クロックを生成し、試験装置１００の各構成要素に供給する。
【００２２】
パターン発生器１２は、電子デバイス２００を試験するための試験パターンを生成し、波形整形器１４に供給する。波形整形器１４及びクロック発生器７０は、受け取った試験パターンを整形し、周期発生器１０から受け取った信号に応じて、整形した試験パターンをドライバコンパレータ２０を介して電子デバイス２００に供給する。
【００２３】
判定器１６は、与えられた試験パターンに応じて電子デバイス２００が出力する出力信号に基づいて、電子デバイス２００の良否を判定する。判定器１６は、複数のストローブを有するマルチストローブを生成し、生成したマルチストローブにより電子デバイス２００の出力信号の値を検出するマルチストローブ装置３０と、マルチストローブ装置３０が検出した出力信号の値に基づいて、電子デバイス２００の良否を判定する論理比較器３４とを有する。論理比較器３４には、パターン発生器１２から電子デバイス２００が出力するべき期待値信号が供給され、当該期待値信号と、出力信号の値とを比較することにより、電子デバイス２００の良否を判定する。
【００２４】
また、クロック発生器７０は、マルチストローブ装置３０にマルチストローブを生成させるためのストローブ信号を供給してよい。この場合、周期発生器７０は、クロック発生器７０にタイミング信号を供給し、クロック発生器７０は、受け取ったタイミング信号に基づいて、ストローブ信号をマルチストローブ装置３０に供給する。
【００２５】
また、電子デバイス２００は、例えばＤＤＲ−ＳＤＲＡＭであって、判定器１６は、出力信号としてＤＤＲ−ＳＤＲＡＭのデータ信号、及びデータ信号に同期して出力されるクロック信号であるＤＱＳを受け取ってよい。この場合、判定器１６は、受けとったデータ信号及びＤＱＳに基づいて、電子デバイス２００のセットアップ／ホールド試験を行い、電子デバイス２００の良否を判定してよい。
【００２６】
図２は、ＤＤＲ−ＳＤＲＡＭのセットアップ試験の一例を説明する図である。本例において、試験装置１００は、ＤＱＳの値とデータ信号（ＤＱ）の値とをそれぞれマルチストローブにより検出し、電子デバイス２００のセットアップ試験を行う。ＤＤＲ−ＳＤＲＡＭは、ＤＱとＤＱＳの立ち上がりエッジを略一致させて出力させるが、試験装置１００は、ＤＱの値を検出するマルチストローブの発生タイミングを、ＤＱＳの値を検出するマルチストローブの発生タイミングに対して、予め定められたオフセット量だけずらし、それぞれの値を検出する。例えば、試験装置１００は、ＤＤＲ−ＳＤＲＡＭの実使用時に用いられるメモリコントローラが、ＤＱに対してＤＱＳをずらす量だけＤＱ側のマルチストローブの発生タイミングをずらしてよい。
【００２７】
試験装置１００は、検出したＤＱＳの値の変化点において、ＤＤＲ−ＳＤＲＡＭが所定の値のＤＱを出力しているか否かに基づいて、ＤＤＲ−ＳＤＲＡＭの良否を判定する。図２（ａ）及び図２（ｂ）は、ＤＱ及びＤＱＳのタイミングチャートの一例を示す。図２（ａ）に示した例においては、ＤＱＳの値の変化点において、ＤＱが所定の値を示すため、試験装置１００は、ＤＤＲ−ＳＤＲＡＭを良品と判定する。また、図２（ｂ）に示した例においては、ＤＱＳの値の変化点において、ＤＱが所定の値を示さないため、試験装置１００は、ＤＤＲ−ＳＤＲＡＭを不良品と判定する。
【００２８】
本例における試験装置１００は、ＤＱＳ及びＤＱのそれぞれについて、マルチストローブを用いて値の変化点を検出する。つまり、マルチストローブのいずれのストローブにおいて、ＤＱＳ及びＤＱの値の変化点を検出したかを判定し、ＤＱＳ及びＤＱの値の変化点を検出したストローブのそれぞれの位置に基づいて、ＤＤＲ−ＳＤＲＡＭの良否を判定する。
【００２９】
本例における試験装置１００によれば、ＤＱ及びＤＱＳの１サイクルに対して、複数のストローブを有するマルチストローブによって値を検出するため、ＤＱ及びＤＱＳの遅延時間がサイクル毎にばらついた場合であっても、精度よく試験を行うことができる。また、ＤＤＲ−ＳＤＲＡＭのホールド試験についても、同様に行うことができる。
【００３０】
図３は、クロック発生器７０及びドライバコンパレータ２０の構成の一例を示す。クロック発生器７０は、波形整形器１４から、試験パターンに応じたセット信号及びリセット信号を受け取り、セット信号及びリセット信号に基づいて試験パターンの立ち上がりエッジ及び立ち下がりエッジを生成する。
【００３１】
クロック発生器７０は、セット信号を遅延させる可変遅延回路２２ａ、リセット信号を遅延させる可変遅延回路２２ｂ、可変遅延回路２２ａにおける遅延時間を制御するためのリニアライズメモリ２４ａ、可変遅延回路２２ｂにおける遅延時間を制御するためのリニアライズメモリ２４ｂ、セットリセットラッチ２６を有する。
【００３２】
リニアライズメモリ２４ａ及びリニアライズメモリ２４ｂは、電子デバイス２００に与えるべき試験パターンに応じて、対応する可変遅延回路２２における遅延時間を制御する。それぞれのリニアライズメモリ２４には、遅延設定値に応じて可変遅延回路２２を制御するための制御情報が格納され、当該制御情報は、対応する可変遅延回路２２の特性に応じて、予めキャリブレーションされている。これにより可変遅延回路２２における遅延時間を精度よく制御することができる。
【００３３】
セットリセットラッチ２６は、それぞれの可変遅延回路２２が遅延させたセット信号及びリセット信号に基づいて、電子デバイス２００に供給する試験パターンの立ち上がりエッジ及び立ち下がりエッジを生成し、ドライバコンパレータ２０のドライバ２８を介して電子デバイス２００に供給する。ドライバコンパレータ２０のコンパレータ３２は、電子デバイス２００が出力する出力信号と所定の値とを比較し、比較結果をマルチストローブ装置３０に供給する。ここで、出力信号は、前述したＤＱＳ及びＤＱであってよい。
【００３４】
マルチストローブ装置３０は、マルチストローブによりコンパレータ３２における比較結果を検出し、検出した比較結果を論理比較器３４に供給する。
【００３５】
図４は、マルチストローブ装置３０の構成の一例を示す。マルチストローブ装置３０は、複数のストローブを生成するストローブ生成回路４０と、ドライバコンパレータ２０における比較結果を、マルチストローブにより検出するタイミング比較回路６０と、ストローブ生成回路４０がストローブのそれぞれを発生するタイミングを調整する調整部５０とを有する。ストローブ生成回路４０には、ストローブを生成するためのストローブ信号が与えられる。当該ストローブ信号は、例えばクロック発生器７０が生成してよい。
【００３６】
ストローブ生成回路４０は、縦続接続された複数の可変遅延回路４６を有する。また、タイミング比較回路６０は、縦続接続された複数の遅延素子４２、及び複数のタイミング比較器４４を有する。複数の可変遅延回路４６は、ストローブ信号を受け取り、受け取ったストローブ信号を所定の時間遅延させ、それぞれストローブとして順次出力し、マルチストローブを生成する。複数の遅延素子４２は、電子デバイス２００の出力信号をタイミング比較器４４に供給する。また、複数のタイミング比較器４４は、それぞれが可変遅延回路４６のいずれかに対応して設けられ、対応する可変遅延回路４６が出力したストローブと、電子デバイス２００の出力信号とを受け取り、受け取ったストローブにより当該出力信号の値を検出する。
【００３７】
複数の遅延素子４２は、それぞれが複数の可変遅延回路４６のいずれかに対応して設けられ、コンパレータ３２の比較結果を受け取り、受け取った比較結果を所定の時間順次遅延させ、それぞれ対応するタイミング比較器４４に供給する。それぞれの遅延素子４２は、受け取った比較結果を対応する可変遅延回路４６のオフセット遅延量だけ遅延させる。
【００３８】
ここで、オフセット遅延量とは、可変遅延回路において最小の遅延量を生成する経路を選択した場合において生じる遅延量である。例えば、オフセット遅延量は、可変遅延回路において信号を遅延させない経路を選択した場合において生じる遅延量を指す。つまり、オフセット遅延量は、可変遅延回路４６における遅延設定値と遅延時間との誤差を示す。遅延素子４２によって、受け取った信号を対応する可変遅延回路４６のオフセット遅延量だけ遅延させてタイミング比較器４４に供給することにより、可変遅延回路４６における遅延時間の誤差を低減することができる。
【００３９】
それぞれの遅延素子４２は、対応する可変遅延回路４６と略同一の特性を有し、それぞれの最小の遅延を生成する遅延経路の遅延量が、対応する可変遅延回路４６の最小の遅延を生成する遅延経路の遅延量と略同一である調整用可変遅延回路であって、遅延素子４６は、調整用可変遅延回路の最小の遅延を生成する遅延経路を用いて、受け取った信号を対応する可変遅延回路４６のオフセット遅延量だけ遅延させる。
【００４０】
例えば、遅延素子４２は、対応する可変遅延回路４６と同一の材料及び同一のプロセスにより形成される。遅延素子４２として、対応する可変遅延回路４６と同一の特性を有する調整用可変遅延回路を用いることにより、可変遅延回路４６におけるオフセット遅延量と同一の遅延量を精度よく生成することができる。また、温度変化等により可変遅延回路４６におけるオフセット遅延量が変動した場合であっても、同一の特性を有する遅延素子４２を用いることにより、当該変動を吸収することができる。
【００４１】
タイミング比較器４４は、それぞれ対応する可変遅延回路４６から受け取ったストローブのタイミングにおける、遅延素子４２が出力する信号の値を検出し、検出した値を調整部５０を介して論理比較器３４に供給する。論理比較器３４は、タイミング比較器４４から受け取った値と、パターン発生器１２が生成する期待値信号とを比較する。図１に関連して説明した判定器１６は、論理比較器３４における比較結果に基づいて、電子デバイス２００の良否を判定する。
【００４２】
以上の動作により、試験装置１００は、電子デバイス２００の出力信号の値を、マルチストローブにより検出し、電子デバイス２００の良否を判定する。次に、マルチストローブ装置３０における、複数のストローブの発生タイミングの調整について説明する。
【００４３】
マルチストローブ装置３０における複数のストローブの発生タイミングを調整する場合、クロック発生器７０は、複数のストローブのそれぞれのストローブが生成されるべきタイミングで値が変化する調整用信号を出力する。つまり、クロック発生器７０は、それぞれの可変遅延回路４６における遅延量を設定するための、調整用信号を出力する。この場合、パターン発生器１２は、調整用信号を生成するための信号を出力する。クロック発生器７０は、マルチストローブ装置３０に与えられるストローブ信号と同期して調整用信号を発生する。
【００４４】
クロック発生器７０は、前述したように予めキャリブレーションされたリニアライズメモリ２４、及び可変遅延回路２２（調整信号生成可変遅延回路）を用いて調整用信号を生成するため、所望のタイミングで精度よく値が変化する調整用信号を生成することができる。まず、クロック発生器７０は、縦続接続された可変遅延回路４６のうち、初段の可変遅延回路４６−１における遅延量を設定するための調整用信号を出力する。つまり、可変遅延回路４６−１において設定されるべき遅延量に応じたタイミングで値が変化する調整用信号を出力する。調整用信号は、複数の遅延素子４２により、可変遅延回路４６のオフセット遅延量と略同一の遅延量で遅延され、タイミング比較器４４に供給される。
【００４５】
タイミング比較器４４−１は、可変遅延回路４６−１が出力するストローブを用いて調整用信号の値を検出することにより、調整用信号の値の変化点のタイミングと、ストローブのタイミングとの比較を行う。調整部５０は、タイミング比較器４４−１における比較結果に基づいて、可変遅延回路４６−１の遅延時間を設定する。
【００４６】
クロック発生器７０は、複数のストローブが生成されるべき複数のタイミングで順次調整用信号を発生する。調整部５０は、複数のタイミングで生成されたそれぞれの調整用信号に基づいて、同様に全ての可変遅延回路４６の遅延時間を初段側の可変遅延回路４６から順次設定することにより、ストローブ生成回路４０が、それぞれのストローブを生成するタイミングを調整する。
【００４７】
調整部５０は、比較結果選択回路５２、フェイルカウンタ５６、及び調整手段５８を有する。比較結果選択回路５２は、複数のタイミング比較器４４の比較結果から、遅延時間を調整するべき可変遅延回路４６に対応するタイミング比較器４４の比較結果を選択する。調整部５０は、選択された比較結果に基づいて、調整するべき可変遅延回路４６が出力するストローブのタイミングと、調整用信号の値の変化点のタイミングとが一致するように、可変遅延回路４６の遅延時間を調整する。
【００４８】
例えば、調整部５０は、調整するべき可変遅延回路４６の遅延時間を順に変化させ、調整するべき可変遅延回路４６が出力するストローブのタイミングと、調整用信号のタイミングとが略一致したとタイミング比較器４４が判定する遅延時間に、調整するべき可変遅延回路４６の遅延時間を設定する。例えば、調整手段５８が可変遅延回路４６の遅延時間を順に変化させる。また、クロック発生器７０は、調整部５０が可変遅延回路４６の遅延時間を変化させる毎に、調整用信号を出力する。
【００４９】
また、クロック発生器７０は、調整手段５８が調整するべき可変遅延回路４６の遅延時間を変化させる毎に、調整用信号を複数回出力してもよい。この場合、可変遅延回路４６は、調整用信号に応じて複数回ストローブを出力し、タイミング比較器４４は、それぞれのストローブにより対応する調整用信号の値をそれぞれ検出する。比較結果選択回路５２は、選択した複数の比較結果をフェイルカウンタ５６に供給する。フェイルカウンタ５６は、受け取った比較結果に基づいて、調整用信号における変化前の値を検出した回数と、変化後の値を検出した回数の両方又はいずれかを計数する。
【００５０】
調整手段５８は、フェイルカウンタ５６の計数結果に基づいて、調整するべき可変遅延回路４６における遅延時間を設定する。例えば、調整手段５８は、調整用信号における変化前の値を検出した回数と、変化後の値を検出した回数とが略同一となる遅延時間に、調整するべき可変遅延回路４６の遅延時間を設定する。また、調整手段５８は、調整用信号における変化前の値を検出した回数、又は変化後の値を検出した回数が、調整するべき可変遅延回路４６がストローブを出力した回数の略半分となるように、調整するべき可変遅延回路４６の遅延時間を設定してもよい。また、調整手段５８は、変化させた遅延時間のうち、調整用信号における変化前の値を検出した回数と、変化後の値を検出した回数との差が最も小さい遅延時間に、調整するべき可変遅延回路４６の遅延時間を設定してもよい。
【００５１】
また、調整手段５８は、調整するべき可変遅延回路４６における遅延時間を、例えば昇順又は降順に変化させて、それぞれの遅延時間に対応する計数結果に基づいて調整するべき可変遅延回路４６の遅延時間を設定する。また、他の例においては、調整手段５８は、調整するべき可変遅延回路４６における遅延時間を、例えば二分探索法等に基づいて変化させ、最適な遅延時間を検出してもよい。
【００５２】
以上説明した遅延時間の設定を、全ての可変遅延回路４６に対して初段側から順に行うことにより、マルチストローブにおけるそれぞれのストローブ間隔を、所望の間隔に精度よく設定することができる。また、試験装置１００は、電子デバイス２００の試験を行う場合に用いる、ドライバコンパレータ２０、遅延素子４２、タイミング比較器４４を含む出力信号伝達経路を用いて可変遅延回路４６の遅延時間を調整する。このため、出力信号伝達経路の特性によって生じる、出力信号とマルチストローブとのタイミング誤差の影響をも、電子デバイス２００の試験において低減することができる。例えば、タイミング比較器４４における応答特性による影響を低減することができる。また、マルチストローブ装置３０は、クロック発生器７０と同様の機能及び構成を有するクロック発生器を、更に有してもよい。この場合、調整用信号はマルチストローブ装置３０が有するクロック発生器が生成する。
【００５３】
図５は、それぞれの可変遅延回路４６が出力するストローブのタイミング調整を説明する図である。本例においては、調整用信号は、それぞれの可変遅延回路４６がストローブを出力するべきタイミングで、０から１に値が変化する信号である。まず、図５（ａ）に示すように、初段の可変遅延回路４６−１の遅延時間を変化させ、可変遅延回路４６−１が出力するストローブ１のタイミング調整を行う。
【００５４】
ストローブ１のタイミング調整においては、図４において説明したように、タイミング比較器４４−１がストローブ１における調整用信号の値を複数回検出する。ここで、タイミング比較器４４−１の比較結果において、変化前の値である０を検出した回数と、変化後の値である１を検出した回数とが略同一となるように、可変遅延回路４６−１の遅延時間を設定する。
【００５５】
次に、クロック発生器７０は、ストローブ２が生成されるべきタイミングで値が変化する調整用信号を生成する。調整部５０は、図５（ｂ）に示すように、ストローブ２のタイミング調整を同様に行い、以下、全てのストローブに対しタイミング調整を同様に行う。例えば、全てのストローブ間隔がＴ１となるようにタイミング調整を行う。
【００５６】
図６は、本発明の実施形態に係るマルチストローブのタイミング調整方法の一例を示すフローチャートである。当該調整方法は、図１から図５に関連して説明したマルチストローブ装置３０と同様の方法で、マルチストローブ装置３０が生成するマルチストローブのそれぞれのストローブのタイミングを調整する。
【００５７】
まず、調整用信号発生段階Ｓ３００で、複数のストローブのそれぞれのストローブが生成されるべきタイミングで、調整用信号を発生し、出力する。Ｓ３００は、図３に関連して説明したクロック発生器７０及びドライバコンパレータ２０を用いて行ってよい。
【００５８】
次に、ストローブ発生段階Ｓ３０２で、複数のストローブを有するマルチストローブを生成する。Ｓ３０２は、図４に関連して説明したストローブ生成回路４０を用いて行ってよい。
【００５９】
次に、遅延時間変化段階Ｓ３０４で、調整するべき可変遅延回路４６の遅延時間を変化させ、調整するべきストローブの発生タイミングを変化させる。Ｓ３０４は、図４に関連して説明した調整部５０を用いて行ってよい。
【００６０】
次に、値検出段階Ｓ３０６で、発生タイミングを変化させたそれぞれのストローブにおける調整用信号の値を検出する。Ｓ３０６においては、前述したようにそれぞれの発生タイミングにおいて調整用信号の値を複数回検出してもよい。Ｓ３０６は、図４に関連して説明したタイミング比較器４４を用いて行ってよい。
【００６１】
次に、遅延量設定段階Ｓ３０８で、Ｓ３０６において検出した値に基づいて、調整するべき可変遅延回路４６の遅延量を設定する。Ｓ３０８は、図４に関連して説明した調整部５０を用いて行ってよい。
【００６２】
次に、判定段階Ｓ３１０で、全ての可変遅延回路４６の遅延量を設定したかを判定する。全ての可変遅延回路４６の遅延量を設定した場合、処理を終了する。また、全ての可変遅延回路４６の遅延量を設定していない場合、次に調整するべき可変遅延回路に応じて、調整用信号の遅延量を設定し、Ｓ３００〜Ｓ３１０の処理を繰り返す。本調整方法によれば、マルチストローブのそれぞれのストローブの発生タイミングを精度よく調整することができる。
【００６３】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更または改良を加えることができる。そのような変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００６４】
【発明の効果】
上記説明から明らかなように、本発明によれば、それぞれのストローブのタイミングを精度よく制御したマルチストローブを生成することができる。このため、電子デバイスを精度よく試験することができる。
【図面の簡単な説明】
【図１】 本発明の実施形態に係る試験装置１００の構成の一例を示す図である。
【図２】 ＤＤＲ−ＳＤＲＡＭのセットアップ試験の一例を説明する図である。図２（ａ）は、ＤＱＳとＤＱのタイミングチャートの一例を示し、図２（ｂ）は、ＤＱＳとＤＱのタイミングチャートの他の例を示す。
【図３】 クロック発生器７０及びドライバコンパレータ２０の構成の一例を示す図である。
【図４】 マルチストローブ装置３０及びタイミング比較回路６０の構成の一例を示す図である。
【図５】 それぞれの可変遅延回路４６が出力するストローブのタイミング調整を説明する図である。図５（ａ）は、ストローブ１のタイミング調整を示す図であり、図５（ｂ）は、ストローブ２のタイミング調整を示す図である。
【図６】 本発明の実施形態に係るマルチストローブのタイミング調整方法の一例を示すフローチャートである。
【符号の説明】
１０・・・周期発生器、１２・・・パターン発生器、１４・・・波形整形器、１６・・・判定器、２０・・・ドライバコンパレータ、２２・・・可変遅延回路、２４・・・リニアライズメモリ、２６・・・セットリセットラッチ、２８・・・ドライバ、３０・・・マルチストローブ装置、３２・・・コンパレータ、３４・・・論理比較器、４０・・・ストローブ生成回路、４２・・・遅延素子、４４・・・比較器、４６・・・可変遅延回路、５０・・・調整部、５２・・・比較結果選択回路、５６・・・フェイルカウンタ、５８・・・調整手段、６０・・・タイミング比較回路、７０・・・クロック発生器、１００・・・試験装置、２００・・・電子デバイス
【発明の属する技術分野】
本発明は、複数のストローブを有するマルチストローブを生成するマルチストローブ装置、電子デバイスを試験する試験装置、及びマルチストローブのそれぞれのストローブの発生タイミングを調整する調整方法に関する。特に本発明は、それぞれのストローブの発生タイミングを制御するマルチストローブ装置に関する。
【０００２】
【従来の技術】
従来、被測定信号の値の変化点等を検出する場合、１本のストローブを被測定信号のサイクル毎に遅延させて出力し、それぞれのストローブにおける被測定信号の値を検出し、値の変化点を検出している。この手法は、例えばメモリのセットアップ／ホールド試験等において、データ信号とＤＱＳ信号の値の変化点等を検出するために用いられている。
【０００３】
例えばＤＤＲ−ＳＤＲＡＭ（Double Data Rate-SDRAM）のように、クロック（ＤＱＳ）の立ち上がり又は立ち下がりに同期してデータ信号を出力するダブルデータレート型のデバイスは、所定の出力データ幅毎にクロックを追随させて出力している。これにより、データの受け渡しにおける、セットアップ／ホールドのタイミング条件を緩和している。このようなデバイスは、データのセットアップ／ホールドを誤り無く行うために、データ信号とクロックとの間に、所定のセットアップタイム及びホールドタイムを有する必要がある。
【０００４】
従来は、データ信号の値とクロックの値とを、１本のストローブによりそれぞれ検出し、それぞれの値の変化点を検出している。そして、検出したそれぞれの変化点が、所定のセットアップタイム及びホールドタイムを満たしているか否かにより、被試験デバイスの良否を判定している。
【０００５】
【発明が解決しようとする課題】
しかし、１本のストローブで、データ信号及びＤＱＳの各サイクル毎に値を検出しているため、デバイスの電源変動、熱変動等の様々な要因により、データ信号、ＤＱＳにジッタが生じた場合、精度よく試験を行うことができない。また、１本のストローブでデータ信号及びＤＱＳを走査するため、試験に時間がかかっていた。
【０００６】
そこで本発明は、上記の課題を解決することのできるマルチストローブ装置、試験装置、及び調整方法を提供することを目的とする。この目的は、特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の形態においては、複数のストローブを有するマルチストローブを生成するマルチストローブ装置であって、複数のストローブのそれぞれが生成されるべきタイミングで、調整用信号を発生可能なクロック発生器と、複数のストローブを生成するストローブ生成回路と、調整用信号に基づいて、ストローブ生成回路が、ストローブのそれぞれを発生するタイミングを調整する調整部とを備えることを特徴とするマルチストローブ装置を提供する。
【０００８】
クロック発生器は、複数のストローブが生成されるべき複数のタイミングで順次調整用信号を発生し、調整部は、複数のタイミングで生成されたそれぞれの調整用信号に基づいて、ストローブ生成回路が、対応するストローブを生成するタイミングを調整してよい。
【０００９】
ストローブ生成回路は、ストローブ信号を受け取り、受け取ったストローブ信号を所定の時間遅延させ、それぞれストローブとして順次出力する、縦続接続された複数の可変遅延回路を有し、調整部は、それぞれの調整用信号に基づいて、対応する可変遅延回路における遅延時間を順次調整してよい。
【００１０】
また、クロック発生器は、ストローブ信号と同期して調整用信号を発生することが好ましい。また、マルチストローブ装置は、それぞれが可変遅延回路のいずれかに対応して設けられ、対応する可変遅延回路が出力したストローブのタイミングと、調整用信号のタイミングとを比較する複数のタイミング比較器を更に備え、調整部は、それぞれの可変遅延回路における遅延時間を、対応するタイミング比較器における比較結果に基づいて調整してよい。
【００１１】
調整部は、遅延時間を調整するべき可変遅延回路における遅延時間を変化させ、調整するべき可変遅延回路が出力するストローブのタイミングと、調整用信号のタイミングとが略一致したとタイミング比較器が判定する遅延時間に、調整するべき可変遅延回路の遅延時間を設定してよい。
【００１２】
可変遅延回路は、調整部が変化させるそれぞれの遅延時間毎にストローブを複数回出力し、ドライバコンパレータは、調整される可変遅延回路がストローブを出力するべきタイミングにおいて値が変化する調整用信号を複数回発生し、タイミング比較器は、複数回出力されたストローブを用いて、調整用信号の値を検出し、調整部は、調整用信号における変化前の値と変化後の値を、タイミング比較器が検出する回数が、略同一回数となる遅延時間に可変遅延回路の遅延時間を設定してよい。
【００１３】
調整部は、複数のタイミング比較器における比較結果のうち、調整するべき可変遅延回路に対応するタイミング比較器の比較結果を選択する比較結果選択回路と、比較結果選択回路が選択した比較結果において、調整用信号における変化前の値と変化後の値を検出した回数を計数するフェイルカウンタとを有してよい。
【００１４】
それぞれが複数の可変遅延回路のいずれかに対応して設けられ、調整用信号を対応する可変遅延回路のオフセット遅延量だけ遅延させて、対応するタイミング比較器に供給する、縦続接続された複数の遅延素子を更に備えてよい。遅延素子のそれぞれは、対応する可変遅延回路と略同一の特性を有し、最小の遅延を生成する遅延経路における遅延量が、対応する可変遅延回路の最小の遅延を生成する遅延経路における遅延量と略同一の調整用可変遅延回路であって、遅延素子は、調整用可変遅延回路の最小の遅延を生成する遅延経路を用いて、調整用信号をオフセット遅延量だけ遅延させることが好ましい。
【００１５】
クロック発生器は、調整用信号を所望の遅延量だけ遅延させて出力する調整信号生成可変遅延回路と、調整信号生成可変遅延回路における遅延量を制御するためのリニアライズメモリとを有してよい。
【００１６】
本発明の第２の形態においては、電子デバイスを試験する試験装置であって、電子デバイスを試験するための試験パターンを生成するパターン発生器と、試験パターンを成形し、電子デバイスに供給する波形整形器と、試験パターンに応じて、電子デバイスが出力する出力信号に基づいて、電子デバイスの良否を判定する判定器とを備え、判定器は、出力信号の値を検出するための複数のストローブを有するマルチストローブを生成するマルチストローブ装置を有し、マルチストローブ装置は、複数のストローブのそれぞれのストローブが生成されるべきタイミングで、調整用信号を発生可能なクロック発生器と、複数のストローブを生成するストローブ生成回路と、調整用信号に基づいて、ストローブ生成回路が、ストローブのそれぞれを発生するタイミングを調整する調整部とを含むことを特徴とする試験装置を提供する。
【００１７】
本発明の第３の形態においては、複数のストローブを有するマルチストローブの、それぞれのストローブを生成するタイミングを調整する調整方法であって、複数のストローブのそれぞれのストローブが生成されるべきタイミングで、調整用信号を発生する調整用信号発生段階と、複数のストローブを生成するストローブ発生段階と、調整用信号に基づいて、ストローブ発生段階において、ストローブのそれぞれを発生するタイミングを調整する調整段階とを備えることを特徴とするマルチストローブ調整方法を提供する。
【００１８】
尚、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又、発明となりうる。
【００１９】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００２０】
図１は、本発明の実施形態に係る試験装置１００の構成の一例を示す。試験装置１００は、複数のストローブを有するマルチストローブを用いて、電子デバイス２００の出力信号の値を検出することにより、電子デバイス２００を試験する。
【００２１】
試験装置１００は、周期発生器１０、パターン発生器１２、波形整形器１４、クロック発生器７０、ドライバコンパレータ２０、及び判定器１６を備える。周期発生器１０は、試験装置１００を動作させるためのタイミング信号を生成する。例えば、周期発生器１０は、パターン発生器１２から、電子デバイス２００に試験パターンを供給するタイミングを示すテストセット信号を受け取り、電子デバイス２００に試験パターンを供給するタイミングを示す信号を、波形整形器１４に供給する。また、試験装置１００の動作を同期させる基準クロックを生成し、試験装置１００の各構成要素に供給する。
【００２２】
パターン発生器１２は、電子デバイス２００を試験するための試験パターンを生成し、波形整形器１４に供給する。波形整形器１４及びクロック発生器７０は、受け取った試験パターンを整形し、周期発生器１０から受け取った信号に応じて、整形した試験パターンをドライバコンパレータ２０を介して電子デバイス２００に供給する。
【００２３】
判定器１６は、与えられた試験パターンに応じて電子デバイス２００が出力する出力信号に基づいて、電子デバイス２００の良否を判定する。判定器１６は、複数のストローブを有するマルチストローブを生成し、生成したマルチストローブにより電子デバイス２００の出力信号の値を検出するマルチストローブ装置３０と、マルチストローブ装置３０が検出した出力信号の値に基づいて、電子デバイス２００の良否を判定する論理比較器３４とを有する。論理比較器３４には、パターン発生器１２から電子デバイス２００が出力するべき期待値信号が供給され、当該期待値信号と、出力信号の値とを比較することにより、電子デバイス２００の良否を判定する。
【００２４】
また、クロック発生器７０は、マルチストローブ装置３０にマルチストローブを生成させるためのストローブ信号を供給してよい。この場合、周期発生器７０は、クロック発生器７０にタイミング信号を供給し、クロック発生器７０は、受け取ったタイミング信号に基づいて、ストローブ信号をマルチストローブ装置３０に供給する。
【００２５】
また、電子デバイス２００は、例えばＤＤＲ−ＳＤＲＡＭであって、判定器１６は、出力信号としてＤＤＲ−ＳＤＲＡＭのデータ信号、及びデータ信号に同期して出力されるクロック信号であるＤＱＳを受け取ってよい。この場合、判定器１６は、受けとったデータ信号及びＤＱＳに基づいて、電子デバイス２００のセットアップ／ホールド試験を行い、電子デバイス２００の良否を判定してよい。
【００２６】
図２は、ＤＤＲ−ＳＤＲＡＭのセットアップ試験の一例を説明する図である。本例において、試験装置１００は、ＤＱＳの値とデータ信号（ＤＱ）の値とをそれぞれマルチストローブにより検出し、電子デバイス２００のセットアップ試験を行う。ＤＤＲ−ＳＤＲＡＭは、ＤＱとＤＱＳの立ち上がりエッジを略一致させて出力させるが、試験装置１００は、ＤＱの値を検出するマルチストローブの発生タイミングを、ＤＱＳの値を検出するマルチストローブの発生タイミングに対して、予め定められたオフセット量だけずらし、それぞれの値を検出する。例えば、試験装置１００は、ＤＤＲ−ＳＤＲＡＭの実使用時に用いられるメモリコントローラが、ＤＱに対してＤＱＳをずらす量だけＤＱ側のマルチストローブの発生タイミングをずらしてよい。
【００２７】
試験装置１００は、検出したＤＱＳの値の変化点において、ＤＤＲ−ＳＤＲＡＭが所定の値のＤＱを出力しているか否かに基づいて、ＤＤＲ−ＳＤＲＡＭの良否を判定する。図２（ａ）及び図２（ｂ）は、ＤＱ及びＤＱＳのタイミングチャートの一例を示す。図２（ａ）に示した例においては、ＤＱＳの値の変化点において、ＤＱが所定の値を示すため、試験装置１００は、ＤＤＲ−ＳＤＲＡＭを良品と判定する。また、図２（ｂ）に示した例においては、ＤＱＳの値の変化点において、ＤＱが所定の値を示さないため、試験装置１００は、ＤＤＲ−ＳＤＲＡＭを不良品と判定する。
【００２８】
本例における試験装置１００は、ＤＱＳ及びＤＱのそれぞれについて、マルチストローブを用いて値の変化点を検出する。つまり、マルチストローブのいずれのストローブにおいて、ＤＱＳ及びＤＱの値の変化点を検出したかを判定し、ＤＱＳ及びＤＱの値の変化点を検出したストローブのそれぞれの位置に基づいて、ＤＤＲ−ＳＤＲＡＭの良否を判定する。
【００２９】
本例における試験装置１００によれば、ＤＱ及びＤＱＳの１サイクルに対して、複数のストローブを有するマルチストローブによって値を検出するため、ＤＱ及びＤＱＳの遅延時間がサイクル毎にばらついた場合であっても、精度よく試験を行うことができる。また、ＤＤＲ−ＳＤＲＡＭのホールド試験についても、同様に行うことができる。
【００３０】
図３は、クロック発生器７０及びドライバコンパレータ２０の構成の一例を示す。クロック発生器７０は、波形整形器１４から、試験パターンに応じたセット信号及びリセット信号を受け取り、セット信号及びリセット信号に基づいて試験パターンの立ち上がりエッジ及び立ち下がりエッジを生成する。
【００３１】
クロック発生器７０は、セット信号を遅延させる可変遅延回路２２ａ、リセット信号を遅延させる可変遅延回路２２ｂ、可変遅延回路２２ａにおける遅延時間を制御するためのリニアライズメモリ２４ａ、可変遅延回路２２ｂにおける遅延時間を制御するためのリニアライズメモリ２４ｂ、セットリセットラッチ２６を有する。
【００３２】
リニアライズメモリ２４ａ及びリニアライズメモリ２４ｂは、電子デバイス２００に与えるべき試験パターンに応じて、対応する可変遅延回路２２における遅延時間を制御する。それぞれのリニアライズメモリ２４には、遅延設定値に応じて可変遅延回路２２を制御するための制御情報が格納され、当該制御情報は、対応する可変遅延回路２２の特性に応じて、予めキャリブレーションされている。これにより可変遅延回路２２における遅延時間を精度よく制御することができる。
【００３３】
セットリセットラッチ２６は、それぞれの可変遅延回路２２が遅延させたセット信号及びリセット信号に基づいて、電子デバイス２００に供給する試験パターンの立ち上がりエッジ及び立ち下がりエッジを生成し、ドライバコンパレータ２０のドライバ２８を介して電子デバイス２００に供給する。ドライバコンパレータ２０のコンパレータ３２は、電子デバイス２００が出力する出力信号と所定の値とを比較し、比較結果をマルチストローブ装置３０に供給する。ここで、出力信号は、前述したＤＱＳ及びＤＱであってよい。
【００３４】
マルチストローブ装置３０は、マルチストローブによりコンパレータ３２における比較結果を検出し、検出した比較結果を論理比較器３４に供給する。
【００３５】
図４は、マルチストローブ装置３０の構成の一例を示す。マルチストローブ装置３０は、複数のストローブを生成するストローブ生成回路４０と、ドライバコンパレータ２０における比較結果を、マルチストローブにより検出するタイミング比較回路６０と、ストローブ生成回路４０がストローブのそれぞれを発生するタイミングを調整する調整部５０とを有する。ストローブ生成回路４０には、ストローブを生成するためのストローブ信号が与えられる。当該ストローブ信号は、例えばクロック発生器７０が生成してよい。
【００３６】
ストローブ生成回路４０は、縦続接続された複数の可変遅延回路４６を有する。また、タイミング比較回路６０は、縦続接続された複数の遅延素子４２、及び複数のタイミング比較器４４を有する。複数の可変遅延回路４６は、ストローブ信号を受け取り、受け取ったストローブ信号を所定の時間遅延させ、それぞれストローブとして順次出力し、マルチストローブを生成する。複数の遅延素子４２は、電子デバイス２００の出力信号をタイミング比較器４４に供給する。また、複数のタイミング比較器４４は、それぞれが可変遅延回路４６のいずれかに対応して設けられ、対応する可変遅延回路４６が出力したストローブと、電子デバイス２００の出力信号とを受け取り、受け取ったストローブにより当該出力信号の値を検出する。
【００３７】
複数の遅延素子４２は、それぞれが複数の可変遅延回路４６のいずれかに対応して設けられ、コンパレータ３２の比較結果を受け取り、受け取った比較結果を所定の時間順次遅延させ、それぞれ対応するタイミング比較器４４に供給する。それぞれの遅延素子４２は、受け取った比較結果を対応する可変遅延回路４６のオフセット遅延量だけ遅延させる。
【００３８】
ここで、オフセット遅延量とは、可変遅延回路において最小の遅延量を生成する経路を選択した場合において生じる遅延量である。例えば、オフセット遅延量は、可変遅延回路において信号を遅延させない経路を選択した場合において生じる遅延量を指す。つまり、オフセット遅延量は、可変遅延回路４６における遅延設定値と遅延時間との誤差を示す。遅延素子４２によって、受け取った信号を対応する可変遅延回路４６のオフセット遅延量だけ遅延させてタイミング比較器４４に供給することにより、可変遅延回路４６における遅延時間の誤差を低減することができる。
【００３９】
それぞれの遅延素子４２は、対応する可変遅延回路４６と略同一の特性を有し、それぞれの最小の遅延を生成する遅延経路の遅延量が、対応する可変遅延回路４６の最小の遅延を生成する遅延経路の遅延量と略同一である調整用可変遅延回路であって、遅延素子４６は、調整用可変遅延回路の最小の遅延を生成する遅延経路を用いて、受け取った信号を対応する可変遅延回路４６のオフセット遅延量だけ遅延させる。
【００４０】
例えば、遅延素子４２は、対応する可変遅延回路４６と同一の材料及び同一のプロセスにより形成される。遅延素子４２として、対応する可変遅延回路４６と同一の特性を有する調整用可変遅延回路を用いることにより、可変遅延回路４６におけるオフセット遅延量と同一の遅延量を精度よく生成することができる。また、温度変化等により可変遅延回路４６におけるオフセット遅延量が変動した場合であっても、同一の特性を有する遅延素子４２を用いることにより、当該変動を吸収することができる。
【００４１】
タイミング比較器４４は、それぞれ対応する可変遅延回路４６から受け取ったストローブのタイミングにおける、遅延素子４２が出力する信号の値を検出し、検出した値を調整部５０を介して論理比較器３４に供給する。論理比較器３４は、タイミング比較器４４から受け取った値と、パターン発生器１２が生成する期待値信号とを比較する。図１に関連して説明した判定器１６は、論理比較器３４における比較結果に基づいて、電子デバイス２００の良否を判定する。
【００４２】
以上の動作により、試験装置１００は、電子デバイス２００の出力信号の値を、マルチストローブにより検出し、電子デバイス２００の良否を判定する。次に、マルチストローブ装置３０における、複数のストローブの発生タイミングの調整について説明する。
【００４３】
マルチストローブ装置３０における複数のストローブの発生タイミングを調整する場合、クロック発生器７０は、複数のストローブのそれぞれのストローブが生成されるべきタイミングで値が変化する調整用信号を出力する。つまり、クロック発生器７０は、それぞれの可変遅延回路４６における遅延量を設定するための、調整用信号を出力する。この場合、パターン発生器１２は、調整用信号を生成するための信号を出力する。クロック発生器７０は、マルチストローブ装置３０に与えられるストローブ信号と同期して調整用信号を発生する。
【００４４】
クロック発生器７０は、前述したように予めキャリブレーションされたリニアライズメモリ２４、及び可変遅延回路２２（調整信号生成可変遅延回路）を用いて調整用信号を生成するため、所望のタイミングで精度よく値が変化する調整用信号を生成することができる。まず、クロック発生器７０は、縦続接続された可変遅延回路４６のうち、初段の可変遅延回路４６−１における遅延量を設定するための調整用信号を出力する。つまり、可変遅延回路４６−１において設定されるべき遅延量に応じたタイミングで値が変化する調整用信号を出力する。調整用信号は、複数の遅延素子４２により、可変遅延回路４６のオフセット遅延量と略同一の遅延量で遅延され、タイミング比較器４４に供給される。
【００４５】
タイミング比較器４４−１は、可変遅延回路４６−１が出力するストローブを用いて調整用信号の値を検出することにより、調整用信号の値の変化点のタイミングと、ストローブのタイミングとの比較を行う。調整部５０は、タイミング比較器４４−１における比較結果に基づいて、可変遅延回路４６−１の遅延時間を設定する。
【００４６】
クロック発生器７０は、複数のストローブが生成されるべき複数のタイミングで順次調整用信号を発生する。調整部５０は、複数のタイミングで生成されたそれぞれの調整用信号に基づいて、同様に全ての可変遅延回路４６の遅延時間を初段側の可変遅延回路４６から順次設定することにより、ストローブ生成回路４０が、それぞれのストローブを生成するタイミングを調整する。
【００４７】
調整部５０は、比較結果選択回路５２、フェイルカウンタ５６、及び調整手段５８を有する。比較結果選択回路５２は、複数のタイミング比較器４４の比較結果から、遅延時間を調整するべき可変遅延回路４６に対応するタイミング比較器４４の比較結果を選択する。調整部５０は、選択された比較結果に基づいて、調整するべき可変遅延回路４６が出力するストローブのタイミングと、調整用信号の値の変化点のタイミングとが一致するように、可変遅延回路４６の遅延時間を調整する。
【００４８】
例えば、調整部５０は、調整するべき可変遅延回路４６の遅延時間を順に変化させ、調整するべき可変遅延回路４６が出力するストローブのタイミングと、調整用信号のタイミングとが略一致したとタイミング比較器４４が判定する遅延時間に、調整するべき可変遅延回路４６の遅延時間を設定する。例えば、調整手段５８が可変遅延回路４６の遅延時間を順に変化させる。また、クロック発生器７０は、調整部５０が可変遅延回路４６の遅延時間を変化させる毎に、調整用信号を出力する。
【００４９】
また、クロック発生器７０は、調整手段５８が調整するべき可変遅延回路４６の遅延時間を変化させる毎に、調整用信号を複数回出力してもよい。この場合、可変遅延回路４６は、調整用信号に応じて複数回ストローブを出力し、タイミング比較器４４は、それぞれのストローブにより対応する調整用信号の値をそれぞれ検出する。比較結果選択回路５２は、選択した複数の比較結果をフェイルカウンタ５６に供給する。フェイルカウンタ５６は、受け取った比較結果に基づいて、調整用信号における変化前の値を検出した回数と、変化後の値を検出した回数の両方又はいずれかを計数する。
【００５０】
調整手段５８は、フェイルカウンタ５６の計数結果に基づいて、調整するべき可変遅延回路４６における遅延時間を設定する。例えば、調整手段５８は、調整用信号における変化前の値を検出した回数と、変化後の値を検出した回数とが略同一となる遅延時間に、調整するべき可変遅延回路４６の遅延時間を設定する。また、調整手段５８は、調整用信号における変化前の値を検出した回数、又は変化後の値を検出した回数が、調整するべき可変遅延回路４６がストローブを出力した回数の略半分となるように、調整するべき可変遅延回路４６の遅延時間を設定してもよい。また、調整手段５８は、変化させた遅延時間のうち、調整用信号における変化前の値を検出した回数と、変化後の値を検出した回数との差が最も小さい遅延時間に、調整するべき可変遅延回路４６の遅延時間を設定してもよい。
【００５１】
また、調整手段５８は、調整するべき可変遅延回路４６における遅延時間を、例えば昇順又は降順に変化させて、それぞれの遅延時間に対応する計数結果に基づいて調整するべき可変遅延回路４６の遅延時間を設定する。また、他の例においては、調整手段５８は、調整するべき可変遅延回路４６における遅延時間を、例えば二分探索法等に基づいて変化させ、最適な遅延時間を検出してもよい。
【００５２】
以上説明した遅延時間の設定を、全ての可変遅延回路４６に対して初段側から順に行うことにより、マルチストローブにおけるそれぞれのストローブ間隔を、所望の間隔に精度よく設定することができる。また、試験装置１００は、電子デバイス２００の試験を行う場合に用いる、ドライバコンパレータ２０、遅延素子４２、タイミング比較器４４を含む出力信号伝達経路を用いて可変遅延回路４６の遅延時間を調整する。このため、出力信号伝達経路の特性によって生じる、出力信号とマルチストローブとのタイミング誤差の影響をも、電子デバイス２００の試験において低減することができる。例えば、タイミング比較器４４における応答特性による影響を低減することができる。また、マルチストローブ装置３０は、クロック発生器７０と同様の機能及び構成を有するクロック発生器を、更に有してもよい。この場合、調整用信号はマルチストローブ装置３０が有するクロック発生器が生成する。
【００５３】
図５は、それぞれの可変遅延回路４６が出力するストローブのタイミング調整を説明する図である。本例においては、調整用信号は、それぞれの可変遅延回路４６がストローブを出力するべきタイミングで、０から１に値が変化する信号である。まず、図５（ａ）に示すように、初段の可変遅延回路４６−１の遅延時間を変化させ、可変遅延回路４６−１が出力するストローブ１のタイミング調整を行う。
【００５４】
ストローブ１のタイミング調整においては、図４において説明したように、タイミング比較器４４−１がストローブ１における調整用信号の値を複数回検出する。ここで、タイミング比較器４４−１の比較結果において、変化前の値である０を検出した回数と、変化後の値である１を検出した回数とが略同一となるように、可変遅延回路４６−１の遅延時間を設定する。
【００５５】
次に、クロック発生器７０は、ストローブ２が生成されるべきタイミングで値が変化する調整用信号を生成する。調整部５０は、図５（ｂ）に示すように、ストローブ２のタイミング調整を同様に行い、以下、全てのストローブに対しタイミング調整を同様に行う。例えば、全てのストローブ間隔がＴ１となるようにタイミング調整を行う。
【００５６】
図６は、本発明の実施形態に係るマルチストローブのタイミング調整方法の一例を示すフローチャートである。当該調整方法は、図１から図５に関連して説明したマルチストローブ装置３０と同様の方法で、マルチストローブ装置３０が生成するマルチストローブのそれぞれのストローブのタイミングを調整する。
【００５７】
まず、調整用信号発生段階Ｓ３００で、複数のストローブのそれぞれのストローブが生成されるべきタイミングで、調整用信号を発生し、出力する。Ｓ３００は、図３に関連して説明したクロック発生器７０及びドライバコンパレータ２０を用いて行ってよい。
【００５８】
次に、ストローブ発生段階Ｓ３０２で、複数のストローブを有するマルチストローブを生成する。Ｓ３０２は、図４に関連して説明したストローブ生成回路４０を用いて行ってよい。
【００５９】
次に、遅延時間変化段階Ｓ３０４で、調整するべき可変遅延回路４６の遅延時間を変化させ、調整するべきストローブの発生タイミングを変化させる。Ｓ３０４は、図４に関連して説明した調整部５０を用いて行ってよい。
【００６０】
次に、値検出段階Ｓ３０６で、発生タイミングを変化させたそれぞれのストローブにおける調整用信号の値を検出する。Ｓ３０６においては、前述したようにそれぞれの発生タイミングにおいて調整用信号の値を複数回検出してもよい。Ｓ３０６は、図４に関連して説明したタイミング比較器４４を用いて行ってよい。
【００６１】
次に、遅延量設定段階Ｓ３０８で、Ｓ３０６において検出した値に基づいて、調整するべき可変遅延回路４６の遅延量を設定する。Ｓ３０８は、図４に関連して説明した調整部５０を用いて行ってよい。
【００６２】
次に、判定段階Ｓ３１０で、全ての可変遅延回路４６の遅延量を設定したかを判定する。全ての可変遅延回路４６の遅延量を設定した場合、処理を終了する。また、全ての可変遅延回路４６の遅延量を設定していない場合、次に調整するべき可変遅延回路に応じて、調整用信号の遅延量を設定し、Ｓ３００〜Ｓ３１０の処理を繰り返す。本調整方法によれば、マルチストローブのそれぞれのストローブの発生タイミングを精度よく調整することができる。
【００６３】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更または改良を加えることができる。そのような変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００６４】
【発明の効果】
上記説明から明らかなように、本発明によれば、それぞれのストローブのタイミングを精度よく制御したマルチストローブを生成することができる。このため、電子デバイスを精度よく試験することができる。
【図面の簡単な説明】
【図１】 本発明の実施形態に係る試験装置１００の構成の一例を示す図である。
【図２】 ＤＤＲ−ＳＤＲＡＭのセットアップ試験の一例を説明する図である。図２（ａ）は、ＤＱＳとＤＱのタイミングチャートの一例を示し、図２（ｂ）は、ＤＱＳとＤＱのタイミングチャートの他の例を示す。
【図３】 クロック発生器７０及びドライバコンパレータ２０の構成の一例を示す図である。
【図４】 マルチストローブ装置３０及びタイミング比較回路６０の構成の一例を示す図である。
【図５】 それぞれの可変遅延回路４６が出力するストローブのタイミング調整を説明する図である。図５（ａ）は、ストローブ１のタイミング調整を示す図であり、図５（ｂ）は、ストローブ２のタイミング調整を示す図である。
【図６】 本発明の実施形態に係るマルチストローブのタイミング調整方法の一例を示すフローチャートである。
【符号の説明】
１０・・・周期発生器、１２・・・パターン発生器、１４・・・波形整形器、１６・・・判定器、２０・・・ドライバコンパレータ、２２・・・可変遅延回路、２４・・・リニアライズメモリ、２６・・・セットリセットラッチ、２８・・・ドライバ、３０・・・マルチストローブ装置、３２・・・コンパレータ、３４・・・論理比較器、４０・・・ストローブ生成回路、４２・・・遅延素子、４４・・・比較器、４６・・・可変遅延回路、５０・・・調整部、５２・・・比較結果選択回路、５６・・・フェイルカウンタ、５８・・・調整手段、６０・・・タイミング比較回路、７０・・・クロック発生器、１００・・・試験装置、２００・・・電子デバイス
Claims (17)
- 複数のストローブを有するマルチストローブを生成するマルチストローブ装置であって、
前記複数のストローブのそれぞれが生成されるべき複数のタイミングで、調整用信号を順次発生するクロック発生器と、
ストローブ信号を受け取り、受け取ったストローブ信号を所定の時間遅延させ、それぞれ前記ストローブとして順次出力する、縦続接続された複数の可変遅延回路を有し、前記複数のストローブを生成するストローブ生成回路と、
それぞれの前記調整用信号に基づいて、対応する前記可変遅延回路における遅延時間を順次調整して、前記ストローブ生成回路が、前記ストローブのそれぞれを発生するタイミングを調整する調整部と
を備えることを特徴とするマルチストローブ装置。 - 前記クロック発生器は、前記ストローブ信号と同期して前記調整用信号を発生することを特徴とする請求項１に記載のマルチストローブ装置。
- それぞれが前記可変遅延回路のいずれかに対応して設けられ、対応する前記可変遅延回路が出力した前記ストローブのタイミングと、前記調整用信号のタイミングとを比較する複数のタイミング比較器を更に備え、
前記調整部は、それぞれの前記可変遅延回路における遅延時間を、対応する前記タイミング比較器における比較結果に基づいて調整することを特徴とする請求項２に記載のマルチストローブ装置。 - 前記調整部は、遅延時間を調整するべき前記可変遅延回路における遅延時間を変化させ、調整するべき前記可変遅延回路が出力する前記ストローブのタイミングと、前記調整用信号のタイミングとが略一致したと前記タイミング比較器が判定する遅延時間に、調整するべき前記可変遅延回路の遅延時間を設定することを特徴とする請求項３に記載のマルチストローブ装置。
- 前記可変遅延回路は、前記調整部が変化させるそれぞれの遅延時間毎に前記ストローブを複数回出力し、
前記クロック発生器は、調整される前記可変遅延回路が前記ストローブを出力するべきタイミングにおいて値が変化する前記調整用信号を複数回発生し、
前記タイミング比較器は、前記複数回出力された前記ストローブを用いて、前記調整用信号の値を検出し、
前記調整部は、前記調整用信号における変化前の値と変化後の値を、前記タイミング比較器が検出する回数が、略同一回数となる前記遅延時間に前記可変遅延回路の遅延時間を設定することを特徴とする請求項４に記載のマルチストローブ装置。 - 前記調整部は、
前記複数のタイミング比較器における比較結果のうち、調整するべき前記可変遅延回路に対応する前記比較器の比較結果を選択する比較結果選択回路と、
前記比較結果選択回路が選択した前記比較結果において、前記調整用信号における変化前の値と変化後の値を検出した回数を計数するフェイルカウンタと
を有することを特徴とする請求項５に記載のマルチストローブ装置。 - それぞれが前記複数の可変遅延回路のいずれかに対応して設けられ、前記調整用信号を対応する前記可変遅延回路のオフセット遅延量だけ遅延させて、対応する前記タイミング比較器に供給する、縦続接続された複数の遅延素子を更に備えることを特徴とする請求項３に記載のマルチストローブ装置。
- 前記遅延素子のそれぞれは、対応する前記可変遅延回路と略同一の特性を有し、最小の遅延を生成する遅延経路における遅延量が、対応する前記可変遅延回路の最小の遅延を生成する遅延経路における遅延量と略同一の調整用可変遅延回路であって、前記遅延素子は、前記調整用可変遅延回路の最小の遅延を生成する遅延経路を用いて、前記調整用信号を前記オフセット遅延量だけ遅延させることを特徴とする請求項７に記載のマルチストローブ装置。
- 前記クロック発生器は、
前記調整用信号を所望の遅延量だけ遅延させて出力する調整信号生成可変遅延回路と、
前記調整信号生成可変遅延回路における遅延量を制御するためのリニアライズメモリと
を有することを特徴とする請求項１に記載のマルチストローブ装置。 - 電子デバイスを試験する試験装置であって、
前記電子デバイスを試験するための試験パターンを生成するパターン発生器と、
前記試験パターンを整形し、前記電子デバイスに供給する波形整形器と、
前記試験パターンに応じて、前記電子デバイスが出力する出力信号に基づいて、前記電子デバイスの良否を判定する判定器と
を備え、
前記判定器は、前記出力信号の値を検出するための複数のストローブを有するマルチストローブを生成するマルチストローブ装置を有し、
前記マルチストローブ装置は、
前記複数のストローブのそれぞれが生成されるべき複数のタイミングで、調整用信号を順次発生するクロック発生器と、
ストローブ信号を受け取り、受け取ったストローブ信号を所定の時間遅延させ、それぞれ前記ストローブとして順次出力する、縦続接続された複数の可変遅延回路を有し、前記複数のストローブを生成するストローブ生成回路と、
それぞれの前記調整用信号に基づいて、対応する前記可変遅延回路における遅延時間を順次調整して、前記ストローブ生成回路が、前記ストローブのそれぞれを発生するタイミングを調整する調整部と
を含むことを特徴とする試験装置。 - 前記クロック発生器は、前記ストローブ信号と同期して前記調整用信号を発生することを特徴とする請求項１０に記載の試験装置。
- それぞれが前記可変遅延回路のいずれかに対応して設けられ、対応する前記可変遅延回路が出力した前記ストローブのタイミングと、前記調整用信号のタイミングとを比較する複数のタイミング比較器を更に備え、
前記調整部は、それぞれの前記可変遅延回路における遅延時間を、対応する前記タイミング比較器における比較結果に基づいて調整することを特徴とする請求項１１に記載の試験装置。 - 前記調整部は、遅延時間を調整するべき前記可変遅延回路における遅延時間を変化させ、調整するべき前記可変遅延回路が出力する前記ストローブのタイミングと、前記調整用信号のタイミングとが略一致したと前記タイミング比較器が判定する遅延時間に、調整するべき前記可変遅延回路の遅延時間を設定することを特徴とする請求項１２に記載の試験装置。
- 複数のストローブを有するマルチストローブの、それぞれのストローブを生成するタイミングを調整する調整方法であって、
前記複数のストローブのそれぞれのストローブが生成されるべき複数のタイミングで、調整用信号を順次発生する調整用信号発生段階と、
ストローブ信号を受け取り、受け取ったストローブ信号を所定の時間遅延させ、それぞれ前記ストローブとして順次出力する、縦続接続された複数の可変遅延回路を用い、前記複数のストローブを生成するストローブ発生段階と、
それぞれの前記調整用信号に基づいて、対応する前記可変遅延回路における遅延時間を順次調整して、前記ストローブ発生段階において、前記ストローブのそれぞれを発生するタイミングを調整する調整段階と
を備えることを特徴とする調整方法。 - 前記調整用信号発生段階において、前記ストローブ信号と同期して前記調整用信号を発生することを特徴とする請求項１４に記載の調整方法。
- それぞれが前記可変遅延回路のいずれかに対応して設けられた複数のタイミング比較器を用いて、それぞれの前記可変遅延回路が出力した前記ストローブのタイミングと、前記調整用信号のタイミングとを比較するタイミング比較段階を更に備え、
前記調整段階において、それぞれの前記可変遅延回路における遅延時間を、対応する前記タイミング比較器における比較結果に基づいて調整することを特徴とする請求項１５に記載の調整方法。 - 前記調整段階において、遅延時間を調整するべき前記可変遅延回路における遅延時間を変化させ、調整するべき前記可変遅延回路が出力する前記ストローブのタイミングと、前記調整用信号のタイミングとが略一致したと前記タイミング比較器が判定する遅延時間に、調整するべき前記可変遅延回路の遅延時間を設定することを特徴とする請求項１６に記載の調整方法。
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